CN113471207A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 238000000034 method Methods 0.000 title claims abstract description 108
- 238000002955 isolation Methods 0.000 claims abstract description 125
- 239000000463 material Substances 0.000 claims abstract description 107
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 238000005530 etching Methods 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims description 59
- 238000001039 wet etching Methods 0.000 claims description 10
- 239000000243 solution Substances 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000002253 acid Substances 0.000 claims description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000000376 reactant Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000000969 carrier Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
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Abstract
本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供半导体基底，所述半导体基底包括半导体衬底，形成在所述半导体衬底上的多个初始浮栅结构，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构；回刻去除所述隔离结构中的部分隔离材料，形成暴露所述初始浮栅结构的部分侧壁的目标凹槽；清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物；减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构，该方法提升了器件的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体存储装置需求的日益增加，半导体存储装置受到人们的更多关注。快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NAND Flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
但是，现有技术的快闪存储器的电学性能仍有待提高。
发明内容
本发明实施例提供一种半导体结构及其形成方法，以提高器件的性能。
本发明提供一种半导体结构的形成方法，包括：
提供半导体基底，所述半导体基底包括半导体衬底，形成在所述半导体衬底上的多个初始浮栅结构，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构；
回刻去除所述隔离结构中的部分隔离材料，形成目标凹槽，所述目标凹槽暴露所述初始浮栅结构的部分侧壁；
清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物；
减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构。
本发明实施例还提供一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底上的多个初始浮栅结构；
位于相邻的所述初始浮栅结构之间的目标凹槽和填充在所述目标凹槽底部的隔离材料，其中，所述目标凹槽两侧的所述初始浮栅结构的侧壁完全暴露，所述隔离材料延伸至所述半导体衬底中。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供了一种半导体结构的形成方法及半导体结构，所述方法包括：提供半导体基底，所述半导体基底包括半导体衬底，形成在所述半导体衬底上的多个初始浮栅结构，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构；回刻去除所述隔离结构中的部分隔离材料，形成暴露所述初始浮栅结构的部分侧壁的目标凹槽；清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物；减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构。
在本发明实施例中，在减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构的步骤之前，清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物，从而能够避免所述初始浮栅结构侧壁的残留物在减薄所述初始浮栅结构的侧壁的步骤中阻碍相关工艺的实现，进而得以减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成具有良好形貌的目标浮栅结构，进而提升了器件的性能。
并且，由于本发明实施例清除了所述目标凹槽内位于所述初始浮栅结构侧壁的残留物，还进一步避免了由于残留物在初始浮栅结构的侧壁分布不均匀造成的目标浮栅结构均一性差的问题。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图9至图15是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，快闪存储器的电学性能仍有待提高。现结合一种半导体结构的形成方法分析其电学性能仍有待提高的原因。
具体的，在现有工艺中，通常对初始浮栅结构进行细化(FG Slimming工艺)，以增大浮栅结构之间的间距，同时使浮栅结构的顶部平滑，从而避免位线之间的干扰问题，提高器件的可靠性。结合参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。所述半导体结构的形成方法包括以下步骤：
参考图1，提供基底(未标示)，所述半导体基底包括半导体衬底1，形成在所述半导体衬底上的多个初始浮栅结构2，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构3；
参考图2，回刻去除所述隔离结构3中的部分隔离材料，形成目标凹槽4，所述目标凹槽4露出所述初始浮栅结构2的部分侧壁；
参考图3，减薄所述目标凹槽暴露的初始浮栅结构的侧壁，以形成目标浮栅结构5。
通过减薄初始浮栅结构的侧壁，使形成的目标浮栅结构之间的距离进一步增大，从而可以改善器件相邻位线的干扰问题，提高器件的可靠性。
然而，理想的目标浮栅结构(即图3示出的目标浮栅结构5)，目标凹槽露出的侧壁部分，应呈现出平滑的竖直状态，然而，参考图4示出的实际采用上述方法形成的目标浮栅结构的结构图，可以看出，采用上述方法形成的目标浮栅结构，目标凹槽露出的侧壁部分并未呈现理想的状态，而是顶部尺寸小，底部尺寸大的瓶形状态，显然，上述方法形成的目标浮栅结构形貌不佳。
发明人研究发现，造成目标浮栅结构形貌不佳的原因在于，在减薄所述目标凹槽暴露的初始浮栅结构的侧壁，以形成目标浮栅结构的步骤中，所述初始浮栅结构的侧壁上附着有该步骤之前的工艺未完全去除的残留物，这些残留物在减薄所述目标凹槽暴露的初始浮栅结构的侧壁的过程中，阻碍了相关工艺的实现，从而使得该步骤无法对附着有残留物的初始浮栅结构的侧壁进行减薄，进而造成了目标浮栅结构形貌不佳。
并且，由于残留物在初始浮栅结构的侧壁呈现不均匀的分布，使得该过程形成的目标浮栅结构还进一步具有均一性差的问题。
基于此，本发明实施例提供了一种半导体结构的形成方法及半导体结构，所述方法包括：提供半导体基底，所述半导体基底包括半导体衬底，形成在所述半导体衬底上的多个初始浮栅结构，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构；回刻去除所述隔离结构中的部分隔离材料，形成暴露所述初始浮栅结构的部分侧壁的目标凹槽；清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物；减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构。
在本发明实施例中，在减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构的步骤之前，清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物，从而能够避免所述初始浮栅结构侧壁的残留物在减薄所述初始浮栅结构的侧壁的步骤中阻碍相关工艺的实现，进而得以减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成具有良好形貌的目标浮栅结构，进而提升了器件的性能。
并且，由于本发明实施例清除了所述目标凹槽内位于所述初始浮栅结构侧壁的残留物，还进一步避免了由于残留物在初始浮栅结构的侧壁分布不均匀造成的目标浮栅结构均一性差的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供半导体基底(图中未标示)。
所述半导体基底包括半导体衬底100，形成在所述半导体衬底上的多个初始浮栅结构120，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构140。
所述半导体衬底100为后续形成快闪存储器提供工艺平台。具体地，所述半导体衬底100用于形成与非闪存(NAND Flash)器件。
本实施例中，所述半导体衬底100用于形成核心存储电路。在其他实施例中，所述半导体衬底还可以用于形成外围电路，或者用于形成核心存储电路和外围电路。
可选的，本实施例中的所述半导体衬底100可以为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述初始浮栅结构120用于形成目标浮栅结构。其中，目标浮栅结构用于在所形成快闪存储器中起到存储载流子的作用，从而使所述快闪存储器起到数据存储的功能。在本实施例中，所述初始浮栅结构120的材料为多晶硅。
需要说明的是，所述初始浮栅结构120和所述半导体衬底100之间还形成有栅氧化层110。所述栅氧化层110用于作为后续形成的目标浮栅结构与所述半导体衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述目标浮栅结构内的载流子进入所述半导体衬底100，进而减少载流子的流失，防止存储于所述快闪存储中的数据发生丢失。在本实施例中，所述栅氧化层110的材料可以为氧化硅。
在一个可选的示例中，所述初始浮栅结构120上还形成有硬掩膜层130，所述硬掩膜层130用于在形成隔离结构的过程中，作为刻蚀掩膜，以形成容纳隔离结构的隔离沟槽，以及，对所述初始浮栅结构120顶部起到保护作用。
所述硬掩膜层130的材料与所述半导体衬底100的材料不同，以作为刻蚀形成隔离沟槽的刻蚀掩膜；而且，所述硬掩膜层130的材料与隔离结构的隔离材料的材料不同，从而在去除所述硬掩膜层130时减少对所述隔离材料造成的刻蚀损耗。
可选的，所述硬掩膜层130的材料可以为氮化硅或氮氧化硅。本实施例中，所述硬掩膜层130的材料为氮化硅。
所述隔离结构140用于为形成浅沟槽隔离结构提供工艺基础。在本实施例中，所述隔离结构形成在相邻的所述初始浮栅结构120之间且延伸至所述半导体衬底中，以使后续形成的浅沟槽隔离结构隔离相邻初始浮栅结构。
在本实施例中，所述隔离结构140的材料可以为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
参考图6，回刻去除所述隔离结构中的部分隔离材料，形成目标凹槽150。
在本发明实施例中，所述目标凹槽150暴露所述初始浮栅结构120的部分侧壁，用于为后续进行初始浮栅结构120侧壁减薄提供工艺空间。
在本步骤中，以形成目标凹槽150后剩余的在目标凹槽底部的隔离材料为浅沟槽隔离结构160，所述浅沟槽隔离结构160用于隔离相邻器件或器件结构。需要说明的是，在现有的工艺中，形成在目标凹槽底部的浅沟槽隔离结构，顶面通常与半导体衬底的表面齐平，或者，与所述半导体衬底上的栅氧化层齐平。然而，在本发明实施例中，后续会对目标凹槽内位于所述初始浮栅结构侧壁的残留物进行清除，而该清除步骤不可避免的会同时去除一部分浅沟槽隔离结构顶部(即目标凹槽的底部)的隔离材料。为抵消该清除步骤对浅沟槽隔离结构顶部的隔离材料造成的损失，本发明实施例进一步在本步骤中，形成底面高于所述半导体衬底100的表面的目标凹槽150，使浅沟槽隔离结构160顶部留出一定的余量，从而避免所述浅沟槽隔离结构160在清除步骤后可能出现的隔离失效的问题。
在本步骤中，所述目标凹槽150的底面(即浅沟槽隔离结构的顶面)高出所述半导体衬底100的表面的距离D1不宜过大，也不宜过小。距离过大时，即便进行清除步骤，也容易造成目标凹槽150内暴露的初始浮栅结构的侧壁的高度D2过小，从而使能够被暴露并减薄的初始浮栅结构侧壁的高度D2过小，进而无法有效改善器件相邻位线的干扰问题，过小则无法有效避免浅沟槽隔离结构160在清除步骤后可能出现的隔离失效的问题。具体的，本发明实施例中可以使所述目标凹槽160的底面(即浅沟槽隔离结构的顶面)高出所述半导体衬底的表面的距离D1为1～400埃，可选的，所述目标凹槽150的底面高出所述半导体衬底100的表面的距离D1可以为100埃、200埃或300埃，从而在有效避免浅沟槽隔离结构160在清除步骤后可能出现的隔离失效的问题的同时，暴露合适高度的初始浮栅结构的侧壁。
本实施例中，结合参考图5，可以采用干法刻蚀工艺或湿法刻蚀工艺对隔离结构140进行回刻处理，例如，采用DHF(稀氢氟酸)刻蚀去除隔离材料，或采用等离子体刻蚀工艺进行隔离材料的回刻。
需要说明的是，在本实施例中，所述初始浮栅结构还形成有硬掩膜层130，则可以以所述硬掩膜层130为掩膜，进行所述回刻处理。
参考图7，清除所述目标凹槽150内位于所述初始浮栅结构120侧壁的残留物。
发明人研究发现，结合参考图6示出的位于初始浮栅结构120侧壁的残留物，由于这些残留物的存在，造成了在减薄所述初始浮栅结构的侧壁的步骤中相关工艺的不易实现的问题，通过清除所述初始浮栅结构侧壁的残留物，可以避免所述初始浮栅结构侧壁的残留物在减薄所述初始浮栅结构的侧壁的步骤中阻碍相关工艺的实现，进而得以减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成具有良好形貌的目标浮栅结构。
其中，所述目标凹槽160内位于所述初始浮栅结构120侧壁的残留物，可以为剩余在所述初始浮栅结构侧壁的隔离材料，也可以为回刻工艺中产生的新的聚合物(即刻蚀残留物)，基于具体的回刻工艺，可以确定本步骤中所述残留物的成分，从而进行对应的清除工艺。
在本发明实施例中，所述残留物为隔离材料，对应的，可以采用干法刻蚀工艺进行所述残留物的清除，以较好地控制对残留的隔离材料的刻蚀量。
需要说明的是，在本发明实施例中，所述残留物为隔离材料时，需要避免使用湿法刻蚀工艺进行残留物的清除。这是由于，湿法刻蚀在进行隔离材料的刻蚀时，对目标凹槽底部的隔离材料具有较高的刻蚀速率，从而极易对目标凹槽底部的浅沟槽隔离结构造成过多损伤，影响浅沟槽隔离结构的隔离效果。
其中，在所述干法刻蚀工艺中，为避免对所述初始浮栅结构造成刻蚀损伤，所述隔离材料和所述初始浮栅结构的选择刻蚀比大于或等于10。
具体的，所述干法刻蚀工艺可以为COR(Chemical oxide ETCH化学氧化物刻蚀)工艺，采用的刻蚀气体可以为HF，对应的刻蚀参数包括：刻蚀温度为20～80℃，气压为500～1000mT。例如，刻蚀温度可以为40℃或60℃，气压可以为700mT或900mT。
在另一个可选的示例中，所述残留物为隔离材料，还可以采用SiCoNi预清工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的隔离材料。其中，SiCoNi预清工艺原本是一种低强度的用于从钴硅和镍硅表面去除氧化膜的化学刻蚀方法，发明人研究认为，可以采用该方法进行隔离材料的残留物的去除，从而实现清除初始浮栅结构侧壁的隔离材料的同时，减少对目标凹槽底部的浅沟槽隔离结构的损伤。
具体的，所述SiCoNi预清工艺采用的反应气体为NF3和NH3，反应温度为32～38℃。例如，所述反应温度可以为34℃或36℃。
在本发明另一实施例中，所述残留物为所述回刻步骤中产生的刻蚀残留物，对应的，可以采用湿法刻蚀工艺进行所述残留物的清除，以较好地清除所述残留物。
其中，在所述湿法刻蚀工艺中，采用的刻蚀液为混合酸溶液，根据所述刻蚀残留物的成分不同，所述混合酸溶液可以对应为盐酸、硝酸、硫酸、氢氟酸中的多种酸溶液的混合溶液。
需要说明的是，在本发明实施例中，结合参考图6和图7，形成所述目标凹槽150的步骤之后，还可以去除所述硬掩膜层130。其中，可以采用湿法刻蚀工艺去除所述硬掩膜层30。基于所述硬掩膜层30的材料为氮化硅或氮氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
参考图8，减薄所述目标凹槽160暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构170。
通过减薄所述目标凹槽160暴露的所述初始浮栅结构的侧壁，使得本发明实施例形成的目标浮栅结构170能够有效改善器件相邻位线的干扰问题，提高器件的可靠性。
在本发明实施例中，减薄的所述初始浮栅结构的侧壁的厚度不宜过大，也不宜过小。这是由于，若减薄的厚度过大，容易造成目标浮栅结构过小，从而无法储存足够的载流子，造成器件性能下降，若减薄的厚度过小，则无法有效改善器件相邻位线的干扰问题，在本发明实施例中，减薄的所述初始浮栅结构的侧壁的厚度为所述初始浮栅结构厚度的2％～30％，从而在保证器件性能的同时，有效改善器件相邻位线的干扰问题。
示例的，减薄的所述初始浮栅结构的侧壁的厚度可以为所述初始浮栅结构厚度的10％或20％。
在本步骤中，可以采用刻蚀工艺减薄所述目标凹槽160暴露的所述初始浮栅结构的侧壁。为避免刻蚀工艺对隔离材料造成损伤，本发明实施例在所述刻蚀工艺中，所述初始浮栅结构和所述隔离材料的选择刻蚀比大于或等于10。
在本发明实施例中，在减薄所述目标凹槽160暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构的步骤之前，清除所述目标凹槽160内位于所述初始浮栅结构侧壁的残留物，从而能够避免所述初始浮栅结构侧壁的残留物在减薄所述初始浮栅结构的侧壁的步骤中阻碍相关工艺的实现，进而得以减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，使得采用本发明实施例提供的半导体结构的形成方法得到的目标浮栅结构，可以被有效减薄，且侧壁呈现出平滑的竖直状态，即，形成具有良好形貌的目标浮栅结构170，提升器件的性能。
并且，为抵消该清除步骤对浅沟槽隔离结构顶部的隔离材料造成的损失，本发明实施例进一步在形成目标凹槽的步骤中，形成底面高于所述半导体衬底的表面的目标凹槽，使浅沟槽隔离结构顶部留出一定的余量，抵消后续清除步骤对浅沟槽隔离结构顶部的隔离材料造成的损失，从而避免所述浅沟槽隔离结构在清除步骤后可能出现的隔离失效的问题。
在本发明的另一实施例中，还进一步提供了半导体基底的形成方法，参考图9至图15示出的本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图，所述方法包括：
参考图9，提供半导体衬底200；
可选的，本实施例中的所述衬底200可以为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
参考图10，依次在所述半导体衬底200上形成栅氧化材料层211、初始浮栅材料层221和硬掩膜材料层231；
所述栅氧化材料层用于形成栅氧化层，所述初始浮栅材料层用于形成初始浮栅结构，所述硬掩膜材料层用于形成硬掩膜层。
其中，所述栅氧化材料层可以为氧化硅，所述初始浮栅材料层可以为多晶硅，所述硬掩膜材料层可以为氮化硅或氮氧化硅，本实施例中，所述硬掩膜材料层为氮化硅。
所述栅氧化材料层和所述硬掩膜材料层的形成工艺可以为沉积工艺，所述初始浮栅材料层的形成工艺可以为外延生长工艺。
参考图11，在所述硬掩膜材料层上形成图形层250，所述图形层250暴露所述硬掩膜材料层231的部分区域；
其中，所述图形层可以为图形化的光刻胶层，所述图形层暴露的区域为用于形成隔离沟槽的区域。
参考图12，以所述图形层250为掩膜，依次刻蚀所述硬掩膜材料层和浮栅材料层。
在本步骤中，以刻蚀后的剩余浮栅材料层作为所述初始浮栅结构220，剩余硬掩膜材料层作为所述硬掩膜层230。
其中，本步骤中的刻蚀可以为湿法刻蚀工艺，以有效去除所述图形层暴露的硬掩膜材料层和浮栅材料层。
需要说明的是，在本步骤之后，还进一步去除所述图形层250。在本发明其他实施例中，所述图形层还可以在后续任一步骤后去除。
参考图13，以所述硬掩膜层230为掩膜，刻蚀所述栅氧化材料层和半导体衬底200，在所述半导体衬底200内形成隔离沟槽201。
在本步骤中，以刻蚀后的剩余栅氧化材料层作为所述栅氧化层210。
其中，所述隔离沟槽用于为后续形成隔离结构提供工艺空间。
具体的，本步骤中的刻蚀可以为湿法刻蚀工艺，以有效去除硬掩膜层230暴露的栅氧化材料层和半导体衬底200。
参考图14，在所述隔离沟槽内填充隔离材料241，所述隔离材料241覆盖所述隔离沟槽和所述硬掩膜层230的顶部。
其中，可以采用沉积工艺，在所述隔离沟槽内填充隔离材料。隔离材料覆盖所述隔离沟槽和所述硬掩膜层230的顶部，用于实现隔离材料对隔离沟槽的有效填充，避免后续形成的隔离结构表面凹陷。
参考图15，采用平坦化工艺，去除高于所述硬掩膜层230顶部的隔离材料。
其中，以所述隔离沟槽内的隔离材料作为所述隔离结构240。
参考图7，本发明实施例还进一步提供了一种半导体结构，所述半导体结构包括：
半导体衬底100；位于所述半导体衬底上的多个初始浮栅结构120；位于相邻的所述初始浮栅结构120之间的目标凹槽150和填充在所述目标凹槽底部的隔离材料160，其中，所述目标凹槽150两侧的所述初始浮栅结构120的侧壁完全暴露，所述隔离材料160延伸至所述半导体衬底中。
具体的，本实施例中的所述半导体衬底100可以为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述初始浮栅结构120用于在所形成快闪存储器中起到存储载流子的作用，从而使所述快闪存储器起到数据存储的功能。在本实施例中，所述初始浮栅结构120的材料为多晶硅。
需要说明的是，所述初始浮栅结构120和所述半导体衬底100之间还设置有栅氧化层110。所述栅氧化层110用于在数据存储过程中防止存储于浮栅结构内的载流子进入所述半导体衬底100，进而减少载流子的流失，防止存储于所述快闪存储中的数据发生丢失。在本实施例中，所述栅氧化层110的材料可以为氧化硅。
所述隔离材料160形成浅沟槽隔离结构，用于隔离相邻初始浮栅结构。
在本实施例中，所述隔离材料160的材料可以为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
在本发明实施例中，所述目标凹槽两侧的所述初始浮栅结构的侧壁完全暴露，从而能够避免所述初始浮栅结构侧壁的具有残留物时在减薄所述初始浮栅结构的侧壁的步骤中阻碍相关工艺的实现，进而得以减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成具有良好形貌的目标浮栅结构，提升了器件的性能。
其中，所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括半导体衬底，形成在所述半导体衬底上的多个初始浮栅结构，形成在相邻的所述初始浮栅结构之间且延伸至所述半导体衬底中的隔离结构；
回刻去除所述隔离结构中的部分隔离材料，形成目标凹槽，所述目标凹槽暴露所述初始浮栅结构的部分侧壁；
清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物；
减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，回刻去除所述隔离结构中的部分隔离材料，形成目标凹槽的步骤中，所述目标凹槽的底面高于所述半导体衬底的表面。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述目标凹槽的底面高出所述半导体衬底的表面的距离为1～400埃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述残留物为隔离材料。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述干法刻蚀工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物的步骤中，所述隔离材料和所述初始浮栅结构的选择刻蚀比大于或等于10。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物的步骤中，采用的刻蚀气体为HF，刻蚀温度为20～80℃，气压为500～1000mT。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，采用SiCoNi预清工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述SiCoNi预清工艺采用的反应气体为NF3和NH3，反应温度为32～38℃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述残留物为所述回刻步骤中产生的聚合物。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺清除所述目标凹槽内位于所述初始浮栅结构侧壁的残留物。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀液为混合酸溶液，所述混合酸溶液为盐酸、硝酸、硫酸、氢氟酸中的任意多种酸溶液的混合溶液。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，形成目标浮栅结构的步骤中，减薄所述初始浮栅结构的侧壁的厚度为所述初始浮栅结构的厚度的2％～30％。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺减薄所述目标凹槽暴露的所述初始浮栅结构的侧壁，其中，在所述刻蚀工艺中，所述初始浮栅结构和所述隔离材料的选择刻蚀比大于或等于10。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供半导体基底的步骤中，所述初始浮栅结构和所述半导体衬底之间还形成有栅氧化层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述提供半导体基底的步骤中，所述初始浮栅结构上还形成有硬掩膜层；
所述去除所述隔离结构中的部分隔离材料，以形成目标凹槽的步骤之后，还包括：
去除所述硬掩膜层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述初始浮栅结构和所述硬掩膜层的形成过程，包括：
提供半导体衬底；
依次在所述半导体衬底上形成栅氧化材料层、初始浮栅材料层和硬掩膜材料层；
在所述硬掩膜材料层上形成图形层，所述图形层暴露所述硬掩膜材料层的部分区域；
以所述图形层为掩膜，依次刻蚀所述图形层暴露的硬掩膜材料层和浮栅材料层，以刻蚀后的剩余浮栅材料层作为所述初始浮栅结构，剩余硬掩膜材料层作为所述硬掩膜层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成过程，包括：
以所述硬掩膜层为掩膜，刻蚀所述栅氧化材料层和所述半导体衬底，在所述半导体衬底内形成隔离沟槽，以刻蚀后的剩余栅氧化材料层作为所述栅氧化层；
在所述隔离沟槽内填充隔离材料，所述隔离材料覆盖所述隔离沟槽和所述硬掩膜层的顶部；
采用平坦化工艺，去除高于所述硬掩膜层顶部的隔离材料，以所述隔离沟槽内的隔离材料作为所述隔离结构。
19.一种半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的多个初始浮栅结构；
位于相邻的所述初始浮栅结构之间的目标凹槽和填充在所述目标凹槽底部的隔离材料，其中，所述目标凹槽两侧的所述初始浮栅结构的侧壁完全暴露，所述隔离材料延伸至所述半导体衬底中。
20.如权利要求19所述的半导体结构，其特征在于，所述初始浮栅结构和所述半导体衬底之间还设置有栅氧化层。
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| CN202010234316.2A Pending CN113471207A (zh) | 2020-03-30 | 2020-03-30 | 半导体结构及其形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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