CN112968691B - 脉冲时延精度自适应同步方法 - Google Patents

Abstract

本发明提出一种脉冲时延精度自适应同步方法，旨在提供一种同步精度高、可靠性好、误差率低的自适应同步时延的方法。本发明通过下述间方案予以实现：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3，时延比较器计算脉冲信号P2和脉冲信号P3上升沿的时延差n，延判断策略模计根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，得到与外部脉冲信号稳定同步的内部脉冲信号。

Description

脉冲时延精度自适应同步方法

技术领域

本发明涉及阵列数字信号处理技术领域的同步FPGA脉冲时延的方法。

背景技术

阵列信号处理是信号处理领域的一个重要分支，随着技术的发展，阵列信号处理朝着全数字化的方向发展，采用先进的数字波束形成(DBF)技术，实现对发射波束的赋形，以减小发射信号被截获的概率。并且在通道阵元直接采用数字采样或者在局部阵元间模拟合成后数字采样，进行下一步合成处理，利用数字系统的稳定性和灵活性，可实现阵列应用功能多样化。大规模阵列信号处理，数字处理电路分布在不同位置的各个模块，模块之间需要进行同步采样，也就是分布在不同的模块在利用同一个时间基准进行处理。数字系统一般采用周期性同步脉冲分发给各数字处理模块的方式，使得各模块间同步处理，首先需要根据处理时钟准确识别同步脉冲所对应的处理时钟周期，但是由于工程原因，脉冲信号分发到各数字处理模块时延略有差异，当数字模块处理时钟比较高的时候，会大概率出现脉冲信号上升沿与数字时钟沿接近，从而导致亚稳态情况的发生。亚稳态会导致数字模块间对脉冲信号上升沿识别不一致，从而导致模块间同步失败，也就是不同的数字模块在不同的CLK上升沿采样到脉冲信号的跳变。

在分布式数字同步处理系统中，用于各数字电路间同步的同步脉冲传输的时延性能是系统中的一项重要指标,时延差异以及时延抖动等性能会直接影响系统的性能。相控阵系统要求在各个阵元实现相位相参，从而有效形成天线方向性。现代阵列处理信号带宽越来越宽，数字处理电路的时钟也越来越高，对同步脉冲信号的同步分发精度要求也越来越高。

分布式相控阵各子阵所有模块的同步都是通过公共时钟信号实现的。同步时钟源收/发模块收发信号数字信号处理控制信号分布式相控阵同步时钟源对于分布式相控阵而言，要在相距较远位置的收发单元问实现信号相参与同步是十分复杂的，这就要求有高精度的同步时钟源。分布式控制系统时钟是用计数器来实现的,判定2个时钟是否同步有2条标准:一是两者计数器的数值是否相等,二是两者计数器数值的增加速度是否相等。根据IEEE1588,要使从时钟同步于主时钟,首先要确定从时钟与主时钟的偏差.这个偏差值是根据数据包发送时间戳和接收时间戳的偏差来计算的,它的精度受到2个因素的影响:一是数据传输延迟时间的不确定性,二是时间戳本身的精度。由于时钟延时只有两种选择，不可能实现相位的精确匹配，很难适应一些超高速电路的需求。自适应同步器可以预测采样时钟与输入数据的相位关系，自适应地选择稳态的采样结果，降低出现亚稳态的概率。虽然数据延时同步器可以实现对数据的精确延时，实现对超高速数据或DDR数据的锁存。但是，由于大量延时单元的使用，增加了FPGA设计的复杂度，实现较为困难。由于现场可编程门阵列FPGA核心频率可以达到几百MHz，并行处理能力强，非常适于处理高速信号，因此FPGA可以高速采集脉冲信号的频率、占空比、幅值、上升时间等数据，在FPGA内部一般采用D触发器实现对输入数据的采样。为了避免亚稳态，D触发器要求输入数据相对时钟沿满足一定的建立、保持时间，即输入数据与FPGA内部时钟要满足一定的相位关系。从传统的只能以时钟CLK周期为步进分辨脉冲信号上升沿，实现时钟CLK小数周期时延的分辨力。由于输入数据与采样时钟相对相位的不确定性，就有可能不满足FPGA内部D触发器的建立、保持时间，出现亚稳态。但在内部时钟与外部时钟采用同一个时钟源的基于FPGA的高速数据采集系统中，由于走线延时、器件延时、FPGA输入管脚延时，导致FPGA输入数据与FPGA内部时钟的相对相位关系不确定，导致时间戳本身的精度对同步精度的影响明显加大。

发明内容

本发明的目的是针对现有大型共形相控阵系统分布式数字模块同步需求，提供一种同步精度高、可靠性好、误差率低，高精度脉冲时延精度自适应同步方法，以解决现有同步方法延迟长，数据一致性差的问题，有效提高分布式系统的稳定性。

本发明的上述目的可以通过以下措施来达到。一种脉冲时延精度自适应同步方法，具有如下技术特征：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时，FPGA利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3并送入时间比较器进行比较，计算脉冲信号P2和脉冲信号P3上升沿的时延差n，将得到的数字时钟差n送入时延判断策略模块进行时延修正，延判断策略模设置时延值DT，将设置的时延值DT反馈给可调时延器，得到对应的数字差值N；延判断策略模控制时延值DT调整可调延迟器的延迟量，调节时延单元小于CLK时钟周期，并分为两路，一路通过脉冲时延调整模块，另一路送入时间比较器，比较输出P2和P3时延差值N到时延判断策略模块进行分时策略时延判断，计算采样信号P1和脉冲信号P3之间的细时延差，根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，完成区间搜索和时延筛选判断，并控制脉冲时延调整电路对脉冲信号P3进行调整，自适应得到与外部脉冲信号稳定同步的内部脉冲信号。

本发明相比于现有技术的有益效果是：

同步精度高。本发明针对外部输入时钟CLK直接采样外部周期性脉冲信号可能出现的亚稳态采样问题。将外部周期性脉冲信号P0通过现场可编程门阵列FPGA管脚输入FPGA内部，通过可调时延器输出采样信号P1，并送入寄存器，根据数字电路系统外部输入时钟CLK得到内部脉冲信号P2，并送入时间比较器，FPGA内部利用数字电路系统外部CLK驱动定时脉冲产生器，产生与外部周期性脉冲信号同频的脉冲信号P3，并分为两路，利用周期脉冲基准信号实现稳定可靠同步，实现时钟CLK小数周期时延的分辨力，显著提高FPGA电路对脉冲信号上升沿的分辨精度，避免了传统的只能以时钟CLK周期为步进分辨脉冲信号上升沿的缺陷。

可靠性好。本发明将送入时间比较器比较输出n个数字差值N到时延判断策略模块进行时延判断，计算脉冲信号P2与脉冲信号P3上升沿的数字差值N，将获得的时延值DT反馈给可调时延器，依次改变时延值DT，得到对应的数字差值N，时间比较器通过对数字差值N发生数值变化的区间比较，得到外部周期性脉冲信号被时钟CLK稳定采样的时延控制范围以及该范围对应的数字差值N的数值N0，可显著改善当外部周期脉冲信号上升沿与时钟CLK上升沿时刻接近时可能出现的亚稳态导致的数字模块不同步现象。有效解决了在对外部脉冲进行上升沿持续搜索的同时，提供稳定的脉冲输出的问题。通过对N值发生数值变化和稳定的区间分析得到N0的过程中，采用多次检测联合判定，可以实现在不影响内部脉冲信号P4连续产生的情况下，实现对外部周期性脉冲信号的持续检测，当检测到外部周期性脉冲信号状态发生变化时，可及时调整内部脉冲信号P4的状态。当外部周期性脉冲信号消失后，仍然能在各个数字模块中持续产生内部脉冲信号P4，使得各个数字模块间保持同步状态。解决由于毛刺可能导致采集虚假脉冲。

误差率低。本发明时延判断策略模块根据数字差值N的N0数值进行修正，得到时延修正量M，经脉冲时延调整模块对脉冲信号P3进行调整，得到与外部脉冲信号稳定同步的内部脉冲信号，误差率低，可以显著提升分布式数字系统对脉冲信号的容错能力，当脉冲信号出现毛刺或者脉冲信号失效(先有效后失效)时仍然能正常维持数字模块间的正常同步。有效解决利用外部输入时钟CLK直接采样外部周期性脉冲信号可能出现的亚稳态采样问题。

本发明的适用于大型数字相控阵系统的分布式数字电路模块间的同步，同样适用于其他数字信号处理领域。

附图说明

图1是本发明自适应同步FPGA脉冲时延的电路原理处理流程图。

图2是关于时延计数与细时延调节输入脉冲P0和CLK的相位关系示意图。

为使本发明实施例的目的、技术方案和优点更加清楚，下面结合附图和实施实例对本发明进一步说明。对本发明实施例中的技术方案进行清楚、完整地描述。

具体实施方式

参阅图1。根据本发明，首先数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时，FPGA利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3并送入时间比较器进行比较，计算脉冲信号P2和脉冲信号P3上升沿的时延差n，将得到的数字时钟差n送入时延判断策略模块进行时延修正，延判断策略模设置时延值DT，将设置的时延值DT反馈给可调时延器，得到对应的数字差值N；延判断策略模控制时延值DT调整可调延迟器的延迟量，调节时延单元小于CLK时钟周期，并分为两路，一路通过脉冲时延调整模块，另一路送入时间比较器，比较输出P2和P3时延差值N到时延判断策略模块进行分时策略时延判断，计算采样信号P1和脉冲信号P3之间的细时延差，根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，完成区间搜索和时延筛选判断，并控制脉冲时延调整电路对脉冲信号P3进行调整，得到与外部脉冲信号稳定同步的内部脉冲信号。

数字电路系统外部周期性输入脉冲P0通过现场可编程门阵列FPGA管脚输入FPGA内部，P0经可调时延器输出采样信号P1送入寄存器，寄存器采样该信号，根据数字电路系统外部输入时钟CLK得到内部脉冲信号P2，并送入时间比较器，FPGA内部利用数字电路系统外部CLK驱动定时脉冲产生器，产生与外部周期性脉冲信号同频的脉冲信号P3，时延判断策略模块根据多个搜索周期的搜索的N0数值，进行联合计算得到时延修正量M，联合计算的过程为，每得到一个新的N0数值，则将本次N0数值与前面几次搜索的N0数值进行比较，相同则认为本次N0数值有效，并根据N0加或减取一个常量得到M值，如果不同则认为该N0可能为错误数据，不进行M值计算。

在可选的实施例中，自适应同步FPGA脉冲时延可分为三个部分，第一部对输入进行处理，自适应同步FPGA脉冲时延分为三个部分，第一部对输入进行处理，第二部分由数字电路系统时钟CLK本地计数产生脉冲P3，第三部分时延判断策略完成区间搜索和时延筛选判断功能。

在对输入进行处理的第一部中，数字电路系统外部输入脉冲P0经过可调延迟器得到采样信号P1，采样信号P1经过数字电路系统时钟CLK采样后得到脉冲信号P2；

在第二部分，数字电路系统将时钟CLK本地计数产生脉冲P3送入时延比较器，计算脉冲信号P2和脉冲信号P3的CLK时钟个数，得到CLK时钟上升沿的时延差n；

在第三部分，时延判断策略模时延比较器块记录时延差n的数字差值N，控制时延值DT调整可调延迟器的延迟量，搜索大于1个CLK周期范围，调节时延单元小于CLK时钟周期，利用时延判断策略完成区间搜索和时延筛选判断，计算采样信号P1和脉冲信号P3之间的细时延差，并控制脉冲时延调整电路对脉冲信号P3进行调整，得到自适应同步FPGA脉冲时延的输出脉冲信号P4信号。

时延判断策略模块设置时延控制量DT给可调时延器，每设置一次时延值DT，得到对应的数字差值N。

时延判断策略模块控制时延控制量DT，以步进不大于CLK的一个周期，在一定范围进行搜索，根据可调时延器的能力，搜索周期大于CLK的一个周期。经过一个搜索周期的搜索，得到数字电路系统外部周期性脉冲信号被时钟CLK稳定采样的时延控制范围以及该范围对应的数字差值N的数值N0。

时延判断策略模块以小于1/5个CLK周期～大于1个CLK周期为益搜索范围，控制时延值DT调整可调延迟器的延迟量，每调整1次，记录n值，调节时延单元小于CLK时钟周期，对调节时延单元单位逐一累加时延值DT，当一次搜索范围后得到如图2所示时延值DT的时延计数的数字差值N与细时延调节数据。

延判断策略模块根据需要可搜索有限的轮数或者持续搜索，当时延判断策略模块搜索范围完成后，对N值发生数值变化和稳定的区间进行分析，选定稳定的N值确定时延修正量M，重新控制时延值DT进行一轮新的搜索，根据多轮搜索的数字差值N联合确定时延修正量M，得到可被时钟CLK稳定采样的时延控制范围的外部周期性脉冲信号以及该范围对应的N数值N0，利用该N0数值对脉冲信号P3进行修正，得到与外部脉冲信号稳定同步的内部脉冲信号。

图2所示，时延判断策略模块每改变一次可控时延电路的时延值DT，计算脉冲信号P2与脉冲信号P3上升沿的数字差值N，依次改变DT，得到对应的N，每改变一次可控时延电路的时延值DT，计算脉冲信号P2与脉冲信号P3上升沿的数字差值N，通过依次改变时延值DT值求得P2与P3脉冲之间的数字时钟差值n，当n值从数字差值N跳到N+1时刻所对应的时延值DT，记为亚稳态时延值DT0。可调延迟器设置为初始时延值DT0时，寄存器采样信号P1值存在采样不确定性的亚稳态的情况，则输入脉冲P0和CLK的相位关系不同，初始时延值DT0值不同。

由于输入时钟信号的毛刺等原因导致的异常数字差值N进行剔除，避免偶发毛刺的影响。当数字电路系统外部输入脉冲信号消失时，根据搜索不到数字差值N到N+1的跳变特性，可以确定外部输入无脉冲信号；当外部脉冲信号消失时，可保持时延修正量M，使得脉冲信号P4有持续输出，且与外部脉冲信号消失前的脉冲同步。

上述描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

Claims (10)

1.一种脉冲时延精度自适应同步方法，具有如下技术特征：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时，FPGA利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3并送入时间比较器进行比较，计算脉冲信号P2和脉冲信号P3上升沿的时延差n，将得到的时延差n送入时延判断策略模块进行时延修正，时延判断策略模块设置时延值DT，将设置的时延值DT反馈给可调时延器，得到对应的数字差值N；时延判断策略模块控制时延值DT调整可调延迟器的延迟量，调节时延单元小于CLK时钟周期，并分为两路，一路通过脉冲时延调整模块，另一路送入时间比较器，比较输出P2和P3数字差值N到时延判断策略模块进行分时策略时延判断，计算采样信号P1和脉冲信号P3之间的细时延差，根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，完成区间搜索和时延筛选判断，并控制脉冲时延调整电路对脉冲信号P3进行调整，自适应得到与外部脉冲信号稳定同步的内部脉冲信号。

2.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：自适应同步FPGA脉冲时延分为三个部分，第一部对输入进行处理，第二部分由数字电路系统时钟CLK本地计数产生脉冲P3，第三部分时延判断策略完成区间搜索和时延筛选判断功能；在对输入进行处理的第一部中，数字电路系统外部输入脉冲P0经过可调延迟器得到采样信号P1，采样信号P1经过数字电路系统时钟CLK采样后得到脉冲信号P2；在第二部分，数字电路系统将时钟CLK本地计数产生脉冲P3送入时间比较器，计算脉冲信号P2和脉冲信号P3的CLK时钟个数，得到CLK时钟上升沿的时延差n；在第三部分，时延判断策略模块时间比较器记录时延差n的数字差值N，控制时延值DT调整可调延迟器的延迟量，搜索大于1个CLK周期范围，调节时延单元小于CLK时钟周期，利用时延判断策略完成区间搜索和时延筛选判断功能。

3.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块根据多个搜索周期的搜索的N0数值，进行联合计算得到时延修正量M，联合计算的过程为，每得到一个新的N0数值，则将本次N0数值与前面几次搜索的N0数值进行比较，相同则认为本次N0数值有效，并根据N0加或减取一个常量得到M值，如果不同则认为该N0可能为错误数据，不进行M值计算。

4.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块设置时延控制量DT给可调时延器，每设置一次时延值DT，得到对应的数字差值N，通过控制时延控制量DT，以步进不大于CLK的一个周期，进行搜索，根据可调时延器的能力，搜索周期大于CLK的一个周期，经过一个搜索周期的搜索，得到数字电路系统外部周期性脉冲信号被时钟CLK稳定采样的时延控制范围以及该范围对应的数字差值N的数值N0。

5.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块以小于1/5个CLK周期～大于1个CLK周期为益搜索范围，控制时延值DT调整可调延迟器的延迟量，每调整1次，记录n值，调节时延单元小于CLK时钟周期，对调节时延单元单位逐一累加时延值DT，当一次搜索范围后得到时延值DT的时延计数的数字差值N与细时延调节数据。

6.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块根据需要可搜索有限的轮数或者持续搜索，当时延判断策略模块搜索范围完成后，对N值发生数值变化和稳定的区间进行分析，选定稳定的N值确定时延修正量M，重新控制时延值DT进行一轮新的搜索，根据多轮搜索的数字差值N联合确定时延修正量M，得到可被时钟CLK稳定采样的时延控制范围的外部周期性脉冲信号以及该范围对应的N数值N0，利用该N0数值对脉冲信号P3进行修正，得到与外部脉冲信号稳定同步的内部脉冲信号。

7.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块每改变一次可控时延电路的时延值DT，计算脉冲信号P2与脉冲信号P3上升沿的数字差值N，依次改变DT，得到对应的N，每改变一次可控时延电路的时延值DT，计算脉冲信号P2与脉冲信号P3上升沿的数字差值N，通过依次改变时延值DT值求得P2与P3脉冲之间的时延差n，当n值从数字差值N跳到N+1时刻所对应的时延值DT，记为亚稳态时延值DT0。

8.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：可调延迟器设置为初始时延值DT0时，寄存器采样信号P1值存在采样不确定性的亚稳态的情况，则输入脉冲P0和CLK的相位关系不同，初始时延值DT0值不同。

9.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：当数字电路系统外部输入脉冲信号消失，搜索不到数字差值N到N+1的跳变特性时，则确定外部输入无脉冲信号，保持时延修正量M，使得脉冲信号P4有持续输出，且与外部脉冲信号消失前的脉冲同步。

10.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：当数字电路系统外部输入脉冲信号消失时，根据搜索不到数字差值N到N+1的跳变特性，确定外部输入无脉冲信号；当外部脉冲信号消失时，保持时延修正量M，使得脉冲信号P4有持续输出，且与外部脉冲信号消失前的脉冲同步。

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