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CN112886949B - 时钟产生电路 - Google Patents

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Abstract

本发明公开了一种时钟产生电路，涉及集成电路技术领域，具体包括：温度补偿电路和环形振荡电路，其中，温度补偿电路包括：第一电阻器R1、第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第一PMOS晶体管PM1、第二PMOS晶体管PM2以及第三PMOS晶体管PM3；其中，环形振荡电路包括：第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6以及至少三个反相器。由于第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6的引入，可以减小至少三个反相器同时导通时的电流，从而达到降低电路工作功耗的目的，此外，该时钟产生电路还具有结构简单，易于集成，输出时钟频率稳定的优点。

Description

时钟产生电路
技术领域
本发明涉及近距离通信时钟产生技术中的集成电路技术领域，尤其涉及一种时钟产生电路。
背景技术
随着现在近距离通信(Near Field Communication，NFC)在支付、交通、门禁等领域的广泛应用，NFC对工作时钟的速率和稳定性要求越来越高。常规时钟产生电路很难满足其高性能的要求，因为常规时钟产生电路的输出频率容易受温度影响，稳定度不高。因此，高精度、低功耗的时钟产生电路的设计和研究具有非常重要的意义。
发明内容
本发明的目的旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的目的在于提出一种高精度的时钟产生电路，可以在降低环形振荡电路工作时的功耗，同时，有效地提高振荡器电路输出时钟的稳定性。
本发明提出了一种时钟产生电路，包括：温度补偿电路和环形振荡电路；
其中，所述温度补偿电路包括：第一电阻器R1、第一N型金属氧化物半导体NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第一P型金属氧化物半导体PMOS晶体管PM1、第二PMOS晶体管PM2以及第三PMOS晶体管PM3；
所述第一电阻器R1的一端、所述第三PMOS晶体管PM3的漏端与所述第三NMOS晶体管NM3的栅端相连接，所述第三NMOS晶体管NM3的漏端、所述第二PMOS晶体管PM2的栅端、所述第一PMOS晶体管PM1的栅端与所述第二PMOS晶体管PM2的漏端相连接，所述第一PMOS晶体管PM1的漏端、所述第二NMOS晶体管NM2的漏端与所述第三PMOS晶体管PM3的栅端相连接，所述第二NMOS晶体管NM2的栅端、所述第一NMOS晶体管NM1的栅端、所述第一NMOS晶体管NM1的漏端与参考电流输入端IREF相连接，所述第一电阻器R1的另一端、所述第三NMOS晶体管NM3的源端、所述第二NMOS晶体管NM2的源端、所述第一NMOS晶体管NM1的源端与地端VSS相连接，所述第三PMOS晶体管PM3的源端、所述第二PMOS晶体管PM2的源端、所述第一PMOS晶体管PM1的源端与电源端VDD相连接；
其中，所述环形振荡电路包括：第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6以及至少三个反相器；
所述第四PMOS晶体管PM4的源端、所述第五PMOS晶体管PM5的源端、所述第六PMOS晶体管PM6的源端与所述电源端VDD相连接，所述第四PMOS晶体管PM4的栅端、所述第五PMOS晶体管PM5的栅端、所述第六PMOS晶体管PM6的栅端与所述温度补偿电路中的所述第三PMOS晶体管PM3的栅端相连接；
所述第四PMOS晶体管PM4的漏端、所述第五PMOS晶体管PM5的漏端、所述第六PMOS晶体管PM6的漏端分别与所述至少三个反相器的电源端连接，所述至少三个反相器的地端均与地端VSS相连接。
可选地，所述至少三个反相器包括：第一反相器INV1、第二反相器INV2以及第三反相器INV3；
所述第四PMOS晶体管PM4的漏端、所述第五PMOS晶体管PM5的漏端、所述第六PMOS晶体管PM6的漏端分别与所述第一反相器INV1、所述第二反相器INV2、所述第三反相器INV3的电源端连接，所述第一反相器INV1、所述第二反相器INV2、所述第三反相器INV3的地端均与地端VSS相连接。
可选地，所述IREF是一个与温度无关的参考输入电流。
可选地，所述第一NMOS晶体管NM1与所述第二NMOS晶体管NM2的宽长比为1：1；所述第一PMOS晶体管PM1与所述第二PMOS晶体管PM2的宽长比为1：1，所述第三PMOS晶体管PM3的漏极电流具有设定的温度系数。
可选地，第一电阻器R1两端的电压具有负温度特性，所述第一电阻器R1具有正温度特性。
可选地，所述第三NMOS晶体管NM3的阈值电压VTH具有负温度特性。
可选地，所述第三PMOS晶体管PM3、所述第四PMOS晶体管PM4、所述第五PMOS晶体管PM5、所述第六PMOS晶体管PM6的宽长比为1：1：1：1。
可选地，所述第四PMOS晶体管PM4、所述第五PMOS晶体管PM5和所述第六PMOS晶体管PM6的漏极电流具有相同的温度系数。
可选地，所述反相器的个数为奇数。
本发明的时钟产生电路由于采用了上述的结构，与现有的技术方案相比，具有以下优势：
(1)本发明中的时钟产生电路引入了温度补偿电路，其中，第一电阻器R1具有正温度特性，第三NMOS晶体管NM3的阈值电压VTH具有负温度特性，使得第三PMOS晶体管PM3的漏极电流具有一定温度系数，同样，第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6的漏极电流具有相同的温度系数，可以补偿第一反相器INV1、第二反相器INV2和第三反相器INV3因温度变化带来翻转阈值的变化；
(2)本发明中的第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6的引入，可以减小第一反相器INV1、第二反相器INV2和第三反相器INV3同时导通时的电流，从而达到降低电路工作功耗的目的；
(3)本发明的时钟产生电路还具有结构简单，易于集成，输出时钟频率稳定的优点。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中，
图1为本发明提供的一种现有的时钟产生电路的示意图；
图2为本发明实施例提供的一种时钟产生电路的结构图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
现有技术中常用的时钟产生电路可以参看图1，其工作原理如下：
现有的时钟产生电路为环形振荡电路结构，假设节点C1有一个微小的正跳变，经过INV1反相器的延迟时间T1后，并被INV1放大成一个更大的负跳变信号C3，再经过INV2反相器的延迟时间T2后，并继续被INV2放大成一个更大的正跳变信号C2，再经过INV3反相器的延迟时间T3后，并继续被INV3放大成一个更大的负跳变信号C1，再经过T1+T2+T3后C1信号又变成正跳变，形成一个正反馈，产生自激振荡，周期为2(T1+T2+T3)。
但是，上述时钟产生电路容易受到温度的影响，输出时钟频率不稳定，电路中的反相器在翻转时会有电源到地的大电流，存在功耗比较大的缺点。
针对上述现有的时钟产生电路存在的问题，本发明提供了一种时钟产生电路。
下面结合图2对本发明提供的时钟产生电路进行详细介绍。
图2为本发明提供的一种时钟产生电路的结构示意图。
如图2所示，该时钟产生电路，可以包括：温度补偿电路101和环形振荡电路102。
其中，温度补偿电路101可以包括：第一电阻器R1、第一N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第一P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)晶体管PM1、第二PMOS晶体管PM2以及第三PMOS晶体管PM3。
如图2所示，该第一电阻器R1的一端、第三PMOS晶体管PM3的漏端与第三NMOS晶体管NM3的栅端相连接，第三NMOS晶体管NM3的漏端、第二PMOS晶体管PM2的栅端、第一PMOS晶体管PM1的栅端与第二PMOS晶体管PM2的漏端相连接，第一PMOS晶体管PM1的漏端、第二NMOS晶体管NM2的漏端与第三PMOS晶体管PM3的栅端相连接，第二NMOS晶体管NM2的栅端、第一NMOS晶体管NM1的栅端、第一NMOS晶体管NM1的漏端与参考电流输入端IREF相连接。
第一电阻器R1的另一端、第三NMOS晶体管NM3的源端、第二NMOS晶体管NM2的源端、第一NMOS晶体管NM1的源端与地端VSS相连接，第三PMOS晶体管PM3的源端、第二PMOS晶体管PM2的源端、第一PMOS晶体管PM1的源端与电源端VDD相连接。
其中，环形振荡电路102可以包括：第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6以及至少三个反相器。
第四PMOS晶体管PM4的源端、第五PMOS晶体管PM5的源端、第六PMOS晶体管PM6的源端与电源端VDD相连接，第四PMOS晶体管PM4的栅端、第五PMOS晶体管PM5的栅端、第六PMOS晶体管PM6的栅端与温度补偿电路101中的第三PMOS晶体管PM3的栅端相连接。
第四PMOS晶体管PM4的漏端、第五PMOS晶体管PM5的漏端、第六PMOS晶体管PM6的漏端分别与至少三个反相器的电源端连接，至少三个反相器的地端均与地端VSS相连接。
在一种可能的情况下，至少三个反相器可以包括：第一反相器INV1、第二反相器INV2以及第三反相器INV3。这种情况下，第四PMOS晶体管PM4的漏端、第五PMOS晶体管PM5的漏端、第六PMOS晶体管PM6的漏端分别与第一反相器INV1、第二反相器INV2、第三反相器INV3的电源端连接，第一反相器INV1、第二反相器INV2、第三反相器INV3的地端均与地端VSS相连接。
可选地，反相器的个数为奇数，例如，环形振荡电路还可以包括5个反相器，7个反相器等等，本发明中不做限定。
可选地，IREF是一个与温度无关的参考输入电流。
可选地，第一NMOS晶体管NM1与第二NMOS晶体管NM2的宽长比为1：1；第一PMOS晶体管PM1与第二PMOS晶体管PM2的宽长比为1：1，第三NMOS晶体管NM3的漏极电流具有负温度特性，即IREF＝1/2βNM3(VGSNM3-VTHNM3)2，其中，βNM3为第三NMOS晶体管NM3的交流电流放大系数；VGSNM3为第三NMOS晶体管NM3两端的电压；VTHNM3为第三NMOS晶体管NM3的阈值电压，具有负温度特性，可以推出VGSNM3同样具有负温度特性，又因为VR1＝VGSNM3，所以第一电阻器R1两端的电压同样具有负温度特性，第一电阻器R1具有正温度特性，使得第三PMOS晶体管PM3流过的电流具有设定的温度系数。
其中，第三PMOS晶体管PM3的漏极电流IPM3＝VGSNM3/R1。
可选地，第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6的宽长比为1：1：1：1。
可选地，第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6的漏极电流具有相同的温度系数。
本发明中，可以通过调整第一电阻器R1的电阻值来调整第一反相器INV1、第二反相器INV2和第三反相器INV3流过的电流温度系数，以补偿第一反相器INV1、第二反相器INV2和第三反相器INV3因温度变化带来翻转阈值的变化，从而确保了输出频率的稳定性。同时，降低了环路振荡电路工作时的功耗。
由上述可见，本发明实施例的时钟产生电路，通过温度补偿电路101和环形振荡电路102，可以有效地提高振荡器电路输出时钟的稳定性。
需要说明的是，上述实施方式仅以示意方式说明本发明的基本思路，与本发明中有关的组成电路而非按照实际实施时的组成电路数目、形状、器件排列方式、连接方式绘制。其实际实施时各电路的型态、数量、连接方式、器件排列方式、器件参数可为随意的改变。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (9)

1.一种时钟产生电路，其特征在于，包括：温度补偿电路和环形振荡电路；
其中，所述温度补偿电路包括：第一电阻器R1、第一N型金属氧化物半导体NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第一P型金属氧化物半导体PMOS晶体管PM1、第二PMOS晶体管PM2以及第三PMOS晶体管PM3；
所述第一电阻器R1的一端、所述第三PMOS晶体管PM3的漏端与所述第三NMOS晶体管NM3的栅端相连接，所述第三NMOS晶体管NM3的漏端、所述第二PMOS晶体管PM2的栅端、所述第一PMOS晶体管PM1的栅端与所述第二PMOS晶体管PM2的漏端相连接，所述第一PMOS晶体管PM1的漏端、所述第二NMOS晶体管NM2的漏端与所述第三PMOS晶体管PM3的栅端相连接，所述第二NMOS晶体管NM2的栅端、所述第一NMOS晶体管NM1的栅端、所述第一NMOS晶体管NM1的漏端与参考电流输入端IREF相连接，所述第一电阻器R1的另一端、所述第三NMOS晶体管NM3的源端、所述第二NMOS晶体管NM2的源端、所述第一NMOS晶体管NM1的源端与地端VSS相连接，所述第三PMOS晶体管PM3的源端、所述第二PMOS晶体管PM2的源端、所述第一PMOS晶体管PM1的源端与电源端VDD相连接；
其中，所述环形振荡电路包括：第四PMOS晶体管PM4、第五PMOS晶体管PM5、第六PMOS晶体管PM6以及至少三个反相器；
所述第四PMOS晶体管PM4的源端、所述第五PMOS晶体管PM5的源端、所述第六PMOS晶体管PM6的源端与所述电源端VDD相连接，所述第四PMOS晶体管PM4的栅端、所述第五PMOS晶体管PM5的栅端、所述第六PMOS晶体管PM6的栅端与所述温度补偿电路中的所述第三PMOS晶体管PM3的栅端相连接；
所述第四PMOS晶体管PM4的漏端、所述第五PMOS晶体管PM5的漏端、所述第六PMOS晶体管PM6的漏端分别与所述至少三个反相器的电源端连接，所述至少三个反相器的地端均与地端VSS相连接。
2.根据权利要求1所述的电路，其特征在于，所述至少三个反相器包括：第一反相器INV1、第二反相器INV2以及第三反相器INV3；
所述第四PMOS晶体管PM4的漏端、所述第五PMOS晶体管PM5的漏端、所述第六PMOS晶体管PM6的漏端分别与所述第一反相器INV1、所述第二反相器INV2、所述第三反相器INV3的电源端连接，所述第一反相器INV1、所述第二反相器INV2、所述第三反相器INV3的地端均与地端VSS相连接。
3.根据权利要求1所述的电路，其特征在于，所述IREF是一个与温度无关的参考输入电流。
4.根据权利要求1所述的电路，其特征在于，所述第一NMOS晶体管NM1与所述第二NMOS晶体管NM2的宽长比为1：1；所述第一PMOS晶体管PM1与所述第二PMOS晶体管PM2的宽长比为1：1，所述第三PMOS晶体管PM3的漏极电流具有设定的温度系数。
5.根据权利要求1所述的电路，其特征在于，所述第一电阻器R1两端的电压具有负温度特性，所述第一电阻器R1具有正温度特性。
6.根据权利要求1所述的电路，其特征在于，所述第三NMOS晶体管NM3的阈值电压VTH具有负温度特性。
7.根据权利要求1所述的电路，其特征在于，所述第三PMOS晶体管PM3、所述第四PMOS晶体管PM4、所述第五PMOS晶体管PM5、所述第六PMOS晶体管PM6的宽长比为1：1：1：1。
8.根据权利要求1所述的电路，其特征在于，所述第四PMOS晶体管PM4、所述第五PMOS晶体管PM5和所述第六PMOS晶体管PM6的漏极电流具有相同的温度系数。
9.根据权利要求1所述的电路，其特征在于，所述反相器的个数为奇数。
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