CN112736198A - 一种阻变存储器及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 97
- 230000008569 process Effects 0.000 claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 230000008859 change Effects 0.000 claims abstract description 26
- 238000000151 deposition Methods 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 9
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 7
- 229910004166 TaN Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000003384 imaging method Methods 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 5
- 230000015654 memory Effects 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 229910003070 TaOx Inorganic materials 0.000 claims description 3
- 229910003087 TiOx Inorganic materials 0.000 claims description 3
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 abstract description 9
- 239000001301 oxygen Substances 0.000 abstract description 9
- 238000000059 patterning Methods 0.000 abstract 2
- 239000004065 semiconductor Substances 0.000 description 5
- 229910000314 transition metal oxide Inorganic materials 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- -1 HfOx Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000013065 commercial product Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
一种阻变存储器及其制备方法，该方法包括在CMOS后段工艺的第一金属层表面淀积第一介质层并平坦化；在第一介质层中制备阻变存储器单元的下电极并平坦化；在第一介质层和下电极表面依次淀积氧化物阻变层和上电极层，图形化上电极层制备上电极和图形化氧化物阻变层制备氧化物阻变图形，其中，上电极的投影图形与下电极的投影图形仅有部分区域重叠，氧化物阻变图形上表面和上电极的下表面重合；淀积阻挡层并制备CMOS后段工艺的第二介质层；在第二介质层中制备CMOS后段工艺的接触孔及第二金属层，以引出阻变存储器单元的上电极，阻变存储器单元的下电极通过第一金属层引出。因此，本发明限制阻变层中氧空位导电通道的形成区域，以提升器件一致性。
Description
技术领域
本发明属于集成电路制造领域，尤其涉及一种阻变存储器及其制备方法。
背景技术
阻变存储器(Resistive Random Access Memory，RRAM)是一种新型的非易失性存储器，其同时具有高速、低功耗、非易失性、高集成度以及与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺兼容等优势，近年来已成为新型存储器领域的研究热点之一，甚至已经出现商业产品。
阻变存储器单元是阻变存储器技术的核心，基于过渡金属氧化物的阻变存储器单元，由于与主流CMOS工艺高度兼容一直被广泛研究，其通常采用一种类似于平行板电容的结构，即包含上电极(Top Electrode)、阻变层(Switch Layer)和下电极(BottomElectrode)的三明治结构，其中，上下电极为导电金属，阻变层通常为非化学计量比的过渡金属氧化物。
在工艺实现方面，这种三明治结构通常可以直接嵌入主流CMOS工艺的后段结构中，即在不改变标准CMOS后段工艺参数的基础上，直接将RRAM结构插入两层金属之间，从而实现与标准CMOS逻辑工艺的完全兼容(如图1所示)。其中，阻变单元的上下电极和过渡金属氧化物通常选用CMOS后段工艺兼容的金属材料和氧化物材料。
基于过渡金属氧化物的阻变器件的阻变机理如下：
请参阅图1，图1所示为现有技术中一种采用与标准CMOS逻辑工艺完全兼容的阻变存储器单元的结构示意图。如图所示，左边为逻辑器件(Logic)，右边是阻变存储器单元(RRAM)的截面结构。通过外加电场在氧化物阻变层中诱导形成基于氧空位的导电细丝通道(图中由两个在氧化物阻变层中S型线表示)，进一步通过上下电极的不同操作电压控制导电细丝通道的连通和断开，从而形成稳定的高低阻态。可以看出，由于上下电极重叠区域过大(从图中看几乎相等)，因此，在氧化物阻变层中形成的氧空位导电通道通常具有很大的不可控性，从而进一步导致阻变存储器单元的电特性也具有很大的离散性，该现象严重制约了阻变存储器的产业化应用。
因此，怎样提升阻变器件的一致性，尤其是从器件结构和工艺制造方面实现氧空位导电通道的可控形成，已成为业界改善RRAM器件特性的重要探索方向，也是推动RRAM技术实现产业化应用亟需突破的关键技术之一。
发明内容
针对现有技术能力的不足，本发明提出了一种兼容CMOS工艺的阻变存储器及其制备方法，以及基于标准CMOS工艺制备重叠区域尺寸可调的上下电极结构，由此限制阻变层中氧空位导电通道的形成区域，从而实现阻变器件单元一致性的显著提升。
为实现上述目的，本发明的技术方案如下：
一种阻变存储器的制备方法，所述阻变存储器包括至少一个阻变存储器单元；其包括如下步骤：
步骤S1：在CMOS后段工艺的第一金属层表面淀积第一介质层并进行平坦化；
步骤S2：在所述第一介质层中制备阻变存储器单元的下电极并进行平坦化；
步骤S3：在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层；
步骤S4：图形化所述上电极层制备阻变存储器单元的上电极和图形化所述氧化物阻变层制备氧化物阻变图形，其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同；所述氧化物阻变图形上表面和所述上电极的下表面重合；
步骤S5：淀积阻挡层并制备CMOS后段工艺的第二介质层；
步骤S6：在所述第二介质层中制备CMOS后段工艺的接触孔及第二金属层，以引出所述阻变存储器单元的上电极，所述阻变存储器单元的下电极通过所述第一金属层引出。
进一步地，所述步骤S2包括：
S21：在所述第一介质层中通过光刻和刻蚀工艺定义出所述阻变存储器单元的下电极图形；
S22：采用物理气相沉积工艺淀积下电极金属层；
S23：通过化学机械抛光工艺平坦化所述下电极金属层，直至去除所述第一介质层上方的下电极金属层。
进一步地，步骤S3中的在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层采用物理气相沉积工艺实现。
进一步地，所述上电极的下表面尺寸和所述氧化物阻变图形的上表面尺寸相同；步骤S4的所述部分重叠区域的尺寸小于所述氧化物阻变图形下表面尺寸，且大于等于零；其中，所述部分重叠区域为零的情况是所述下电极的一侧边缘与上电极的相对侧边缘重合的情况。
进一步地，所述步骤S5具体包括：
步骤S51：在所述上电极的上表面和侧面、所述氧化物阻变图形的侧面、所述下电极和第一介质层表面淀积阻挡层；
步骤S52：淀积CMOS后段工艺的第二介质层；
步骤S53：采用化学机械抛光工艺进行平坦化所述第二介质层。
进一步地，所述阻挡层材料与第一介质层材料相同。
进一步地，所述第一介质层的介电常数高于所述第二介质层的介电常数。
进一步地，所述第一介质层的厚度远小于第二介质层的厚度。
进一步地，所述阻变存储器单元的下电极材料包括Ta、Ti、Cu、W、TaN或TiN。
进一步地，所述上电极材料包括Ta、Ti、TaN或TiN，所述氧化物阻变层材料包括TaOx、HfOx或TiOx。
一种阻变存储器，所述阻变存储器至少包括一个阻变存储器单元；其特征在于，所述阻变存储器单元包括：
第一介质层以及在所述第一介质层制备的下电极；
在所述第一介质层和所述下电极上表面依次层叠的氧化物阻变图形和上电极；其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同。
进一步地，所述的阻变存储器还包括：
第一金属层，位于所述第一介质层和所述下电极的下表面，所述下电极通过所述第一金属层引出；
第二介质层以及在所述第二介质层制备的CMOS后段工艺的接触孔及第二金属层，以引出所述上电极；
其中，相邻两个所述阻变存储器单元共用一个所述下电极，或者共用一个所述上电极。
从上述技术方案可以看出，本发明所提出的阻变存储器及其制备方法，基于标准CMOS后段工艺制备部分重叠的“上电极/阻变层-下电极”结构，并通过设计部分重叠的上下电极版图调节上下电极重叠区域的尺寸，有效控制阻变存储器单元的有效器件尺寸，从而实现对阻变层中氧空位导电通道形成区域的有效调控，可显著改善阻变器件单元的离散性，且可以提升器件特性的一致性。
此外，本发明所提出的制备方法完全基于标准的CMOS后段工艺，阻变存储器单元的工艺集成方式与标准逻辑工艺完全兼容，且阻变存储器单元的上下电极和阻变层的材料也完全采用CMOS后段工艺常用的或者工艺兼容的材料，因此，非常适用于未来阻变存储器芯片的量产制造，具有非常广阔的应用前景。
附图说明
图1为基于传统技术方案实现的阻变存储器单元截面示意图
图2为本发明实施例中提出的阻变存储器的制备方法的工艺流程图
图3-图9为本发明实施例中提出的阻变存储器的制备方法对应的截面示意图
具体实施方式
下面结合附图2-9，对本发明的具体实施方式作进一步的详细说明。
先请参阅图9，图9所示为本发明所提出的阻变存储器制备方法所形成的阻变存储器产品的截面示意图。如图所示，该阻变存储器，其包括至少一个阻变存储器单元；所述阻变存储器单元包括：
第一介质层以及在所述第一介质层制备的下电极；
在所述第一介质层和所述下电极上表面依次层叠的氧化物阻变层和上电极；其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同；
其中，所述氧化物阻变图形上表面和所述上电极的下表面重合。
并且，所述的阻变存储器，其还包括：
第一金属层，位于所述第一介质层和所述下电极的下表面，所述下电极通过所述第一金属层引出；
第二介质层以及在所述第二介质层制备的CMOS后段工艺的接触孔及第二金属层，以引出所述上电极；
其中，相邻两个所述阻变存储器单元共用一个所述下电极，或者共用一个所述上电极。
与现技术相同的是，本发明也采用一种类似于平行板电容的结构，即包含上电极(Top Electrode)、阻变层(Switch Layer)和下电极(Bottom Electrode)的三明治结构，其中，上下电极为导电金属，阻变层通常为非化学计量比的过渡金属氧化物。
在工艺实现方面，这种三明治结构通常可以直接嵌入主流CMOS工艺的后段结构中，即在不改变标准CMOS后段工艺参数的基础上直接将RRAM结构插入两层金属之间，以保证与标准CMOS逻辑工艺完全兼容，其中，阻变单元的上下电极和过渡金属氧化物通常选用CMOS后段工艺兼容的金属材料和氧化物材料。
与现技术不相同的是，本发明中的技术方案是从器件结构和工艺制造方面实现氧空位导电通道的可控形成，并以此成为提升阻变器件的一致性的重要探索方向。具体地，基于标准CMOS后段工艺制备部分重叠的“上电极/阻变层-下电极”结构，并通过设计部分重叠的上下电极版图调节上下电极重叠区域的尺寸，有效控制阻变存储器单元的有效器件尺寸，从而实现对阻变层中氧空位导电通道形成区域的有效调控，可显著改善阻变器件单元的离散性，提升器件特性的一致性。
本领域技术人员清楚，由于半导体集成工艺的优势，该阻变存储器阻变存储器可以包括至少一个阻变存储器单元，在本发明的实施例中，以该阻变存储器包括两个阻变存储器单元为例进行说明。
请参阅图2，图2为本发明实施例中提出的阻变存储器的制备方法的工艺流程图，如图2所示，该方法可以包括如下步骤：
步骤S1：在CMOS后段工艺的第一金属层表面淀积第一介质层并进行平坦化。
具体地，请参考图3，先在CMOS后段工艺的第一金属层表面淀积第一介质层，并通过CMP工艺进行平坦化，此处的第一金属层为标准CMOS后段工艺中的任意一层互连金属层，通常为铜金属层，第一介质层为介电常数较高的阻挡层，通常为氮化碳化硅(SiCN)材料。
步骤S2：在所述第一介质层中制备阻变存储器单元的下电极并进行平坦化。具体地，步骤S2可以包括如下步骤：
S21：在所述第一介质层中通过光刻和刻蚀工艺定义出所述阻变存储器单元的下电极图形；
S22：采用物理气相沉积工艺淀积下电极金属层；
S23：通过化学机械抛光工艺平坦化所述下电极金属层，直至去除所述第一介质层上方的下电极金属层，到此即完成在所述第一介质层中制备阻变存储器单元的下电极。
请参考图4，在第一介质层中制备阻变存储器单元的下电极并进行平坦化的具体过程：先在所述第一介质层中通过光刻和刻蚀工艺定义出阻变存储器单元的下电极图形，然后，采用PVD工艺淀积下电极金属层，最后通过CMP工艺进行平坦化，此处的下电极材料可选用Ta、Ti、Cu、W、TaN、TiN等CMOS后段工艺常见的导电材料。
步骤S3：在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层；较佳地，步骤S3中的在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层是采用物理气相沉积工艺实现。
如图5所示，此处的淀积工艺可采用CMOS后段工艺常用的PVD工艺，氧化物阻变层材料可选用TaOx、HfOx、TiOx等CMOS后段工艺兼容的介质材料，上电极材料可选用Ta、Ti、TaN、TiN等CMOS后段工艺常见的导电材料。
步骤S4：图形化所述上电极层制备阻变存储器单元的上电极和图形化所述氧化物阻变层制备氧化物阻变图形，其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同；所述氧化物阻变图形上表面和所述上电极的下表面重合。较佳地，所述上电极下表面尺寸和所述氧化物阻变图形上表面尺寸相同。
在本发明的实施例中，该步骤S4的所述部分重叠区域的尺寸小于所述氧化物阻变图形下表面尺寸，且大于等于零；其中，所述部分重叠区域为零的情况是所述下电极的一侧边缘与上电极的相对侧边缘重合的情况。
请参考图6，采用光刻和刻蚀工艺制备与所述下电极重叠区域尺寸可调的上电极和氧化物阻变图形中，x为上下电极重叠区域的尺寸，该结构可以通过设计部分重叠的上下电极版图进行调节。如果当该部分重叠区域的尺寸x最小为零，此时下电极的一侧边缘与上电极的相对侧边缘重合，例如下电极的右侧边缘与上电极的左侧边缘重合，至此即完成阻变存储器单元结构的制备。
接下来需要进行阻变存储器单元上下电极的互连引出，即执行步骤S5：淀积阻挡层并制备CMOS后段工艺的第二介质层。
具体地，所述步骤S5具体包括：
步骤S51：在所述上电极的上表面和侧面、所述氧化物阻变侧面、所述下电极和第一介质层表面淀积阻挡层；
步骤S52：淀积CMOS后段工艺的第二介质层；
步骤S53：采用化学机械抛光工艺进行平坦化所述第二介质层。
也就是说，需先对已经制备的阻变存储器单元结构进行保护和隔离，如图7所示，即先在所述上电极的表面和侧面、所述下电极和第一介质层表面淀积阻挡层，为保证后续接触孔刻蚀工艺与标准逻辑工艺完全兼容，此处的阻挡层材料与第一介质层材料相同，通常为介电常数较高的氮化碳化硅(SiCN)材料。所述第一介质层的厚度小于第二介质层的厚度。
请参考图8，制备CMOS后段工艺的第二介质层并进行平坦化，这里先淀积CMOS后段工艺的第二介质层，然后，采用CMP工艺进行平坦化。并且，较佳地，所述第一介质层的介电常数高于所述第二介质层的介电常数；例如，第二介质层为介电常数较低的LK介质层，通常为SiCOH材料，且第二介质层的厚度通常远大于第一介质层的厚度。
步骤S6：在所述第二介质层中制备CMOS后段工艺的接触孔及第二金属层，以引出所述阻变存储器单元的上电极，所述阻变存储器单元的下电极通过所述第一金属层引出。
具体地，如图9所示，制备CMOS后段工艺的接触孔及第二金属层，实现阻变存储器单元上下电极的互连引出。例如，采用标准的铜大马士革工艺即可同时实现标准逻辑器件区域和阻变存储器单元区域的互连引出，较佳地，可以要求对接触孔的刻蚀工艺参数进行适当优化以保证阻变存储器单元的接触孔刻蚀与标准逻辑工艺的接触孔刻蚀能同时完成，由此即最终实现阻变存储器单元的工艺制备。
综上所述，由最终制备的阻变存储器单元截面示意图可以看出，阻变存储器单元的有效器件尺寸即为上下电极重叠区域的尺寸(如图9中x所示)，该尺寸可通过设计非重叠的上下电极版图进行调节，由此极大地限制了阻变层中氧空位导电通道的形成区域，从而达到改善阻变器件单元离散性、提升器件一致性的目的。
同时，由阻变存储器单元的整个制备流程可以看出，本发明所提出的制备方法完全基于标准的CMOS后段工艺，阻变存储器单元的工艺集成方式与标准逻辑工艺完全兼容，且阻变存储器单元的上下电极和阻变层的材料也完全采用CMOS后段工艺常用的或者工艺兼容的材料，非常适用于未来阻变存储器芯片的量产制造，具有非常广阔的应用前景。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种阻变存储器的制备方法，所述阻变存储器包括至少一个阻变存储器单元，其特征在于，包括如下步骤：
步骤S1：在CMOS后段工艺的第一金属层表面淀积第一介质层并进行平坦化；
步骤S2：在所述第一介质层中制备阻变存储器单元的下电极并进行平坦化；
步骤S3：在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层；
步骤S4：图形化所述上电极层制备阻变存储器单元的上电极和图形化所述氧化物阻变层制备氧化物阻变图形，其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同；所述氧化物阻变图形上表面和所述上电极的下表面重合；
步骤S5：淀积阻挡层并制备CMOS后段工艺的第二介质层；
步骤S6：在所述第二介质层中制备CMOS后段工艺的接触孔及第二金属层，以引出所述阻变存储器单元的上电极，所述阻变存储器单元的下电极通过所述第一金属层引出。
2.根据权利要求1所述的阻变存储器的制备方法，其特征在于，所述步骤S2包括：
S21：在所述第一介质层中通过光刻和刻蚀工艺定义出所述阻变存储器单元的下电极图形；
S22：采用物理气相沉积工艺淀积下电极金属层；
S23：通过化学机械抛光工艺平坦化所述下电极金属层，直至去除所述第一介质层上方的下电极金属层。
3.根据权利要求1所述的阻变存储器的制备方法，其特征在于，步骤S3中的在所述第一介质层和所述下电极表面依次淀积氧化物阻变层和上电极层采用物理气相沉积工艺实现。
4.根据权利要求1所述的阻变存储器的制备方法，其特征在于，所述上电极下表面尺寸和所述氧化物阻变图形上表面尺寸相同；步骤S4的所述部分重叠区域的尺寸小于所述氧化物阻变图形下表面尺寸，且大于等于零；其中，所述部分重叠区域为零的情况是所述下电极的一侧边缘与上电极的相对侧边缘重合的情况。
5.根据权利要求1所述的阻变存储器的制备方法，其特征在于，所述步骤S5具体包括：
步骤S51：在所述上电极的上表面和侧面、所述氧化物阻变图形的侧面、所述下电极和第一介质层表面淀积阻挡层；
步骤S52：淀积CMOS后段工艺的第二介质层；
步骤S53：采用化学机械抛光工艺进行平坦化所述第二介质层。
6.根据权利要求5所述的阻变存储器的制备方法，其特征在于，所述阻挡层材料与所述第一介质层材料相同。
7.根据权利要求1所述的阻变存储器的制备方法，其特征在于，所述第一介质层的介电常数高于所述第二介质层的介电常数，所述第一介质层的厚度小于第二介质层的厚度。
8.根据权利要求1所述的阻变存储器的制备方法，其特征在于，所述阻变存储器单元的下电极材料包括Ta、Ti、Cu、W、TaN或TiN；所述上电极材料包括Ta、Ti、TaN或TiN，所述氧化物阻变层材料包括TaOx、HfOx或TiOx。
9.一种阻变存储器，所述阻变存储器至少包括一个阻变存储器单元，其特征在于，所述阻变存储器单元包括：
第一介质层以及在所述第一介质层制备的下电极；
在所述第一介质层和所述下电极上表面依次层叠的氧化物阻变图形和上电极；其中，所述上电极的投影图形与所述下电极的投影图形仅有部分区域重叠，所述重叠区域的数量与所述阻变存储器单元数量相同；
其中，所述氧化物阻变图形上表面和所述上电极的下表面重合。
10.根据权利要求9所述的阻变存储器，其特征在于，还包括：
第一金属层，位于所述第一介质层和所述下电极的下表面，所述下电极通过所述第一金属层引出；
第二介质层以及在所述第二介质层制备的CMOS后段工艺的接触孔及第二金属层，以引出所述上电极；
其中，相邻两个所述阻变存储器单元共用一个所述下电极，或者共用一个所述上电极。
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| CN202011614888.XA Active CN112736198B (zh) | 2020-12-31 | 2020-12-31 | 一种阻变存储器及其制备方法 |
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| Country | Link |
|---|---|
| CN (1) | CN112736198B (zh) |
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