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CN112614853A - 一种三维存储器件及其形成方法 - Google Patents

一种三维存储器件及其形成方法 Download PDF

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CN112614853A
CN112614853A CN202011382708.XA CN202011382708A CN112614853A CN 112614853 A CN112614853 A CN 112614853A CN 202011382708 A CN202011382708 A CN 202011382708A CN 112614853 A CN112614853 A CN 112614853A
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Yangtze Memory Technologies Co Ltd
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Abstract

本发明提供一种三维存储器件及其形成方法，本发明将存储单元与控制单元键合，然后在控制单元的衬底背面键合另一存储单元，实现至少三个单元的键合。由此实现晶圆级的键合，工艺更加简单，并且能够在增加存储层数的同时有效解决应力问题，使结构更加稳固，减少结构坍塌的风险。存储单元及控制单元键合之后，采用双侧焊盘引出，可以从两个存储单元侧引出焊盘，也可以从一个存储单元和控制单元两侧引出焊盘，利用控制单元的控制电路控制存储时访问的存储单元。增加了焊盘引出的方式，增加单位面积的焊盘数量。单位面积的焊盘数量增加，能够提高存储单元的访问命中率，由此能够大大缩减存储单元的存储周期。

Description

一种三维存储器件及其形成方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器件及其形成方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的三维存储器技术越来越受到青睐。
三维存储器件通常面临存储容量和成本的问题，焊盘引出问题以及应力问题。对于存储容量和成本问题，通常通过增加每个存储单元的存储量、增加存储器件的层数或者将存储单元做到最小，来增加单位面积的存储容量。在增大存储容量的同时，通常会面临成本增加、结构不稳定等问题。可见现有三维存储器件技术通常面临存储容量与制造成本及结构稳定性(或成品率)、器件尺寸等方面的矛盾。
针对上述问题，有必要提供一种能够有效解决三维存储器的存储容量与制造成本及结构稳定性(或产品率)、器件尺寸等方面的矛盾工艺方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器件及其形成方法，该方法将形成有存储结构的存储单元与控制单元进行键合，实现至少三个单元的键合，利用控制单元的控制电路控制存储时访问的存储单元。该方法实现了晶圆级的键合，能够在增加存储层数的同时有效解决应力问题，使结构更加稳定。并且采用双侧焊盘引出，增加焊盘引出的方式，增加单位面积的焊盘数量。另外，本发明的三维存储器件的存储时间大大减少。
为实现上述目的及其它相关目的，本发明提供了一种三维存储器件的形成方法，该方法包括如下步骤：
提供第一存储单元，所述第一存储单元包括第一衬底，在所述第一衬底的第一表面上形成存储结构，以及位于所述存储结构上方的第一互连层；
提供控制单元，所述控制单元包括第二衬底，在所述第二衬底的第一表面上形成器件层，以及位于所述器件层上方的第二互连层；
通过所述第一互连层及所述第二互连层将所述第一存储单元和所述控制单元键合；
在所述第二衬底的第二表面形成第三互连层；
提供第二存储单元，所述第二存储单元包括第三衬底，在所述第三衬底的第一表面形成第二存储结构，以及位于所述第二存储结构上方的第四互连层；
通过所述第四互连层及所述第三互连层将所述第二存储单元与所述控制单元键合。
可选地，所述第一存储单元和所述第二存储单元为相同结构的存储单元。
可选地，在所述第一衬底的第一表面上形成存储结构包括如下步骤：
提供所述第一衬底，所述第一衬底具有相对设置的第一表面和第二表面，所述第一衬底分为阵列区域和外围区域；
形成堆叠结构，所述堆叠结构形成在位于阵列区域的所述第一衬底的第一表面上，所述堆叠结构包括交替叠置的绝缘层和牺牲层，所述堆叠结构形成核心区及位于所述核心区外围的台阶区；
形成沟道结构，所述沟道结构贯穿所述堆叠结构；
形成源极层，所述源极层位于所述沟道结构底部并连通所述沟道结构的沟道层；
替换所述堆叠结构中的牺牲层形成字线层。
可选地，三维存储器件的形成方法还包括以下步骤：
形成共源极焊盘，所述共源极焊盘形成在所述第一衬底及所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的源极层连接至所述控制单元；
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
可选地，该三维存储器件的形成方法还包括以下步骤：
形成共源极焊盘，所述共源极焊盘形成在所述第一衬底或所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的其中一个的共源极连接至所述控制单元，所述第一存储单元和所述第二存储单元的另一个共源极自所述第一衬底或所述第三衬底的第一表面连接至所述控制单元；
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
可选地，三维存储器件的形成方法还包括以下步骤：
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出，所述第一存储单元和所述第二存储单元的共源极自所述第一衬底和所述第三衬底的第一表面连接至所述控制单元。
可选地，三维存储器件的形成方法，还包括以下步骤：
形成隔离介质层，所述隔离介质层形成在所述堆叠结构的台阶区及位于所述外围区域的所述第一衬底的第一表面上方；
形成字线接触，所述字线接触形成在所述台阶区的隔离介质层中，并且分别与每一层字线层连通，所述字线接触电性连接至所述第一互连层；
形成外围接触，所述外围接触贯穿位于所述外围区域的所述第一衬底的第一表面上方的隔离介质层，并且电性连接至所述第一互连层。
可选地，形成位于所述存储结构上方的第一互连层，包括以下步骤：
在所述堆叠结构及隔离介质层上方形成第一介质层；
贯穿所述第一介质层形成第一接触孔；
在所述第一接触孔中形成第一接触，位于所述核心区上方的第一接触与沟道结构连通，位于所述台阶区的第一接触与所述字线接触连通，所述堆叠结构外侧的第一接触与所述外围接触连通。
可选地，在所述第二衬底的第一表面上形成器件层包括以下步骤：
在所述第二衬底中形成隔离结构；
在相邻的隔离结构之间形成所述器件层。
可选地，形成位于所述器件层上方的第二互连层，包括以下步骤：
在所述器件层上方形成第二介质层；
形成贯穿所述第二介质层的第二接触孔；
在所述第二接触孔中形成第二接触，所述第二接触分别与所述器件层的各个器件连通。
可选地，通过所述第一互连层与所述第二互连层将所述第一存储单元和所述控制单元键合，包括以下步骤：
翻转所述控制单元将所述第二衬底的第一表面朝向所述第一存储单元；
将所述控制单元的所述第二互连层键合至所述第一存储单元的第一互连层，使得所述第一接触与所述第二接触连通。
可选地，在所述第二衬底的第二表面形成第三互连层，包括以下步骤：
对所述第二衬底的第二表面进行减薄；
在所述第二表面上形成第三介质层；
形成贯穿所述第三介质层以及所述第二衬底的第三接触孔；
在所述第三接触孔中形成与所述第二互连层连通的第三接触，所述第三接触连接至所述控制单元的所述器件层。
可选地，通过所述第四互连层与所述第三互连层将所述第二存储单元与所述控制单元键合，还包括以下步骤：
翻转所述第二存储单元，使得所述第二存储单元朝向所述第二衬底的第二表面；
将所述第二存储单元的所述第四互连层键合至所述控制单元的第三互连层，使得所述第三接触通过所述第四互连层与所述第二存储单元连通。
可选地，在所述第一衬底的第一表面上形成存储结构还包括如下步骤：
形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
在所述栅线缝隙中填充绝缘材料，所述绝缘材料将所述堆叠结构划分为多个存储区块。
可选地，在所述第一衬底的第一表面上形成存储结构还包括如下步骤：
形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
在所述栅线缝隙中填充导电材料形成共源极。
可选地，三维存储器件的形成方法还包括：在所述共源极的顶部形成顶部共源极接触，所述顶部共源极接触与所述第一互连层连通。
根据本发明的另一方面，本发明还提供了一种三维存储器件的形成方法，该方法包括如下步骤：
提供第一存储单元，所述第一存储单元包括第一衬底，在所述第一衬底的第一表面上形成存储结构，以及位于所述存储结构上方的第一互连层；
提供第二存储单元，所述第二存储单元包括第三衬底，在所述第三衬底的第一表面形成第二存储结构，以及位于所述第二存储结构上方的第四互连层；
通过所述第四互连层与所述第一互连层将所述第二存储单元与所述第一存储单元键合；
在所述第三衬底的第二表面形成第三互连层；
提供控制单元，所述控制单元包括第二衬底，在所述第二衬底的第一表面上形成器件层，以及位于所述器件层上方的第二互连层；
通过所述第二互连层与所述第三互连层将所述第一存储单元和所述第二存储单元与所述控制单元键合。
根据本发明的又一方面，还提供一种三维存储器件，其包括：
第一存储单元，所述第一存储单元包括第一衬底，所述第一衬底的第一表面上形成的存储结构，以及位于所述存储结构上方的第一互连层；
与所述第一存储单元键合的控制单元，所述控制单元包括第二衬底，所述第二衬底的第一表面上形成的器件层，以及位于所述器件层上方的第二互连层，所述第一存储单元和所述控制单元通过所述第一互连层与所述第二互连层键合；
形成在所述第二衬底的第二表面的第三互连层；
与所述控制单元键合的第二存储单元，所述第二存储单元包括第三衬底，所述第三衬底的第一表面形成的第二存储结构，以及位于所述第二存储结构上方的第四互连层，所述第二存储单元与所述控制单元通过所述第四互连层与所述第三互连层键合。
可选地，所述第一存储单元还包括：
堆叠结构，所述堆叠结构形成在位于阵列区域的所述第一衬底的第一表面上的，所述堆叠结构包括交替叠置的绝缘层及字线层，所述堆叠结构形成核心区以及位于核心区外围的台阶区；
沟道结构，所述沟道结构形成在所述核心区贯穿所述堆叠结构；
源极层，所述源极层位于所述沟道结构底部并连通所述沟道结构的沟道层。
可选地，所述的三维存储器件还包括：
共源极焊盘，所述共源极焊盘位于所述第一衬底及所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的源极层连接至所述控制单元；
接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
可选地，三维存储器件还包括：
共源极焊盘，所述共源极焊盘位于所述第一衬底或所述第三衬底的第二表面的，所述共源极焊盘将所述第一存储单元和所述第二存储单元的其中一个的共源极连接至所述控制单元，所述第一存储单元和所述第二存储单元的另一个共源极自所述第一衬底或所述第三衬底的第一表面连接至所述控制单元；
接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，所述接触焊盘，将所述控制单元引出。
可选地，三维存储器件还包括：接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出，所述第一存储单元和所述第二存储单元的源极层自所述第一衬底和所述第三衬底的第一表面连接至所述控制单元。
可选地，三维存储器件还包括：
隔离介质层，所述隔离介质层位于所述堆叠结构及位于外围区域的所述第一衬底的第一表面上方；
字线接触，形成在所述台阶区的隔离介质层中分别与每一层字线层连通，所述字线接触电性连接至所述第一互连层；
多个外围接触，贯穿所述隔离介质层形成在在位于所述外围区域的所述第一衬底的第一表面上方，所述外围接触电性连接至所述第一互连层。
可选地，所述第一互连层包括：
形成在所述堆叠结构及隔离介质层上方的第一介质层；
贯穿所述第一介质层的第一接触孔；
形成在所述第一接触孔中的第一接触，位于所述核心区上方的第一接触与沟道结构连通，位于所述台阶区的第一接触与所述字线接触连通，所述堆叠结构外侧的第一接触与所述外围接触连通。
可选地，所述控制单元的所述第二互连层包括：
形成在所述器件层上方的第二介质层；
贯穿所述第二介质层的第二接触孔；
形成在所述第二接触孔中的第二接触，所述第二接触分别与所述器件层的各个器件连通，并且所述第二接触与所述第一存储单元的所述第一接触连通。
可选地，形成在所述第二衬底的第二表面的第三互连层包括：
形成在所述第二表面上的第三介质层；
贯穿所述第三介质层以及部分所述第二衬底的第三接触孔；
形成在所述第三接触孔中的第三接触，所述第三接触与所述第二互连层连通，并且与所述第二存储单元的第四互连层连通。
可选地，所述第一存储单元还包括：
栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
形成在所述栅线缝隙中的绝缘材料，所述绝缘材料将所述堆叠结构划分为多个存储区块。
可选地，所述第一存储单元还包括：
栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
共源极，所述共源极包括形成在所述栅线缝隙中的导电材料。
可选地，三维存储器件还包括：顶部共源极接触，形成在所述共源极的顶部，所述顶部共源极接触与所述第一互连层连通。
如上所述，本发明提供的三维存储器件及其形成方法，至少具备如下有益技术效果：
该方法首先形成存储单元及控制单元，将存储单元与控制单元键合，然后在控制单元的衬底背面形成另一键合层，与另一存储单元键合，实现至少三个单元的键合。由此实现晶圆级的键合，工艺更加简单，并且能够在增加存储层数的同时有效解决应力问题，不会面临更换机台等问题，也就不会造成成本的增加。另外，本发明的方式能够实现至少三片晶圆的键合，使结构更加稳固，减少结构坍塌的风险。
本发明的存储单元及控制单元键合之后，采用双侧焊盘引出，以三片晶圆(两个存储单元和一个控制单元)键合为例，可以从两个存储单元侧引出焊盘，也可以从一个存储单元和控制单元两侧引出焊盘，利用控制单元的控制电路控制存储时访问的存储单元。本发明增加了焊盘引出的方式，增加单位面积的焊盘数量。单位面积的焊盘数量增加，能够提高存储单元的访问命中率，由此能够大大缩减存储单元的存储周期。
附图说明
图1显示为本发明实施例一提供的三维存储器件的形成方法的流程示意图。
图2显示为本发明实施例一提供的存储单元的结构示意图。
图3显示为在存储单元的第一衬底上形成堆叠结构的示意图。
图4显示为在图3所示堆叠结构中形成沟道结构的示意图。
图5显示为在图4所示结构中形成字线层以及共源极的示意图。
图6显示为本发明实施例一提供的控制单元的示意图。
图7显示为将图2所示的存储单元与图6所示的控制单元键合的结构示意图。
图8显示为对图7所示的控制单元的第二衬底减薄后的结构示意图。
图9显示为在图8所示的第二衬底的背面形成第三接触层的结构示意图。
图10显示为在图9所示的结构上键合第二存储单元的结构示意图。
图11显示为本发明实施例一提供的三维存储器件的结构示意图。
图12显示为本发明实施例二提供的三维存储器件的结构示意图。
图13显示为本发明实施例三提供的三维存储器件的结构示意图。
图14显示为本发明实施例四提供的三维存储器件的结构示意图。
图15显示为本发明实施例五提供的三维存储器件的结构示意图。
图16显示为本发明实施例六提供的三维存储器件的结构示意图。
图17显示为本发明实施例七提供的三维存储器件的结构示意图。
图18显示为本发明实施例八提供的三维存储器件的结构示意图。
图19显示为本发明实施例九提供的三维存储器件的结构示意图。
图20显示为本发明实施例十提供的三维存储器件的结构示意图。
图21显示为本发明实施例十一提供的三维存储器件的形成方法中提供的第一存储单元的结构示意图。
图22显示为在图21所示的第一存储单元结构上方形成第一互连层的结构示意图。
图23显示为将图22所示的第一存储单元结构与控制单元键合的结构示意图。
图24显示为在控制单元的背面形成第三互连层的结构示意图。
图25显示为在图24所示的结构上键合第二存储单元结构的结构示意图。
图26显示为在三维存储器件上形成引出焊盘的结构示意图。
图27显示为实施例十二提供的三维存储器件的结构示意图。
图28显示为实施例十三提供的三维存储器件的结构示意图。
图29显示为实施例十四提供的三维存储器件的结构示意图。
图30显示为实施例十五提供的三维存储器件的结构示意图。
图31显示为实施例十六提供的三维存储器件的结构示意图。
图32显示为实施例十七提供的三维存储器件的结构示意图。
图33显示为实施例十八提供的三维存储器件的结构示意图。
图34显示为实施例十九提供的三维存储器件的结构示意图。
图35显示为实施例二十提供的三维存储器件的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
对存储器的大的存储容量、小的器件体积的要求，逐渐发展出了三维存储器件，对于三维存储器件来说，通常还会面临存储容量与结构稳定性和制造成本之间的矛盾。
例如，现有技术中，增加存储容量的常用方法是增加单位面积存储的层数，然而随着层数的增加，工艺难度也会增加，这就需要相关机台或设备的改进或者更新，造成成本的严重增加。另外，层数增加使得膜层结构变得复杂，还会导致应力问题。对于焊盘引出问题，目前焊盘只能从存储阵列或者控制单元引出，引出方式单一，不利于器件尺寸的缩小以及器件的集成。对于应力问题，由于在三维存储器件的制备过程中，涉及非常多的膜层生长或者膜层刻蚀等过程。这些过程中膜层结构变得复杂，并且这些过程几乎均有热历程，膜层经过这些热历程会发生形变，导致应力变化，衬底难以支撑膜层的应力变化，也会相应地发生形变，而每一个半导体加工机台都会有相应的弯曲度极值，这就会导致衬底及其上的膜层无法在机台中进行后续工艺。另外，膜层增加以及结构更加复杂，在工艺过程中也会面临结构不稳定的问题，会造成结构坍塌，无法保证器件的成品率。
针对现有技术中三维存储器件制造或形成方法中存在的上述问题，本发明提供一种三维存储器件及其形成方法。现通过下面的具体实施例并结合附图对本发明的方法进行详细描述。
实施例一
本实施例提供一种三维存储器件的形成方法，如图1所示，该方法包括如下步骤：
步骤S101：提供第一存储单元，所述第一存储单元包括第一衬底，在所述第一衬底的第一表面上形成存储结构，以及位于所述存储结构上方的第一互连层；
参照图2，提供第一存储单元100，该存储单元为3D NAND存储单元，包括第一衬底101，在第一衬底101上方形成存储结构102，并在存储结构上方形成第一互连层103。具体可通过如下方法形成：
如图3所示，首先提供第一衬底101，该第一衬底具有第一表面(例如衬底正面)和第二表面(例如衬底背面)，作为示例，第一衬底101可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底101包括单晶硅衬底。
所述第一衬底101可以划分为阵列区A以及位于阵列区周围的外围区域W，阵列去A用于形成存储结构，外围区W用于形成接触。然后，在位于阵列区A的第一衬底101的衬底正面形成堆叠结构1021，该堆叠结构包括依次叠置的绝缘层1021及牺牲层1022，作为示例，牺牲层1022相较于绝缘层1021具有较高的刻蚀选择比，以确保在后续去除牺牲层1022时绝缘层1021几乎不被去除。具体的，所述牺牲层1022的材料可以包括但不仅限于氮化硅(Si3N4)层，绝缘层1021的材料可以包括但不仅限于氧化硅。
作为示例，堆叠结构102中的绝缘层1021及牺牲层1022的层数可以包括32层、64层、96层或128层等。绝缘层1021及牺牲层1022的层数可以根据实际需要进行设定，此处不做限定。
作为示例，可以采用但不仅限于可以采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成绝缘层1021及牺牲层1022。
同样参照图3，该堆叠结构102形成有台阶结构，由此堆叠结构被划分为位于中间部分的核心区C(core area)以及位于核心区两侧或者四周的台阶区SS(stare step)。堆叠结构的核心区C用于形成存储结构，台阶区SS用于形成存储结构中的字线接触。
然后，如图4所示，在核心区C形成贯穿堆叠结构的沟道结构104。首先形成贯穿堆叠结构102及部分衬底101的沟道孔，在沟道孔底部形成选择性外延层1040，例如形成外延多晶硅层。然后在沟道孔的侧壁及底部(即选择性外延层1040的上方)依次形成电荷阻挡层1041、电荷捕获层1042以及遂穿层1043，然后在沟道孔中形成沟道层1044，并且在沟道孔的中央填充介质层1045，沟道层1044与选择性外延层1040连通。上述电荷阻挡层1041、电荷捕获层1042以及遂穿层1043形成沟道结构的存储器层。
在优选实施例中，电荷阻挡层1041的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1042可以由SiN制成。在另一个实施例中，电荷捕获层1042可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1043同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
第一衬底101与堆叠结构之间还形成有源极层(未详细示出)，该源极层可以是形成在衬底中的掺杂阱区。并且该源极层与选择性外延结构1040连通，进而实现与沟道层的连通。
然后如图5所示，替换堆叠结构中的牺牲层形成字线层106。首先在堆叠结构102中形成贯穿堆叠结构及部分衬底的栅线缝隙。通过栅线缝隙刻蚀去除堆叠结构中的牺牲层，例如可以采用酸液腐蚀法，酸液通过栅线缝隙进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层，在牺牲层的位置处形成字线沟槽，在字线沟槽填充导电材料，例如金属材料，形成字线层。在优选实施例中，还包括首先在字线沟槽的侧壁上形成介电层，即在形成字线沟槽的绝缘层1021的表面形成包绕该绝缘层的介电层。该介电层优选为高k介电层，例如氧化铝，氧化给，氧化锆等。进一步减少栅极漏电，同时保持器件的良好性能。
形成上述存储结构之后，仍然参照图5，在堆叠结构的台阶区以及位于外围区域的第一衬底101的第一表面上方形成隔离介质层1023。该隔离介质层可以是二氧化硅，氮化硅等绝缘材料。然后在台阶区的隔离介质层1023中行成分别与每一层字线层106连通的字线接触1060。在第一衬底101上方的隔离介质层1023中形成至少一个外围接触1024，该外围接触1024形成在至少部分第一衬底中。上述字线接触1060及外围接触1024可以通过首先刻蚀隔离介质层形成贯通孔，然后在贯通孔中填充导电材料，例如钨等形成。应该可以理解的是，外围接触1024形成在至少部分第一衬底中的部分，与衬底之间还设置有绝缘层(未详细示出)。
形成上述存储结构之后，再次参照图2，在存储结构上方形成第一互连层103。首先，在堆叠结构102(即核心区C)以及隔离介质层1023上方形成第一介质层1030，该介质层1030包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。然后在该介质层1030中形成多个第一接触孔，然后在第一接触孔中形成第一接触1031，例如可以在第一接触孔中沉积导电材料形成第一接触1031，该导电材料包括但不限于钨(W)、钻(Co)、铜(Cu)、铝(A1)、硅化物或其任何组合。核心区上方的第一接触1031分别与存储结构中的沟道结构104(具体地，其中的沟道层1044)形成接触，台阶区上方的第一接触1031分别与每一个字线接触1060连接，衬底外围区域上方的第一接触1031分别与外围接触1024形成接触。
本实施例的可选实施例中，还包括在栅线缝隙中填充导电材料形成共源极线105。共源极线105的底端位于第一衬底101中。如图5所示，在栅线缝隙的侧壁上形成间隔层，然后在栅线缝隙中填充导电材料，例如钨、多晶硅等形成共源极线105。该共源极线向源极层传递信号。形成上述间隔层之前，还可以经栅线缝隙对字线层106进行回蚀刻。该间隔层同时形成在回蚀刻字线层106形成的空腔中，以增强与字线层106的隔离。该间隔层同样可以是高k介电材料层。
步骤S102：提供控制单元，所述控制单元包括第二衬底，在所述第二衬底的第一表面上形成器件层，以及位于所述器件层上方的第二互连层；
如图6所示，提供控制单元200。例如，首先提供第二衬底201，该第二衬底201同样可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底201同样包括单晶硅衬底。然后在衬底201中形成隔离结构，例如形成沟槽隔离结构(未详细示出)，在隔离结构之间形成器件层202。该器件层202可以形成一个或多个外围电路，该外围电路包括用于促进三维存储器件操作的任何合适的数字、模拟和/或混合信号外围电路。例如，一个或多个外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、充电泵、电流或电压基准、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。如图6所示的一些实施例中，器件层202可以包括使用互补金属氧化物半导体(CMOS)技术形成的多个CMOS器件204。
然后在器件层202上方形成第二互连层203，该互连层203包括形成在器件层上方的第二介质层2030以及形成在第二介质层2030中的第二接触2031。可以通过一个或多个薄膜沉积过程形成，例如ALD、CVD、PVD、任何其它合适的过程或其任意组合，在器件层202上方沉积形成第二介质层2030。该介质层2030包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合等电介质材料。然后穿过第二介质层2030形成第二接触孔，并在接触孔中形成第二接触2031。首先蚀刻贯穿第二介质层2030的垂直开口(例如，通过湿蚀刻和/或干蚀刻)，然后采用ALD、CVD、PVD、任何其它合适的过程或其任意组合在开口中填充导体材料。该导体材料可以包括但不限于钨、钻、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，还可以在开口中填充其它导体材料，以用作阻隔层、粘合层和/或晶种层。在本实施例中，上述器件层、第二互连层等结构均自第二衬底的第一表面(例如衬底正面)上形成。
步骤S103：通过所述第一互连层及所述第二互连层将所述第一存储单元和所述控制单元键合；
参照图7，翻转控制单元200，使其面朝下，即第二衬底的第一表面，朝向存储单元100，即使得控制单元的第二互连层203朝向存储单元100的第一互连层103，然后将第二互连层203与第一互连层103键合，实现存储单元100的第一接触1031与控制单元200的第二接触2031连通。键合之后，控制单元的第二衬底201的第二表面(衬底背面)朝上，存储单元位于控制单元下方。
本实施例中，控制单元200和存储单元100之间形成混合键合，例如可以是第一、第二介质层1030、2030和/或第一、第二接触1031、2031之间的化学键之间的键合，在另一示例中，可以是的第一、第二介质层1030、2030和/或第一、第二接触1031、2031之间的物理相互作用(例如，相互扩散)形成键合。
步骤S104：在所述第二衬底的第二表面形成第三互连层；
参照图8，首先对第二衬底201的衬底背面进行减薄，例如可以通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来减薄第二衬底201。然后，在减薄后的衬底201的衬底背面形成第三互连层205。如图9所示，减薄后的第二衬底201的背面沉积第三介质层2050，然后形成贯穿第三介质层2050及第二衬底201的第三接触孔，然后采用ALD、CVD、PVD、任何其它合适的过程或其任意组合在第三接触孔中填充导体材料形成第三接触2051。该导体材料可以包括但不限于钨、钻、铜、铝、多晶硅、硅化物或其任意组合。第三接触2051同样连接至控制单元的器件层，并与控制单元的第二互连层203形成连接。
S105：提供第二存储单元，所述第二存储单元包括第三衬底，在所述第三衬底的第一表面形成第二存储结构，以及位于所述第二存储结构上方的第四互连层；
参照图10，该第二存储单元300，与第一存储单元相同，同样是3D NAND存储单元，包括第三衬底301，形成在第三衬底301上方的存储结构302，形成在存储结构上方形成第四互连层303。第四互连层303中形成有与沟道结构、字线层、衬底301外围区域的阱区以及第三衬底连通的第四接触3031。第三存储单元的形成方法与第一存储单元的形成方法，在此不再赘述。
S106：通过所述第四互连层及所述第三互连层将所述第二存储单元与所述控制单元键合。
同样参照图10，将第二存储单元翻转，使其面朝下朝向控制单元，即使得第二存储单元300的第四互连层303与控制单元的衬底背面的第三互连层205相对，然后通过第四互连层303和第三互连层205将第二存储单元与控制单元键合。键合方法与第一存储单元与控制单元的键合相同，在此不再详述。
本实施例记载了上述三个单元(两个存储单元与一个控制单元)键合的方法，可以理解的是，可以采用本实施例上述的键合方法实现更多个存储单元和/或控制单元的键合。并且控制单元的键合位置不限于本实施例记载的介于两个存储单元之间，还可以将两个存储单元首先键合，然后控制单元与其中一个存储单元键合，即控制单元位于相互键合的存储单元的上方或者下方均可。
如上所述，本实施例的方法实现了晶圆级键合，在增加了单个存储器件的存储层数的同时，避免了对衬底应力的影响，增加了结构的稳固性，有利于提高器件的成品率。同时还能有效解决堆叠膜层造成的衬底弯曲或者翘曲问题，进而无需更换机台，不会造成成本的增加。并且键合工艺简单，易于实现。
在本实施例的可选实施例中，还包括形成三维存储器件的引出焊盘的步骤。如图11所示，经第一存储单元100的第一衬底101的背面以及第三存储单元300的第三衬底301的背面形成接触焊盘502以及共源极焊盘501。首先可以对第一衬底及第三衬底的背面减薄，然后刻蚀第一衬底和第三衬底，形成贯穿第一衬底和第三衬底并停止在所述外围接触的通孔，在该通孔中填充导电材料形成贯穿接触403实现与接触焊盘的连通。由此，接触焊盘502通过外围接触、第一互连层(或第四互连层)与第二互连层(或第三互连层)连通并引出控制单元。共源极焊盘501经衬底与共源极105连通，并连接另一外围接触，将位于衬底上方的源极层连接至控制单元，实现源极层与控制器件的连通。如图11所示，在第一衬底和第三衬底的背面形成共源极拾取401，以及与衬底外围区域的外围接触连通的贯穿接触402，源极焊盘501通过共源极拾取401以及贯穿接触402实现控制器件和源极层的连通。在可选实施例中，对第一衬底101的衬底背面及第三衬底301的衬底背面进行减薄，例如可以通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来减薄第一衬底101及第三衬底301的衬底背面。并且在减薄后的第一衬底和第三衬底的衬底背面形成第四介质层400，然后贯穿该第四介质层400及部分第一衬底和第三衬底形成上述贯穿接触、共源极拾取。
本实施例同样提供如图11所示的三维存储器件。
如上所述，本实施例的第一焊盘和第二焊盘分别自第一存储单元和第二存储单元的衬底背面引出，有利于缩小器件的尺寸，有利于器件集成。
本实施例以控制单元位于两个存储单元中间的三维存储器件为例，说明了焊盘的引出方式，不应理解为限定性的。应该理解的是，在控制单元位于两个存储单元的上方或者下方时，可以自控制单元及存储单元的衬底背面引出焊盘，同样能够实现存储单元以及控制单元电路引出的目的。在更多存储单元和控制单元键合的三维存储器件中，同样可以采用本实施例所述的焊盘引出方式。
实施例二
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
参照图12，本实施例中，存储阵列的源极层自存储阵列的正面连接至控制单元的控制电路，不再自第一衬底和/或第三衬底的第二表面引出阵列共源极接触。本实施例中，源极层可以通过形成在第一存储单元和第二存储单元的衬底中的外围接触402实现源极层与控制单元之间的连接。或者在可选实施例中，在此参照图2，形成在共源极线105顶部的第一接触1031作为顶部共源极接触，将源极层通过共源极线连接到控制单元，实现源极层自存储阵列的正面连接至控制单元。
在第一衬底101和第三衬底301的背面形成接触焊盘502。通过接触焊盘502实现存储单元的阵列源极层以及控制单元的引出。接触焊盘的形成方法与实施例一中接触焊盘的形成方法相同，在此不再赘述。
本实施例同样提供图12所示的三维存储器件。该存储器件以更少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例三
本实施例同样提供一种三维存储器件的形成方法，与实施例二的相同之处不再赘述，不同之处在于：
如图13所示，本实施例中，第一存储单元100的第一衬底101的衬底背面不形成接触焊盘，仅在第三衬底301的背面形成接触焊盘502。通过接触焊盘502实现存储单元的阵列源极层以及控制单元的引出。
本实施例同样提供图13所示的三维存储器件。该存储器件以更少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例四
本实施例同样提供一种三维存储器件的形成方法，与实施例三的相同之处不再赘述，不同之处在于：
如图14所示，本实施例中，第一存储单元100的第一衬底101的衬底背面同样不形成接触焊盘以及源极焊盘，第一存储单元的源极层自存储阵列的正面连接至控制单元的控制电路。在第三衬底301的背面形成接触焊盘502以及共源极焊盘501。通过共源极焊盘501实现第二存储单元的源极层与控制单元的连接及引出。通过接触焊盘502实现控制单元的引出。
本实施例同样提供图14所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例五
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
如图15所示，本实施例中，在第一存储单元100的第一衬底101的衬底背面形成共源极焊盘501，在第三衬底301的背面形成接触焊盘502，第三存储单元的源极层通过存储阵列的正面连接至控制单元。通过共源极焊盘501将第一存储单元的源极层引出。通过接触焊盘502实现控制单元的引出。
本实施例同样提供图15所示的三维存储器件。该存储器件同样以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例六
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
如图16所示，本实施例中，在第一存储单元100的第一衬底101的衬底背面形成共源极焊盘501，共源极焊盘501与源极拾取401及贯穿接触402连通，由此实现第一存储单元的共源极与控制单元的连接。在第三衬底301的背面形成共共源极焊盘501以及接触焊盘502。共源极焊盘501将第二存储单元的源极层引出，接触焊盘502实现控制单元的引出。
本实施例同样提供图16所示的三维存储器件。该存储器件同样以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例七
本实施例同样提供一种三维存储器件的形成方法，与实施例二的相同之处不再赘述，不同之处在于：
如图17所示，本实施例中，阵列共源极均通过外围接触自存储阵列的上方的第一互连层连接至控制单元的控制电路。第三存储单元300的第三衬底301的衬底背面不形成接触焊盘，仅在第一存储单元的第一衬底101的背面形成接触焊盘502。通过接触焊盘502实现存储单元的阵列源极层以及控制单元的引出。
本实施例同样提供图17所示的三维存储器件。该存储器件同样以更少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例八
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
如图18所示，本实施例中，在第一存储单元100的第一衬底101的衬底背面形成接触焊盘502。同时在第三衬底301的背面形成共源极焊盘501。通过共源极焊盘501将存储单元的源极层引出。通过接触焊盘502实现控制单元的引出。
本实施例同样提供图18所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例九
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
如图19所示，本实施例中，仅在第一存储单元100的第一衬底101的衬底背面形成共源极焊盘501以及接触焊盘502。第三存储单元的共源极通过外围接触连接至控制单元。通过共源极焊盘501将存储单元的源极层引出，通过接触焊盘502实现控制单元的引出。
本实施例同样提供图19所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十
本实施例同样提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
如图20所示，本实施例中，在第一存储单元100的第一衬底101的衬底背面形成共源极焊盘501以及接触焊盘502。同时在第三衬底301的背面形成共源极焊盘501。第三存储单元的共源极通过外围接触连接到控制单元。通过共源极焊盘501将存储单元的源极层引出。通过接触焊盘502实现控制单元的引出。
本实施例同样提供图20所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十一
本实施例提供一种三维存储器件的形成方法，与实施例一的相同之处不再赘述，不同之处在于：
参照图21，本实施例中，提供第一存储单元1000，该存储单元为3D NAND存储单元，包括第一衬底1001，在第一衬底1001上方形成存储结构1002，并在存储结构上方形成第一互连层1003。具体可通过如下方法形成：
如图21所示，首先提供第一衬底1001，该第一衬底具有第一表面(例如衬底正面)和第二表面(例如衬底背面)，作为示例，第一衬底1001可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底1001包括单晶硅衬底。
同样参照图3，可以划分为阵列区A以及位于阵列区周围的外围区域W，阵列去A用于形成存储结构，外围区W用于形成接触。在位于阵列区A的第一衬底1001的衬底正面形成堆叠结构1002，该堆叠结构1002形成有台阶结构，由此堆叠结构被划分为位于中间部分的核心区C(core area)以及位于核心区两侧或者四周的台阶区SS(stare step)。堆叠结构的核心区C用于形成存储结构，台阶区SS用于形成存储结构中的字线接触。
如图21所示，在核心区C形成贯穿堆叠结构的沟道结构1004。首先形成贯穿堆叠结构1002及部分衬底1001的沟道孔，在沟道孔的底部及侧壁上依次形成电荷阻挡层10041、电荷捕获层10042以及遂穿层10043，然后在沟道孔中形成沟道层10044，并且在沟道孔的中央填充介质层10045。上述电荷阻挡层1041、电荷捕获层1042以及遂穿层1043形成沟道结构的存储器层。
在优选实施例中，电荷阻挡层1041的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1042可以由SiN制成。在另一个实施例中，电荷捕获层1042可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1043同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
然后，在堆叠结构1002中形成贯穿堆叠结构的栅线缝隙1005，通过栅线缝隙去除堆叠结构的底部牺牲层以及沟道结构的存储器层，以暴露沟道结构的沟道层，然后在去除底部牺牲层及沟道结构的存储器层形成的空腔中填充半导体材料，形成源极层1002-1，该源极层1002-1与沟道结构的沟道层10044接触。该源极层1002-1可以是多晶硅或者掺杂的多晶硅材料。
然后，替换堆叠结构中的牺牲层形成字线层1006。通过栅线缝隙1005刻蚀去除堆叠结构中的牺牲层，例如可以采用酸液腐蚀法，酸液通过栅线缝隙进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层，在牺牲层的位置处形成字线沟槽，在字线沟槽填充导电材料，例如金属材料，形成字线层。在优选实施例中，还包括首先在字线沟槽的侧壁上形成介电层，即在形成字线沟槽的绝缘层1021的表面形成包绕该绝缘层的介电层。该介电层优选为高k介电层，例如氧化铝，氧化给，氧化锆等。进一步减少栅极漏电，同时保持器件的良好性能。
同样如图21所示，在栅线缝隙1005中填充绝缘材料，该绝缘材料将存储阵列分隔成多个存储区块。该绝缘材料可以是与堆叠结构中的绝缘层相同的材料，也可以是不同的材料。填充绝缘材料之前，还可以经栅线缝隙对字线层1006进行回蚀刻，在回蚀刻字线层形成的空腔中填充高k介电材料层。然后在栅线缝隙1005中填充绝缘材料。栅线缝隙的底部所对应的衬底部分中形成有共源极接触(未详细示出)实现源极层的拾取及引出。栅线缝隙中填充绝缘材料，而不形成共源极线，这样可以有利于减小栅线缝隙的尺寸，因而有利于器件尺寸的缩小。
形成上述存储结构之后，在堆叠结构的台阶区以及位于外围区域的第一衬底101的第一表面上方形成隔离介质层10023。该隔离介质层可以是二氧化硅，氮化硅等绝缘材料。然后在台阶区的隔离介质层10023中形成分别与每一层字线层1006连通的字线接触10060。在第一衬底1001上方的隔离介质层10023中形成至少一个外围接触10024，该外围接触10024形成在至少部分第一衬底中。上述字线接触10060及外围接触10024可以通过首先刻蚀隔离介质层形成贯通孔，然后在贯通孔中填充导电材料，例如钨等形成。应该可以理解的是，外围接触10024形成在至少部分第一衬底中的部分，与衬底之间还设置有绝缘层(未详细示出)。
参照图22，在存储结构上方形成第一互连层1003。首先，在堆叠结构1002(即核心区C以及隔离介质层10023上方形成第一介质层1003，该介质层包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。然后在介质层中形成多个第一接触孔，然后在第一接触孔中形成第一接触10031，例如可以在第一接触孔中沉积导电材料形成第一接触10031，该导电材料包括但不限于钨(W)、钻(Co)、铜(Cu)、铝(A1)、硅化物或其任何组合。核心区上方的第一接触1031与存储结构中的沟道结构1004(具体地，其中的沟道层10044)形成接触，台阶区上方的第一接触10031分别与每一个字线层10060形成接触，衬底外围区域上方的第一接触10031与外围接触10024连接。
如图23所示，提供控制单元2000，并将控制单元2000与第一存储单元1000键合。控制单元2000包括第二衬底2001，该第二衬底2001同样可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底2001同样包括单晶硅衬底。然后在衬底2001中形成隔离结构，例如形成沟槽隔离结构(未详细示出)，在隔离结构之间形成器件层2002。该器件层2002可以形成一个或多个外围电路，该外围电路包括用于促进三维存储器件操作的任何合适的数字、模拟和/或混合信号外围电路。例如，一个或多个外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、充电泵、电流或电压基准、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。同样参照图6，在一些可选实施例中，器件层2002可以包括使用互补金属氧化物半导体(CMOS)技术形成的多个CMOS器件。
器件层2002上方同样形成有第二互连层2003，该互连层2003包括形成在器件层上方的第二介质层以及形成在第二介质层中的第二接触20031。可以通过一个或多个薄膜沉积过程形成，例如ALD、CVD、PVD、任何其它合适的过程或其任意组合，在器件层2002上方沉积形成第二介质层。该介质层包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合等电介质材料。然后穿过第二介质层形成第二接触孔，并在接触孔中形成第二接触20031。
通过所述第一互连层及所述第二互连层将所述第一存储单元和所述控制单元键合。参照图23，翻转控制单元2000，使其面朝下朝向存储单元1000，即使得控制单元的第二互连层2003朝向存储单元1000的第一互连层1003，然后将第二互连层2003与第一互连层1003键合，实现存储单元1000的第一接触10031与控制单元2000的第二接触20031连通。键合之后，控制单元的第二衬底2001的第二表面(衬底背面)朝上，存储单元位于控制单元下方。
然后，如图24所示，与实施例一相同，在所述第二衬底的第二表面形成第三互连层2005，该第三互连层2005包括第三接触20051。
然后，如图25所示，提供第二存储单元3000，该第二存储单元3000与第一存储单元相同，同样是3D NAND存储单元，包括第三衬底3001，形成在第三衬底3001上方的存储结构3002，形成在存储结构上方形成第四互连层3003。第四互连层3003中形成有与沟道结构、共源极、字线层、衬底3001外围区域的阱区以及第三衬底连通的第四接触30031。第三存储单元的形成方法与第一存储单元1000的形成方法相同，在此不再赘述。
通过所述第四互连层及所述第三互连层将所述第二存储单元与所述控制单元键合。
同样参照图25，将第二存储单元翻转，使其面朝下朝向控制单元，即使得第二存储单元300的第四互连层303与控制单元的衬底背面的第三互连层205相对，然后通过第四互连层303和第三互连层205将第二存储单元与控制单元键合。键合方法与第一存储单元与控制单元的键合相同，在此不再详述。
本实施例记载了上述三个单元(两个存储单元与一个控制单元)键合的方法，可以理解的是，可以采用本实施例上述的键合方法实现更多个存储单元和/或控制单元的键合。并且控制单元的键合位置不限于本实施例记载的介于两个存储单元之间，还可以将两个存储单元首先键合，然后控制单元与其中一个存储单元键合，即控制单元位于相互键合的存储单元的上方或者下方均可。
如上所述，本实施例的方法实现了晶圆级键合，在增加了单个存储器件的存储层数的同时，避免了对衬底应力的影响，增加了结构的稳固性，有利于提高器件的成品率。同时还能有效解决堆叠膜层造成的衬底弯曲或者翘曲问题，进而无需更换机台，不会造成成本的增加。并且键合工艺简单，易于实现。
在本实施例的可选实施例中，还包括形成三维存储器件的引出焊盘的步骤。如图26所示，经第一存储单元1000的第一衬底1001的背面以及第三存储单元3000的第三衬底3001的背面形成接触焊盘5002。在可选实施例中，首先可以对第一衬底1001的衬底背面及第三衬底3001的衬底背面进行减薄，例如可以通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来减薄第一衬底1001及第三衬底3001的衬底背面。然后刻蚀第一衬底和第三衬底，形成贯穿第一衬底和第三衬底并停止在所述外围接触的通孔，在该通孔中填充导电材料形成贯穿接触403实现与接触焊盘的连通。由此，接触焊盘通过外围接触、第一互连层(或第四互连层)与第二互连层(或第三互连层)连通并引出控制单元。减薄后的第一衬底和第三衬底的衬底背面还可以形成第四介质层4000，贯穿该第四介质层4000及第一衬底和第三衬底形成上述接触焊盘。第一存储单元和第二存储单元的源极层可以经由衬底与外围接触10024连通并连接至控制单元。
本实施例同样提供如图26所示的三维存储器件。
如上所述，本实施例的接触焊盘分别自第一存储单元和第二存储单元的衬底背面引出，存储单元的源极层经衬底由外围接触自存储阵列的正面连接至控制单元，有利于缩小器件的尺寸，有利于器件集成。
本实施例以控制单元位于两个存储单元中间的三维存储器件为例，说明了焊盘的引出方式，不应理解为限定性的。应该理解的是，在控制单元位于两个存储单元的上方或者下方时，可以自控制单元及存储单元的衬底背面引出焊盘，同样能够实现存储单元以及控制单元电路引出的目的。在更多存储单元和控制单元键合的三维存储器件中，同样可以采用本实施例所述的焊盘引出方式。
实施例十二
本实施例同样提供一种三维存储器件的形成方法，与实施例十一的相同之处不再赘述，不同之处在于：
参照图27，本实施例中，经第一存储单元1000的第一衬底1001的背面以及第三存储单元3000的第三衬底3001的背面形成接触焊盘5002以及共源极焊盘5001。首先可以对第一衬底及第三衬底的背面减薄，然后刻蚀第一衬底和第三衬底，形成贯穿第一衬底和第三衬底并停止在所述外围接触的通孔，在该通孔中填充导电材料形成贯穿接触4002实现与接触焊盘的连通。由此，接触焊盘通过外围接触、第一互连层(或第四互连层)与第二互连层(或第三互连层)连通并引出控制单元。共源极焊盘501与存储单元的衬底以及另一外围接触连通，实现源极层与控制器件的连通。如图27所示，在第一衬底和第三衬底的背面形成贯穿部分衬底与存储单元中的源极层连通的共源极拾取4001，以及与衬底外围区域的外围接触连通的贯穿接触4003，源极焊盘5001通过共源极拾取4001以及贯穿接触4003实现控制器件和源极层的连通。在可选实施例中，对第一衬底1001的衬底背面及第三衬底3001的衬底背面进行减薄，例如可以通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来减薄第一衬底1001及第三衬底3001的衬底背面。并且在减薄后的第一衬底和第三衬底的衬底背面形成第四介质层4000，然后贯穿该第四介质层4000及部分第一衬底和第三衬底形成上述贯穿接触、共源极拾取。
本实施例同样提供图27所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十三
本实施例同样提供一种三维存储器件的形成方法，与实施例十一的相同之处不再赘述，不同之处在于：
参照图28，本实施例中，仅自第三存储单元3000的第三衬底3001的背面形成接触焊盘5002，第一和第二存储单元的源极层均通过各自的衬底由外围接触10024连接至控制单元。通过接触焊盘将存储单元的外围电路引出。
本实施例同样提供图28所示的三维存储器件。该存储器件以更少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十四
本实施例同样提供一种三维存储器件的形成方法，与实施例十三的相同之处不再赘述，不同之处在于：
参照图29，本实施例中，经第三存储单元3000的第三衬底3001的背面形成共源极焊盘5001和接触焊盘5002，共源极焊盘5001与源极拾取4001及贯穿接触4003连通，将存储单元的源极层及与衬底接触4003连通的控制单元的控制电路引出。接触焊盘5002与外围电路接触4002连通，通过接触焊盘将控制单元引出。
本实施例同样提供图29所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十五
本实施例同样提供一种三维存储器件的形成方法，与实施例十四的相同之处不再赘述，不同之处在于：
参照图30，本实施例中，经第一存储单元1000的第一衬底1001的背面形成第四接触孔，在该第四接触孔中填充导电材料形成共源极焊盘5001，将第一存储单元的源极层经共源极焊盘连接至控制单元；第三存储单元的源极层经衬底通过外围接触自存储阵列的正面连接至控制单元。经第三存储单元3000的第三衬底3001的背面形成接触焊盘5002，接触焊盘5002与贯穿接触4002连通，通过接触焊盘将控制单元引出。
本实施例同样提供图30所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十六
本实施例同样提供一种三维存储器件的形成方法，与实施例十四的相同之处不再赘述，不同之处在于：
参照图31，本实施例中，经第一存储单元1000的第一衬底1001的背面形成共源极焊盘5001。经第三存储单元3000的第三衬底3001的背面形成共源极焊盘5001和接触焊盘5002。共源极焊盘5001与源极拾取4001及贯穿接触4003连通，将存储单元的源极层连通至控制单元。接触焊盘5002与贯穿接触4002连通，通过接触焊盘将控制单元引出。
本实施例同样提供图31所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十七
本实施例同样提供一种三维存储器件的形成方法，与实施例十六的相同之处不再赘述，不同之处在于：
参照图32，本实施例中，经第一存储单元1000的第一衬底1001的背面形成共源极焊盘5001以及接触焊盘5002。经第三存储单元3000的第三衬底3001的背面形成共源极焊盘5001。共源极焊盘5001与源极拾取4001连通，将存储单元的源极层连接至控制单元。接触焊盘5002将控制单元引出。
本实施例同样提供图32所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十八
本实施例同样提供一种三维存储器件的形成方法，与实施例十一的相同之处不再赘述，不同之处在于：
参照图33，本实施例中，仅自第一存储单元1000的第一衬底1001的背面形成接触焊盘5002，第一存储单元和第二存储单元的源极层分别通过各自的衬底经外围接触10024自存储阵列的正面连接至控制单元。接触焊盘5002与贯穿接触4002连通，通过接触焊盘控制单元引出。
本实施例同样提供图33所示的三维存储器件。该存储器件以更少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例十九
本实施例同样提供一种三维存储器件的形成方法，与实施例十六的相同之处不再赘述，不同之处在于：
参照图34，本实施例中，仅在第一存储单元1000的第一衬底1001的背面形成共源极焊盘5001和接触焊盘5002。第一存储单元的源极层经共源极焊盘5001自第一衬底的背面连接至控制单元。第二存储单元的源极层经第三衬底由外围接触自存储阵列的正面连接至控制单元。接触焊盘5002控制单元引出。
本实施例同样提供图34所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
实施例二十
本实施例同样提供一种三维存储器件的形成方法，与实施例十九的相同之处不再赘述，不同之处在于：
参照图35，本实施例中，在第一存储单元1000的第一衬底1001的背面形成接触焊盘5002。第一存储单元的源极层经第一衬底由外围接触在存储阵列的正面连接至控制单元。在第三存储单元3000的第三衬底3001的背面形成共源极焊盘5001，该共源极焊盘5001将第二存储单元的源极层自第三衬底的背面连接至控制单元。接触焊盘5002将控制单元引出。
本实施例同样提供图35所示的三维存储器件。该存储器件以较少的焊盘数量实现存储单元以及控制单元的引出，有利于器件的集成。
如上所述，本发明提供的三维存储器件及其形成方法，至少具备如下有益技术效果：
该方法首先形成存储单元及控制单元，将存储单元与控制单元键合，然后在控制单元的衬底背面形成另一键合层，与另一存储单元键合，实现至少三个单元的键合。由此实现晶圆级的键合，工艺更加简单，并且能够在增加存储层数的同时有效解决应力问题，不会面临更换机台等问题，也就不会造成成本的增加。另外，本发明的方式能够实现至少三片晶圆的键合，使结构更加稳固，减少结构坍塌的风险。
本发明的存储单元及控制单元键合之后，采用双侧焊盘引出，以三片晶圆(两个存储单元和一个控制单元)键合为例，可以从两个存储单元侧引出焊盘，也可以从一个存储单元和控制单元两侧引出焊盘，利用控制单元的控制电路控制存储时访问的存储单元。本发明增加了焊盘引出的方式，增加单位面积的焊盘数量。单位面积的焊盘数量增加，能够提高存储单元的访问命中率，由此能够大大缩减存储单元的存储周期。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (29)

1.一种三维存储器件的形成方法，其特征在于，包括如下步骤：
提供第一存储单元，所述第一存储单元包括第一衬底，在所述第一衬底的第一表面上形成存储结构，以及位于所述存储结构上方的第一互连层；
提供控制单元，所述控制单元包括第二衬底，在所述第二衬底的第一表面上形成器件层，以及位于所述器件层上方的第二互连层；
通过所述第一互连层及所述第二互连层将所述第一存储单元和所述控制单元键合；
在所述第二衬底的第二表面形成第三互连层；
提供第二存储单元，所述第二存储单元包括第三衬底，在所述第三衬底的第一表面形成第二存储结构，以及位于所述第二存储结构上方的第四互连层；
通过所述第四互连层及所述第三互连层将所述第二存储单元与所述控制单元键合。
2.根据权利要求1所述的三维存储器件的形成方法，其特征在于，所述第一存储单元和所述第二存储单元为相同结构的存储单元。
3.根据权利要求2所述的三维存储器件的形成方法，其特征在于，在所述第一衬底的第一表面上形成存储结构包括如下步骤：
提供所述第一衬底，所述第一衬底具有相对设置的第一表面和第二表面，所述第一衬底分为阵列区域和外围区域；
形成堆叠结构，所述堆叠结构形成在位于阵列区域的所述第一衬底的第一表面上，所述堆叠结构包括交替叠置的绝缘层和牺牲层，所述堆叠结构形成核心区及位于所述核心区外围的台阶区；
形成沟道结构，所述沟道结构贯穿所述堆叠结构；
形成源极层，所述源极层位于所述沟道结构底部并连通所述沟道结构的沟道层；
替换所述堆叠结构中的牺牲层形成字线层。
4.根据权利要求3所述的三维存储器件的形成方法，其特征在于还包括以下步骤：
形成共源极焊盘，所述共源极焊盘形成在所述第一衬底及所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的源极层连接至所述控制单元；
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
5.根据权利要求3所述的三维存储器件的形成方法，其特征在于，还包括以下步骤：
形成共源极焊盘，所述共源极焊盘形成在所述第一衬底或所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的其中一个的共源极连接至所述控制单元，所述第一存储单元和所述第二存储单元的另一个共源极自所述第一衬底或所述第三衬底的第一表面连接至所述控制单元；
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
6.根据权利要求3所述的三维存储器件的形成方法，其特征在于，还包括以下步骤：
形成接触焊盘，所述接触焊盘形成在所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出，所述第一存储单元和所述第二存储单元的共源极自所述第一衬底和所述第三衬底的第一表面连接至所述控制单元。
7.根据权利要求4～6中任意一项所述的三维存储器件的形成方法，其特征在于，还包括以下步骤：
形成隔离介质层，所述隔离介质层形成在所述堆叠结构的台阶区及位于所述外围区域的所述第一衬底的第一表面上方；
形成字线接触，所述字线接触形成在所述台阶区的隔离介质层中，并且分别与每一层字线层连通，所述字线接触电性连接至所述第一互连层；
形成外围接触，所述外围接触贯穿位于所述外围区域的所述第一衬底的第一表面上方的隔离介质层，并且电性连接至所述第一互连层。
8.根据权利要求7所述的三维存储器件的形成方法，其特征在于，形成位于所述存储结构上方的第一互连层，包括以下步骤：
在所述堆叠结构及隔离介质层上方形成第一介质层；
贯穿所述第一介质层形成第一接触孔；
在所述第一接触孔中形成第一接触，位于所述核心区上方的第一接触与沟道结构连通，位于所述台阶区的第一接触与所述字线接触连通，所述堆叠结构外侧的第一接触与所述外围接触连通。
9.根据权利要求1所述的三维存储器件的形成方法，其特征在于，在所述第二衬底的第一表面上形成器件层包括以下步骤：
在所述第二衬底中形成隔离结构；
在相邻的隔离结构之间形成所述器件层。
10.根据权利要求9所述的三维存储器件的形成方法，其特征在于，形成位于所述器件层上方的第二互连层，包括以下步骤：
在所述器件层上方形成第二介质层；
形成贯穿所述第二介质层的第二接触孔；
在所述第二接触孔中形成第二接触，所述第二接触分别与所述器件层的各个器件连通。
11.根据权利要求10所述的三维存储器件的形成方法，其特征在于，通过所述第一互连层与所述第二互连层将所述第一存储单元和所述控制单元键合，包括以下步骤：
翻转所述控制单元将所述第二衬底的第一表面朝向所述第一存储单元；
将所述控制单元的所述第二互连层键合至所述第一存储单元的第一互连层，使得所述第一接触与所述第二接触连通。
12.根据权利要求11述的三维存储器件的形成方法，其特征在于，在所述第二衬底的第二表面形成第三互连层，包括以下步骤：
对所述第二衬底的第二表面进行减薄；
在所述第二表面上形成第三介质层；
形成贯穿所述第三介质层以及所述第二衬底的第三接触孔；
在所述第三接触孔中形成与所述第二互连层连通的第三接触，所述第三接触连接至所述控制单元的所述器件层。
13.根据权利要求12所述的三维存储器件的形成方法，其特征在于，通过所述第四互连层与所述第三互连层将所述第二存储单元与所述控制单元键合，还包括以下步骤：
翻转所述第二存储单元，使得所述第二存储单元朝向所述第二衬底的第二表面；
将所述第二存储单元的所述第四互连层键合至所述控制单元的第三互连层，使得所述第三接触通过所述第四互连层与所述第二存储单元连通。
14.根据权利要求3所述的三维存储器件的形成方法，其特征在于，在所述第一衬底的第一表面上形成存储结构还包括如下步骤：
形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
在所述栅线缝隙中填充绝缘材料，所述绝缘材料将所述堆叠结构划分为多个存储区块。
15.根据权利要求3所述的三维存储器件的形成方法，其特征在于，在所述第一衬底的第一表面上形成存储结构还包括如下步骤：
形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
在所述栅线缝隙中填充导电材料形成共源极线。
16.根据权利要求15所述的三维存储器件的形成方法，其特征在于，还包括：在所述共源极线的顶部形成顶部共源极接触，所述顶部共源极接触与所述第一互连层连通。
17.一种三维存储器件的形成方法，其特征在于，包括如下步骤：
提供第一存储单元，所述第一存储单元包括第一衬底，在所述第一衬底的第一表面上形成存储结构，以及位于所述存储结构上方的第一互连层；
提供第二存储单元，所述第二存储单元包括第三衬底，在所述第三衬底的第一表面形成第二存储结构，以及位于所述第二存储结构上方的第四互连层；
通过所述第四互连层与所述第一互连层将所述第二存储单元与所述第一存储单元键合；
在所述第三衬底的第二表面形成第三互连层；
提供控制单元，所述控制单元包括第二衬底，在所述第二衬底的第一表面上形成器件层，以及位于所述器件层上方的第二互连层；
通过所述第二互连层与所述第三互连层将所述第一存储单元和所述第二存储单元与所述控制单元键合。
18.一种三维存储器件，其特征在于，包括：
第一存储单元，所述第一存储单元包括第一衬底，所述第一衬底的第一表面上形成的存储结构，以及位于所述存储结构上方的第一互连层；
与所述第一存储单元键合的控制单元，所述控制单元包括第二衬底，所述第二衬底的第一表面上形成的器件层，以及位于所述器件层上方的第二互连层，所述第一存储单元和所述控制单元通过所述第一互连层与所述第二互连层键合；
形成在所述第二衬底的第二表面的第三互连层；
与所述控制单元键合的第二存储单元，所述第二存储单元包括第三衬底，所述第三衬底的第一表面形成的第二存储结构，以及位于所述第二存储结构上方的第四互连层，所述第二存储单元与所述控制单元通过所述第四互连层与所述第三互连层键合。
19.根据权利要求18所述的三维存储器件，其特征在于，所述第一存储单元还包括：
堆叠结构，所述堆叠结构形成在位于阵列区域的所述第一衬底的第一表面上的，所述堆叠结构包括交替叠置的绝缘层及字线层，所述堆叠结构形成核心区以及位于核心区外围的台阶区；
沟道结构，所述沟道结构形成在所述核心区贯穿所述堆叠结构；
源极层，所述源极层位于所述沟道结构底部并连通所述沟道结构的沟道层。
20.根据权利要求19所述的三维存储器件，其特征在于，还包括：
共源极焊盘，所述共源极焊盘位于所述第一衬底及所述第三衬底的第二表面，所述共源极焊盘将所述第一存储单元和所述第二存储单元的源极层连接至所述控制单元；
接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出。
21.根据权利要求19所述的三维存储器件，其特征在于，还包括：
共源极焊盘，所述共源极焊盘位于所述第一衬底或所述第三衬底的第二表面的，所述共源极焊盘将所述第一存储单元和所述第二存储单元的其中一个的共源极连接至所述控制单元，所述第一存储单元和所述第二存储单元的另一个共源极自所述第一衬底或所述第三衬底的第一表面连接至所述控制单元；
接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，所述接触焊盘，将所述控制单元引出。
22.根据权利要求19所述的三维存储器件，其特征在于，还包括：
接触焊盘，所述接触焊盘位于所述第一衬底和/或所述第三衬底的第二表面，将所述控制单元引出，所述第一存储单元和所述第二存储单元的源极层自所述第一衬底和所述第三衬底的第一表面连接至所述控制单元。
23.根据权利要求20～22中任意一项所述的三维存储器件，其特征在于，还包括：
隔离介质层，所述隔离介质层位于所述堆叠结构及位于外围区域的所述第一衬底的第一表面上方；
字线接触，形成在所述台阶区的隔离介质层中分别与每一层字线层连通，所述字线接触电性连接至所述第一互连层；
多个外围接触，贯穿所述隔离介质层形成在在位于所述外围区域的所述第一衬底的第一表面上方，所述外围接触电性连接至所述第一互连层。
24.根据权利要求23所述的三维存储器件，其特征在于，所述第一互连层包括：
形成在所述堆叠结构及隔离介质层上方的第一介质层；
贯穿所述第一介质层的第一接触孔；
形成在所述第一接触孔中的第一接触，位于所述核心区上方的第一接触与沟道结构连通，位于所述台阶区的第一接触与所述字线接触连通，所述堆叠结构外侧的第一接触与所述外围接触连通。
25.根据权利要求24所述的三维存储器件，其特征在于，所述控制单元的所述第二互连层包括：
形成在所述器件层上方的第二介质层；
贯穿所述第二介质层的第二接触孔；
形成在所述第二接触孔中的第二接触，所述第二接触分别与所述器件层的各个器件连通，并且所述第二接触与所述第一存储单元的所述第一接触连通。
26.根据权利要求25所述的三维存储器件，其特征在于，形成在所述第二衬底的第二表面的第三互连层包括：
形成在所述第二表面上的第三介质层；
贯穿所述第三介质层以及部分所述第二衬底的第三接触孔；
形成在所述第三接触孔中的第三接触，所述第三接触与所述第二互连层连通，并且与所述第二存储单元的第四互连层连通。
27.根据权利要求19所述的三维存储器件，其特征在于，所述第一存储单元还包括：
栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
形成在所述栅线缝隙中的绝缘材料，所述绝缘材料将所述堆叠结构划分为多个存储区块。
28.根据权利要求19所述的三维存储器件，其特征在于，所述第一存储单元还包括：
栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；
共源极，所述共源极包括形成在所述栅线缝隙中的导电材料。
29.根据权利要求28所述的三维存储器件，其特征在于，还包括：顶部共源极接触，形成在所述共源极的顶部，所述顶部共源极接触与所述第一互连层连通。
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