[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN112286716A - 一种1024字节的存储系统差错控制模块 - Google Patents

一种1024字节的存储系统差错控制模块 Download PDF

Info

Publication number
CN112286716A
CN112286716A CN202011133466.0A CN202011133466A CN112286716A CN 112286716 A CN112286716 A CN 112286716A CN 202011133466 A CN202011133466 A CN 202011133466A CN 112286716 A CN112286716 A CN 112286716A
Authority
CN
China
Prior art keywords
module
error
decoding
data
bch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011133466.0A
Other languages
English (en)
Inventor
赵斌
王辉
鲁毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianjin Jinhang Computing Technology Research Institute
Original Assignee
Tianjin Jinhang Computing Technology Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianjin Jinhang Computing Technology Research Institute filed Critical Tianjin Jinhang Computing Technology Research Institute
Priority to CN202011133466.0A priority Critical patent/CN112286716A/zh
Publication of CN112286716A publication Critical patent/CN112286716A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/102—Error in check bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/104—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error using arithmetic codes, i.e. codes which are preserved during operation, e.g. modulo 9 or 11 check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明属于存储系统纠错技术领域，具体涉及一种1024字节的存储系统差错控制模块。所述差错控制模块包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制单元；根据BCH码的解码原理，所述BCH解码单元又包括：伴随式计算模块、错误位置多项式模块、Chien搜索模块以及纠错模块；本发明应用于NAND Flash存储控制器，能够在保持纠错正确性和稳定性的情况下，相比于一般的差错控制系统，具有更大的信息位数据位宽，同时32位流水线设计能够保证差错控制方案的高效性。

Description

一种1024字节的存储系统差错控制模块
技术领域
本发明属于存储系统纠错技术领域，具体涉及一种1024字节的存储系统差错控制模块。
背景技术
NAND闪存存储器在工艺生产过程中，由于其自身特性存在产生缺陷的可能性，特别是随着工艺精度的提升导致储存单元的电平距离越来越小，漏电明显，为了提高存储容量采用多位储存单元的结构导致的良率与可靠性的下降，对其进行擦写操作时可能产生数据错误，以上影响最终表现为随机发生的比特错误，所以在数据存储控制器中需要加入差错控制的机制来保证进出存储系统的数据正确性。
通常采用的方法是在资料写入时，利用编码器产生ECC奇偶校验位存储在闪存数据区域之外的冗余区域，数据读出的时候再由解码器解码校验，确认接收的数据没有错误。如果确认数据有干扰或错误，还需要进一步将错误位置找出后进行比特反转，恢复正确的数据。
由于目前电子系统设备的数据或程序存储需求日益旺盛，对NAND Flash的可靠性需求也不断提高。为了适应特定的工作环境，往往是采用FPGA作为NAND Flash存储控制器，直接对NAND Flash颗粒进行存取操作，因此需要集成ECC算法加速模块完成数据检错与纠错处理。随着各种应用场景对可靠性和吞吐率提出更高的要求，就需要ECC功能有较高位宽的纠错能力，同时在设计实现上能够具备可配置调整的功能。
对存储器进行数据写入和读回的过程，类似于通信系统中的数据发送与接收的信道传输过程，可能存在错误比特干扰导致数据的不可靠，因此需要借鉴信道编码技术实现自动检错与纠错能力。常见的信道差错控制方法包括重传反馈方式(ARQ)、前向纠错方式(FEC)、信息反馈系统(IRQ)以及混合纠错方式(HEC)等，考虑到存储系统的读写特点、性能要求以及错误位置随机的特点，前向纠错方式特别是线性分组码是目前主要的应用算法。这方面最为主要的纠错算法包括汉明码、BCH码以及LDPC码等等，但综合考虑纠错性能、资源占用以及性能等方面因素，BCH编码纠错是当前最为主流的硬件化纠错算法。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何提高数据存储系统的可靠性和数据差错控制效率。
(二)技术方案
为解决上述技术问题，本发明提供一种1024字节的存储系统差错控制模块，所述差错控制模块为一个二进制BCH编解码器，其包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制单元；根据BCH码的解码原理，所述BCH解码单元又包括：伴随式计算模块、错误位置多项式模块、Chien搜索模块以及纠错模块；其中，
编码控制单元及解码控制单元是BCH编解码器的控制核心，其负责管理调度编码运算单元及解码运算单元的正常工作；
所述编码运算单元用于在对Flash页编程过程以数据为信息位进行编码，生成所需的校验位；在对Flash进行读操作时，解码控制单元使能解码运算单元，解码运算单元中的伴随式计算模块判断读出来的数据是否出错；如果检查出有错，则通过错误位置多项式模块、Chien搜索模块找到出现位反转的位置，由于Flash中数据位发生错误反转只有两种情况，数据位由0翻转成1或者由1翻转成0；因此。最后纠错模块对查找到的错误位置仅需要进行取反操作，即可完成纠错。
其中，所述差错控制模块中采用二进制BCH编解码算法原理进行方案设计；其以1024字节数据作为一次信息码元，选择二元有限扩域GF(214)作为域计算空间，选择多项式1+x2+x4+x6+x7+x8+x14为本原多项式，采用32位数据并行处理；所述差错控制模块的参数设置如下：
说明 参数设计(bit)
有限域的维度 14
纠错数据空间 8192
本原多项式 1+x<sup>2</sup>+x<sup>4</sup>+x<sup>6</sup>+x<sup>7</sup>+x<sup>8</sup>+x<sup>14</sup>
并行数据位宽 32
。
其中，所述编码运算单元采用32位流水并行处理；
所述编码运算单元用于利用信息位m(x)和生成多项式g(x)得到校验位r(x)；原始数据的8192bit信息位以32位数据位宽并行逐次进入编码运算单元，每个计算周期模除功能单元对信息位进行计算，当前将结果存储在寄存器中，原始数据信息位同时也作为当前电路的输出；当所有信息位输入后，停止模除功能单元的计算，将当前寄存器中的数据以32位并行方式逐次输出，即得到校验位数据。
其中，所述解码运算单元的解码工作过程分四个步骤：
第一步为伴随式的计算，首先通过SC_FFMA模块进行一个乘累加运算，然后将SC_SEQ模块的域平台运算结果值带入SC_MUL模块进行有限域乘加运算得到伴随式；
第二步为错误位置多项式模块的计算，错误位置多项式模块实现SiBM算法，将伴随式Si作为输入，所述错误位置多项式模块包括计算控制模块PE_CTRL和运算单元PE；运算单元PE完成每步的基本运算功能，计算控制模块PE_CTRL负责状态判断、并控制电路的运行；
第三步为Chien搜索计算，Chien搜索模块以错误位置多项式为输入数据，逐个带入有限域元素，计算多项式结果σ(αi)是否为0，以判断αi是否为多项式的根；如果最终根的个数与错误位置多项式的幂次相同，表示该数据的错误模式可纠，否则表示错误个数超过了纠错能力，纠错失败；在方案中，首先计算σ(αi)对应的μ0,μ1,μ2,…,μt，而后将每个μj乘以相应的α0,α1,α2,…,αt，即可实现32路并行处理；
最后一步只需要将得到的错误位置上的相应数据位进行比特反转可以使用异或运算，即可得到解码数据。
其中，所述第三步中，最终根的个数与错误位置多项式的幂次相同，表示为最终根的个数与错误位置多项式的幂次相差小于等于一预设值t。
(三)有益效果
本发明为充分发挥存储系统控制器的差错控制能力和存储系统数据完整性和可靠性的能力，而提供一种1024字节的存储系统差错控制模块，可以在保证存储系统数据端口数据正确性的情况下，通过调整差错控制纠错码算法参数和优化差错控制，来提高数据存储系统的可靠性和数据差错控制效率。
与现有技术相比较，本发明应用于NAND Flash存储控制器，能够在保持纠错正确性和稳定性的情况下，相比于一般的差错控制系统，具有更大的信息位数据位宽，同时32位流水线设计能够保证差错控制方案的高效性。基于存储系统的存储特性，特别是存储过程容易出现的存储随机性错误，本方案具有显著地有益效果。这对现今各类信息系统设备，尤其是数据完整性敏感设备，提高系统安全性可靠性，提高效率越来越重要的。
附图说明
图1为差错控制方案架构图。
图2为编码器结构图。
图3为解码器伴随式计算示意图。
图4为解码器错误位置多项式计算示意图。
图5为解码器chien搜索计算示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决现有技术问题，本发明提供一种1024字节的存储系统差错控制模块，如图1所示，所述差错控制模块为一个二进制BCH编解码器，其包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制单元；根据BCH码的解码原理，所述BCH解码单元又包括：伴随式计算模块、错误位置多项式模块、Chien搜索模块以及纠错模块；其中，
编码控制单元及解码控制单元是BCH编解码器的控制核心，其负责管理调度编码运算单元及解码运算单元的正常工作；
所述编码运算单元用于在对Flash页编程过程以数据为信息位进行编码，生成所需的校验位；在对Flash进行读操作时，解码控制单元使能解码运算单元，解码运算单元中的伴随式计算模块判断读出来的数据是否出错；如果检查出有错，则通过错误位置多项式模块、Chien搜索模块找到出现位反转的位置，由于Flash中数据位发生错误反转只有两种情况，数据位由0翻转成1或者由1翻转成0；因此。最后纠错模块对查找到的错误位置仅需要进行取反操作，即可完成纠错。
其中，所述差错控制模块中采用二进制BCH编解码算法原理进行方案设计；其以1024字节数据作为一次信息码元，选择二元有限扩域GF(214)作为域计算空间，选择多项式1+x2+x4+x6+x7+x8+x14为本原多项式，采用32位数据并行处理；所述差错控制模块的参数设置如下：
说明 参数设计(bit)
有限域的维度 14
纠错数据空间 8192
本原多项式 1+x<sup>2</sup>+x<sup>4</sup>+x<sup>6</sup>+x<sup>7</sup>+x<sup>8</sup>+x<sup>14</sup>
并行数据位宽 32
。
其中，所述编码运算单元采用32位流水并行处理；
所述编码运算单元用于利用信息位m(x)和生成多项式g(x)得到校验位r(x)，实现方案的结构如图2所示；原始数据的8192bit(8*1024Byte)信息位以32位数据位宽并行逐次进入编码运算单元，每个计算周期模除功能单元对信息位进行计算，当前将结果存储在寄存器中，原始数据信息位同时也作为当前电路的输出；当所有信息位输入后，停止模除功能单元的计算，将当前寄存器中的数据以32位并行方式逐次输出，即得到校验位数据。
其中，所述解码运算单元的解码工作过程分四个步骤：
第一步如图3所示为伴随式的计算，首先通过SC_FFMA模块进行一个乘累加运算，然后将SC_SEQ模块的域平台运算结果值带入SC_MUL模块进行有限域乘加运算得到伴随式；
第二步如图4所示为错误位置多项式模块的计算，错误位置多项式模块实现SiBM算法，将伴随式Si作为输入，所述错误位置多项式模块包括计算控制模块PE_CTRL和运算单元PE；运算单元PE完成每步的基本运算功能，计算控制模块PE_CTRL负责状态判断、并控制电路的运行；
第三步如图5所示为Chien搜索计算，Chien搜索模块以错误位置多项式为输入数据，逐个带入有限域元素，计算多项式结果σ(αi)是否为0，以判断αi是否为多项式的根；如果最终根的个数与错误位置多项式的幂次相同(小于等于t)，表示该数据的错误模式可纠，否则表示错误个数超过了纠错能力，纠错失败；在方案中，首先计算σ(αi)对应的μ0,μ1,μ2,…,μt，而后将每个μj乘以相应的α0,α1,α2,…,αt，即可实现32路并行处理；
最后一步只需要将得到的错误位置上的相应数据位进行比特反转可以使用异或运算，即可得到解码(即完成差错纠正)数据。
其中，所述第三步中，最终根的个数与错误位置多项式的幂次相同，表示为最终根的个数与错误位置多项式的幂次相差小于等于一预设值t。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (5)

1.一种1024字节的存储系统差错控制模块，其特征在于，所述差错控制模块为一个二进制BCH编解码器，其包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制单元；根据BCH码的解码原理，所述BCH解码单元又包括：伴随式计算模块、错误位置多项式模块、Chien搜索模块以及纠错模块；其中，
编码控制单元及解码控制单元是BCH编解码器的控制核心，其负责管理调度编码运算单元及解码运算单元的正常工作；
所述编码运算单元用于在对Flash页编程过程以数据为信息位进行编码，生成所需的校验位；在对Flash进行读操作时，解码控制单元使能解码运算单元，解码运算单元中的伴随式计算模块判断读出来的数据是否出错；如果检查出有错，则通过错误位置多项式模块、Chien搜索模块找到出现位反转的位置，由于Flash中数据位发生错误反转只有两种情况，数据位由0翻转成1或者由1翻转成0；因此。最后纠错模块对查找到的错误位置仅需要进行取反操作，即可完成纠错。
2.如权利要求1所述的1024字节的存储系统差错控制模块，其特征在于，所述差错控制模块中采用二进制BCH编解码算法原理进行方案设计；其以1024字节数据作为一次信息码元，选择二元有限扩域GF(214)作为域计算空间，选择多项式1+x2+x4+x6+x7+x8+x14为本原多项式，采用32位数据并行处理；所述差错控制模块的参数设置如下：
说明 参数设计(bit) 有限域的维度 14 纠错数据空间 8192 本原多项式 1+x<sup>2</sup>+x<sup>4</sup>+x<sup>6</sup>+x<sup>7</sup>+x<sup>8</sup>+x<sup>14</sup> 并行数据位宽 32
。
3.如权利要求2所述的1024字节的存储系统差错控制模块，其特征在于，所述编码运算单元采用32位流水并行处理；
所述编码运算单元用于利用信息位m(x)和生成多项式g(x)得到校验位r(x)；原始数据的8192bit信息位以32位数据位宽并行逐次进入编码运算单元，每个计算周期模除功能单元对信息位进行计算，当前将结果存储在寄存器中，原始数据信息位同时也作为当前电路的输出；当所有信息位输入后，停止模除功能单元的计算，将当前寄存器中的数据以32位并行方式逐次输出，即得到校验位数据。
4.如权利要求3所述的1024字节的存储系统差错控制模块，其特征在于，所述解码运算单元的解码工作过程分四个步骤：
第一步为伴随式的计算，首先通过SC_FFMA模块进行一个乘累加运算，然后将SC_SEQ模块的域平台运算结果值带入SC_MUL模块进行有限域乘加运算得到伴随式；
第二步为错误位置多项式模块的计算，错误位置多项式模块实现SiBM算法，将伴随式Si作为输入，所述错误位置多项式模块包括计算控制模块PE_CTRL和运算单元PE；运算单元PE完成每步的基本运算功能，计算控制模块PE_CTRL负责状态判断、并控制电路的运行；
第三步为Chien搜索计算，Chien搜索模块以错误位置多项式为输入数据，逐个带入有限域元素，计算多项式结果σ(αi)是否为0，以判断αi是否为多项式的根；如果最终根的个数与错误位置多项式的幂次相同，表示该数据的错误模式可纠，否则表示错误个数超过了纠错能力，纠错失败；在方案中，首先计算σ(αi)对应的μ0,μ1,μ2,…,μt，而后将每个μj乘以相应的α0,α1,α2,…,αt，即可实现32路并行处理；
最后一步只需要将得到的错误位置上的相应数据位进行比特反转可以使用异或运算，即可得到解码数据。
5.如权利要求1所述的1024字节的存储系统差错控制模块，其特征在于，所述第三步中，最终根的个数与错误位置多项式的幂次相同，表示为最终根的个数与错误位置多项式的幂次相差小于等于一预设值t。
CN202011133466.0A 2020-10-21 2020-10-21 一种1024字节的存储系统差错控制模块 Pending CN112286716A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011133466.0A CN112286716A (zh) 2020-10-21 2020-10-21 一种1024字节的存储系统差错控制模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011133466.0A CN112286716A (zh) 2020-10-21 2020-10-21 一种1024字节的存储系统差错控制模块

Publications (1)

Publication Number Publication Date
CN112286716A true CN112286716A (zh) 2021-01-29

Family

ID=74424564

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011133466.0A Pending CN112286716A (zh) 2020-10-21 2020-10-21 一种1024字节的存储系统差错控制模块

Country Status (1)

Country Link
CN (1) CN112286716A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116781214A (zh) * 2023-08-22 2023-09-19 珠海星云智联科技有限公司 一种解码模块生成方法、设备以及可读存储介质
CN117632577A (zh) * 2023-12-05 2024-03-01 浙江大学 一种基于bch编码的快速ecc纠错电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101931415A (zh) * 2009-06-19 2010-12-29 成都市华为赛门铁克科技有限公司 编码装置及方法、译码装置及方法和纠错系统
CN105553485A (zh) * 2015-12-08 2016-05-04 西安电子科技大学 基于fpga的bch编解码装置及其编解码方法
CN205540680U (zh) * 2015-12-30 2016-08-31 西安奇维科技股份有限公司 一种具有纠错功能的大容量存储装置
CN106708654A (zh) * 2017-01-10 2017-05-24 电子科技大学 一种用于NANDflash的BCH纠错码的电路结构
CN207742939U (zh) * 2018-01-12 2018-08-17 成都信息工程大学 一种用于MLC NAND Flash存储器的嵌入ECC读取电路装置
CN108683425A (zh) * 2018-05-18 2018-10-19 中国科学院微电子研究所 一种bch译码器
CN110908827A (zh) * 2019-11-19 2020-03-24 天津津航计算技术研究所 用于NAND Flash闪存纠错的并行BCH解码方法
CN111130568A (zh) * 2018-10-31 2020-05-08 中国科学院微电子研究所 一种bch译码器及其译码方法、ecc系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101931415A (zh) * 2009-06-19 2010-12-29 成都市华为赛门铁克科技有限公司 编码装置及方法、译码装置及方法和纠错系统
CN105553485A (zh) * 2015-12-08 2016-05-04 西安电子科技大学 基于fpga的bch编解码装置及其编解码方法
CN205540680U (zh) * 2015-12-30 2016-08-31 西安奇维科技股份有限公司 一种具有纠错功能的大容量存储装置
CN106708654A (zh) * 2017-01-10 2017-05-24 电子科技大学 一种用于NANDflash的BCH纠错码的电路结构
CN207742939U (zh) * 2018-01-12 2018-08-17 成都信息工程大学 一种用于MLC NAND Flash存储器的嵌入ECC读取电路装置
CN108683425A (zh) * 2018-05-18 2018-10-19 中国科学院微电子研究所 一种bch译码器
CN111130568A (zh) * 2018-10-31 2020-05-08 中国科学院微电子研究所 一种bch译码器及其译码方法、ecc系统
CN110908827A (zh) * 2019-11-19 2020-03-24 天津津航计算技术研究所 用于NAND Flash闪存纠错的并行BCH解码方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116781214A (zh) * 2023-08-22 2023-09-19 珠海星云智联科技有限公司 一种解码模块生成方法、设备以及可读存储介质
CN116781214B (zh) * 2023-08-22 2023-12-08 珠海星云智联科技有限公司 一种解码模块生成方法、设备以及可读存储介质
CN117632577A (zh) * 2023-12-05 2024-03-01 浙江大学 一种基于bch编码的快速ecc纠错电路
CN117632577B (zh) * 2023-12-05 2024-07-26 浙江大学 一种基于bch编码的快速ecc纠错电路

Similar Documents

Publication Publication Date Title
JP5043562B2 (ja) エラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
US9673840B2 (en) Turbo product codes for NAND flash
JP2008165808A (ja) 誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
KR20160090054A (ko) 플래시 메모리 시스템 및 그의 동작 방법
US9054740B1 (en) Low density parity check decoding with early termination based on nonzero-circulant flags
Pontarelli et al. Low delay single symbol error correction codes based on reed solomon codes
US10574272B2 (en) Memory system
KR20170035795A (ko) 오류 정정 코드를 디코딩하기 위한 방법 및 이와 관련된 디코딩 회로
US10243588B2 (en) Error correction code (ECC) decoders sharing logic operations, memory controllers including the error correction code decoders, and methods of decoding error correction codes
CN112286716A (zh) 一种1024字节的存储系统差错控制模块
JPWO2007094055A1 (ja) 誤り検出訂正回路及び半導体メモリ
US8683304B2 (en) Error-correcting code and process for fast read-error correction
US9680509B2 (en) Errors and erasures decoding from multiple memory devices
CN110908827A (zh) 用于NAND Flash闪存纠错的并行BCH解码方法
US10133628B2 (en) Apparatuses and methods for encoding using error protection codes
CN107688506B (zh) 一种流水结构的bch译码系统
WO2009018184A1 (en) Syndrome-error mapping method for decoding linear and cyclic codes
KR20230132697A (ko) 일반 연결 코드 코드워드를 디코딩하는 장치, 저장 시스템 및 그 제어 방법
JP2023045450A (ja) シンドローム計算回路、誤り訂正回路およびメモリシステム
WO2017158430A1 (en) Coding technique
CN108170554B (zh) 一种nand的数据编码方法和装置
KR102226174B1 (ko) 반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템
US11861180B2 (en) Error correction in memory system
US10114569B2 (en) Computing system with shift expandable coding mechanism and method of operation thereof
Gherman et al. Sequential Decoders for Binary Linear Block ECCs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210129