CN112234058A - 一种集成栅保护结构的SiC MOSFET器件 - Google Patents
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Abstract
本发明涉及半导体技术领域，尤其是涉及一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；其特征在于，所述栅跑道和所述源跑道之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。本发明通过在芯片上集成栅保护器件，当器件的栅极电压超过最大允许电压时，栅保护器件发生击穿，使栅源电压钳位在最大允许的电压，保护了MOS栅介质避免承受高的电压。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种集成栅保护结构的SiC MOSFET器件。
背景技术
宽禁带半导体材料SiC相比于Si具有约3倍的禁带宽度、10倍的临界击穿电场强度、3倍的热导率。因此SiC器件相比与Si器件具有更高的耐压、更高的工作频率和更高的耐温等优势。理论和实践都已经证实了SiC MOSFET相比于Si基IGBT具有10以上的开关频率和更好的开关效率，因此SiC器件将会有非常大的应用领域和市场。
SiC材料中存在着Si、C两种原子，因此热氧化机制比Si材料要复杂的多，使得SiCMOS结构中SiC/SiO2的界面态密度比Si MOS高一个数量级以上。同时由于SiC与SiO2中导带的能带偏置比Si与SiO2更低，根据Fowler-Nordheim隧穿电流公式，隧穿电流会指数级升高，因此栅的寿命会急剧下降。为了获得非常高的器件使用寿命，必须在实际应用中对SiCMOSFET的栅源电压进行严格的限制，SiC MOSFET的栅源电压的使用范围比Si器件要小的多。这也是当前商业化的SiC MOSFET产品的普遍方法。但是，在实际的电路应用中，往往会存在一些电流、电压的扰动，如负载的突然开启关断、电路故障、外界电磁干扰等，这些都可能会在栅极引起电压的波动，如果栅电压波动范围超过了栅电压的允许范围，这会降低栅的寿命和可靠性，甚至直接使栅介质击穿失效。为了避免这种现象，对栅进行保护，在电路应用中往往会在驱动电路中设置栅保护电路，不仅增加了成本，同时也使驱动电路变得复杂和脆弱。
公开于该背景技术部分的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种集成栅保护结构的SiC MOSFET器件，通过在芯片上集成栅保护器件，当器件的栅极电压超过最大允许电压时，栅保护器件发生击穿，使栅源电压钳位在最大允许的电压，保护了MOS栅介质避免承受高的电压。
为了实现上述目的，本发明采用以下技术方案：
本发明提供一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；所述栅跑道和所述源跑道之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。
作为一种进一步的技术方案，所述栅保护结构从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、p+区、场氧层、多晶硅、层间介质、欧姆接触金属、源极跑道金属、栅极跑道金属以及钝化层。
作为一种进一步的技术方案，所述多晶硅包括不同掺杂的三部分，分别为第一高掺杂的n+型区、n/p+/n掺杂区以及第二高掺杂的n+型区，以形成np+与p+n反串联的两个pn二极管。
作为一种进一步的技术方案，多晶硅第一高掺杂的n+型区与所述第二高掺杂的n+型区分别与所述栅极跑道金属和所述源极跑道金属形成欧姆接触的低电阻连接，源极跑道金属同时也与所述p+主环上的欧姆接触金属连接。
作为一种进一步的技术方案，所述有源区从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、n型JFET区、p阱、p+区、n+区、栅介质、多晶硅栅、层间介质、源欧姆接触以及源极压块金属。
作为一种进一步的技术方案，所述源跑道的电极与所述有源区的源极电联通，所述栅跑道的电极与有源区的栅极电联通。
作为一种进一步的技术方案，所述栅跑道和所述源跑道间通过钝化层隔离。
一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；所述p+主环和所述栅跑道同时也存在于SiC MOSFET器件的中间区域，栅跑道与源压块金属之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。
采用上述技术方案，本发明具有如下有益效果：
本发明通过在芯片上集成栅保护器件，当器件的栅极电压超过最大允许电压时，栅保护器件发生击穿，使栅源电压钳位在最大允许的电压，保护了MOS栅介质避免承受高的电压。同时由于pn结耐雪崩的鲁棒性，栅保护器件在击穿后并不损坏，可持续工作。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的集成栅保护结构的SiC MOSFET器件的电路结构示意图；
图2为SiC与Si材料中的本征载流子浓度(纵坐标)与温度(横坐标)的关系曲线图；
图3为本发明实施例一提供的集成栅保护结构的SiC MOSFET器件的正面结构示意图；
图4为本发明实施例二提供的集成栅保护结构的SiC MOSFET器件的正面结构示意图；
图5为图3或图4中A-A’向截面结构示意图；
图标：01-终端区和划片槽区，02-p+主环，03-栅跑道，04-源跑道，05-原胞结构，06-源压块金属，07-栅压块金属，1-漏极，2-n+衬底，3-n+型缓冲层，4-n型漂移区，5-p+区，6-场氧层，7-多晶硅，8-层间介质，9-欧姆接触金属，10-源极跑道金属，11-栅极跑道金属，12-钝化层，701-第一高掺杂的n+型区701，702-n/p+/n掺杂区，703-第二高掺杂的n+型区，21-n型JFET区，22-p阱，23-p+区，24-n+区，25-栅介质，26-多晶硅栅，27-层间介质，28-源欧姆接触，29-源极压块金属。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
本发明中的栅保护结构可以应用于多种SiC晶体管芯片上，如平面型MOSFET、沟槽型MOSFET、集成肖特基二极管的MOSFET、集成电流传感器的MOSFET、SiC IGBT、SiC JFET等，原理和方法是一致的。本发明的方法同时也可以用于其他宽禁带材料的晶体管器件，如GaN、Ga2O3等各种半导体材料器件。
实施例一
结合图1、图3和图5所示，本实施例提供一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区01、p+主环02、在所述p+主环02上的栅跑道03和源跑道04、由多个原胞结构05并联组成的有源区以及所述有源区上的源压块金属06和栅压块金属07；所述栅跑道03和所述源跑道04之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。
栅源之间并联了一对反向串联的多晶硅pn二极管D1与D2，D1与D2的击穿电压根据以下设计，当栅正向压降大于允许的最大正向压降时，D1击穿，实现了对栅介质的保护。当栅反向压降大于允许的最大反向压降时，D2击穿，实现了对栅介质的保护。由于pn二极管非常好的耐雪崩击穿能力，当pn二极管击穿时，随着电流的增加电压基本维持不变，因此产生了电压的钳位效应。
优选地，集成的多晶硅pn二极管D1和D2都可以是多个二极管组成，以达到设计的正向和反向击穿电压。
同样，集成的多晶硅pn二极管，也具有结温保护的作用。当SiC MOSFET器件由于短路等异常原因，使得通过非常大的电压降和饱和电流，功耗非常大，结温迅速上升。随着结温的上升，半导体材料的本征载流子浓度呈指数规律急剧上升，见公式：
其中EG为半导体材料的禁带宽度，T为结温。当本征载流子浓度接近器件掺杂浓度时，器件失效。禁带宽度越高本征载流子浓度越低，因此耐高温的性能越好，所允许的结温越高。图2为SiC和Si材料中本征载流子浓度与结温的关系。常温下SiC的本征载流子浓度比Si低9个数量级左右。SiC的载流子浓度远低于Si材料，因此SiC器件可以承受的结温远高于Si器件。因此，当结温升高到一定温度时，集成的多晶硅二极管内本征载流子浓度急剧上升从而首先成为导体，栅源之间短路，栅压降接近零伏，器件关断，从而实现对器件的保护。
在该实施例中，作为一种进一步的技术方案，所述栅保护结构从下至上依次包括漏极1、n+衬底2、n+型缓冲层3、n型漂移区4、p+区5、场氧层6、多晶硅7、层间介质8、欧姆接触金属9、源极跑道金属10、栅极跑道金属11以及钝化层12。
在该实施例中，作为一种进一步的技术方案，所述多晶硅7包括不同掺杂的三部分，分别为第一高掺杂的n+型区701、n/p+/n掺杂区702以及第二高掺杂的n+型区703，以形成np+与p+n反串联的两个pn二极管。所述第一高掺杂的n+型区701与所述第二高掺杂的n+型区703分别与所述栅极跑道金属11和所述源极跑道金属10形成欧姆接触的低电阻连接，源极跑道金属10同时也与所述欧姆接触金属9连接。因此，最终源极也与p+主环02形成了电连接。栅极跑道金属11与源极跑道金属10也是集成的栅保护结构的两个电极。n/p+/n掺杂区702是多区不同掺杂的多晶硅，如为n/p+/n掺杂结构，与两端的n+掺杂一起形成n+/n/p+/n/n+器件结构。即为n+/n/p+与p+/n/n+两个二极管的串联。
在该实施例中，作为一种进一步的技术方案，所述有源区从下至上依次包括漏极1、n+衬底2、n+型缓冲层3、n型漂移区4、n型JFET区21、p阱22、p+区23、n+区24、栅介质25、多晶硅栅26、层间介质27、源欧姆接触28以及源极压块金属29。
在该实施例中，作为一种进一步的技术方案，所述源跑道04的电极与所述有源区的源极电联通，所述栅跑道03的电极与有源区的栅极电联通。
在该实施例中，作为一种进一步的技术方案，所述栅跑道03和所述源跑道04间通过钝化层隔离。
实施例二
结合图1、图4和图5所示，本实施例提供一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区01、p+主环02、在所述p+主环02上的栅跑道03和源跑道04、由多个原胞结构05并联组成的有源区以及所述有源区上的源压块金属06和栅压块金属07；所述p+主环02和所述栅跑道03同时也存在于SiC MOSFET器件的中间区域，以进一步减轻内部各原胞间的栅压的不均匀性；栅跑道03与源压块金属06之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。此时，栅跑道03和源压块金属06间集成栅保护结构，结构与实施例一中的栅保护结构一致。
漏极1由漏极欧姆接触和漏极压块金属组成，压块金属为TiNiAg等，厚度大于1微米。n+型缓冲层3的掺杂浓度小于n+衬底，一般为1E18cm-3，厚度为0.5-5微米之间。n型漂移区4的掺杂浓度、厚度根据器件的设计击穿电压而定，如对于1200V规格的器件，浓度可以在5E15-2E16cm-3之间，厚度在7-15微米之间。n型JFET区21的宽度根据器件击穿电压、关断下栅介质最大电场和导通电阻而定。掺杂浓度大于n型漂移区4，以利于降低导通电阻。p阱22体掺杂浓度大于1E18cm-3，表面沟道区为1E15-2E17cm-3之间，根据阈值电压而定。p+区23的体掺杂大于1E18cm-3，表面浓度大于1E19cm-3，利于形成低电阻欧姆接触。n+区24的掺杂大于1E19cm-3。栅介质25一般情况下为热氧化生长的SiO2，厚度在20nm-100nm之间，根据阈值电压设计而定。多晶硅栅26为重掺杂低电阻率的多晶硅，层间介质27(ILD)为SiO2或者SiN，厚度一般大于0.5微米。源欧姆接触28用淀积Ni后RTA快速退火形成，源极压块金属29可以是TiAl，或者TiNiAg，或者TiAu等，厚度大于1微米。
集成的栅保护结构中的欧姆接触与有源区中欧姆接触一起完成。p+区5与有源区的p+区23是一致的，同时完成，层间介质8与层间介质27也是一致的，同时完成。栅跑道金属与源跑道金属、源极金属压块是一致的，同时完成。多晶硅7与多晶硅栅26是同时淀积的，淀积后分别进行了不同区域的不同掺杂。其中多晶硅栅26是重掺杂的低阻多晶硅。多晶硅7的掺杂分为几个区域，形成D1与D2两个反串联的pn二极管，其中两个多晶硅二极管的反向击穿电压设计为MOSFET栅最大允许电压。多晶硅7中的第一高掺杂的n+型区701与第二高掺杂的n+型区703都是n+型重掺杂，并且分别与栅跑道金属和源跑道金属形成欧姆接触的低电阻连接。栅跑道金属与源跑道金属也是集成的栅保护结构的两个电极。n/p+/n掺杂区702是多区不同掺杂的多晶硅，如为n/p+/n掺杂结构，与两端的n+掺杂一起形成n+/n/p+/n/n+器件结构。即为n+/n/p+与p+/n/n+两个二极管的串联。其中n区多晶硅的掺杂浓度与宽度根据设计的击穿电压而定。
本发明实施例中提到的n型掺杂与p型掺杂是相对而言的，也可称为第一掺杂与第二掺杂，亦即n型与p型互换对器件同样适用。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；其特征在于，所述栅跑道和所述源跑道之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。
2.根据权利要求1所述的集成栅保护结构的SiC MOSFET器件，其特征在于，所述栅保护结构从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、p+区、场氧层、多晶硅、层间介质、欧姆接触金属、源极跑道金属、栅极跑道金属以及钝化层。
3.根据权利要求2所述的集成栅保护结构的SiC MOSFET器件，其特征在于，所述多晶硅包括不同掺杂的三部分，分别为第一高掺杂的n+型区、n/p+/n掺杂区以及第二高掺杂的n+型区，以形成np+与p+n反串联的两个pn二极管。
4.根据权利要求3所述的集成栅保护结构的SiC MOSFET器件，其特征在于，多晶硅的所述第一高掺杂的n+型区与所述第二高掺杂的n+型区分别与所述栅极跑道金属和所述源极跑道金属形成欧姆接触的低电阻连接，源极跑道金属同时也与所述p+主环上的欧姆接触金属连接。
5.根据权利要求1所述的集成栅保护结构的SiC MOSFET器件，其特征在于，所述有源区从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、n型JFET区、p阱、p+区、n+区、栅介质、多晶硅栅、层间介质、源欧姆接触以及源极压块金属。
6.根据权利要求1所述的集成栅保护结构的SiC MOSFET器件，其特征在于，所述源跑道的电极与所述有源区的源极电联通，所述栅跑道的电极与有源区的栅极电联通。
7.根据权利要求1所述的集成栅保护结构的SiC MOSFET器件，其特征在于，所述栅跑道和所述源跑道间通过钝化层隔离。
8.一种集成栅保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括划片槽区和终端区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；其特征在于，所述p+主环和所述栅跑道同时也存在于SiC MOSFET器件的中间区域，栅跑道与源压块金属之间集成了两个或多个反向串联的多晶硅pn二极管结构，作为器件的栅保护结构。
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