CN112151403A - 基于无结型晶体管的表征方法 - Google Patents

Abstract

本发明提供一种基于无结型晶体管的表征方法，包括：提供待测绝缘体上硅；将第一探针和第二探针置于顶层硅上；调整施加到衬底的偏置电压，以使待测绝缘体上硅工作在积累区，并获取积累区漏极电流；施加到衬底的偏置电压，以使待测绝缘体上硅工作在部分耗尽区，并获取部分耗尽区漏极电流；基于积累区漏极电流及部分耗尽区漏极电流以及施加到第一端口、第二端口以及第三端口的电压表征待测绝缘体上硅的参数。本发明的基于伪MOS晶体管实现无结型晶体管；基于无结型晶体管，可实现对超薄重掺杂SOI材料的表征；无结型晶体管可同时实现对p型和n型掺杂SOI的激活杂质浓度、体迁移率和界面迁移率的表征。

Description

基于无结型晶体管的表征方法

技术领域

本发明属于集成电路电学表征领域，特别是涉及一种基于无结型晶体管的表征方法。

背景技术

对于SOI材料，有两种不同的物质（硅和绝缘层）构成，并且存在两个硅/氧化硅界面，属于多层异质结构。因此，对SOI性能，尤其是电学信息的表征，显得尤为重要。此外，随着集成电路的发展，对于薄型和超薄型顶层硅SOI材料的需求越来越广泛，但是，现有的大多表征方法主要适用于较厚（>1μm）的顶层硅的表征工作，并不能完全适用薄型及超薄型顶层硅中。由于能简单快速的提取绝缘层上硅（Silicon-on-Insulator，SOI）晶圆的电学参数，如迁移率、平带电压等，伪金属氧化物场效应晶体管（Metal-Oxide-SemiconductorField Effect Transistor，MOSFET）可以被广泛应用于SOI晶圆的表征中。

因此，如何提供一种新型的表征方法特别是以适应薄型及超薄型顶层硅的SOI实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于无结型晶体管的表征方法，用于解决现有技术中绝缘体上硅的参数表征的问题。

为实现上述目的及其他相关目的，本发明提供一种基于无结型晶体管的表征方法，所述表征方法包括步骤：

一种基于无结型晶体管的表征方法，其特征在于，所述表征方法包括步骤：

提供待测绝缘体上硅，所述待测绝缘体上硅依次包括衬底、中间埋氧层及顶层硅；

将第一探针和第二探针置于所述顶层硅上，所述第一探针与所述第二探针之间具有间距，所述第一探针构成第一端口，所述第二探针构成第二端口，所述衬底构成第三端口；

基于所述第三端口调整施加到所述衬底的偏置电压，以使所述待测绝缘体上硅工作在积累区，并获取积累区漏极电流，其中，获取所述积累区漏极电流的方式包括：I_D积累= I_vol积累+ I_acc，I_vol积累为体区电流，I_acc为积累层电流；

基于所述第三端口调整施加到所述衬底的偏置电压，以使所述待测绝缘体上硅工作在部分耗尽区，并获取部分耗尽区漏极电流，其中，获取所述部分耗尽区漏极电流的方式包括：I_{D部分耗尽}= I_{vol部分耗尽}，I_{vol部分耗尽}为体区电流，其中，在所述部分耗尽区工作时，设定体区迁移率为常数，所述体区电流I_{vol部分耗尽}为：I_{vol部分耗尽}=qf_Gμ_P,volN_A,D(T_si-W_D)V_D，其中，q为电子电荷，f_G为几何因子，μ_P,vol为体区载流子迁移率，N_A,D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，T_si为顶层硅厚度，V_D为漏极电压，W_D为耗尽层宽度；以及

基于所述积累区漏极电流及所述部分耗尽区漏极电流以及施加到所述第一端口、所述第二端口以及所述第三端口的电压表征所述待测绝缘体上硅的参数。

可选地，所述耗尽层宽度W_D为：W_D =（C_OX/（qN_A,D））（V_G-V_FB），其中，C_OX为氧化硅单位面积电容，q为电子电荷，N_A,D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，V_G为栅极电压，V_FB为平带电压。

可选地，基于所述耗尽层宽度W_D和所述体区电流I_{vol部分耗尽}可得：I_{vol部分耗尽}= I_{vol部分耗尽}=-f_Gμ_P,volC_OX (V_G-V₀)V_D（a），其中，V₀=V_FB+（qN_A,D/ C_OX）T_si （b），V₀为伪MOS管体区刚刚全部耗尽的电压，基于公式（a）的斜率获得所述待测绝缘体上硅体区迁移率，基于公式（b）计算所述激活杂质浓度。

可选地，在积累区工作时，所述体区电流I_vol积累为：I_vol积累=qf_Gμ_volN_A,DT_siV_D（c），其中，q为电子电荷，f_G为几何因子，μ_vol为体区载流子迁移率，N_A，D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，T_si为顶层硅厚度，V_D为漏极电压。

可选地，在积累区工作时，所述积累层电流I_acc为：I_acc=-f_Gμ_P,SC_OX（（V_G-V_FB）V_D/（1+θ_acc（V_G-V_FB）））（d），μ_P,s为载流子界面迁移率，C_OX为氧化硅单位面积电容，θ_acc为退化因子，V_G为栅极电压，V_FB为平带电压，基于公式（c）和公式（d）获得所述待测绝缘体上硅的界面迁移率。

可选地，所述第一探针与所述顶层硅接触处的第一压力介于25g-35g之间；所述第二探针与所述顶层硅接触处的第二压力介于25g-35g之间；所述第一压力与所述第二压力相同。

可选地，所述顶层硅包括若干个测试硅单元，相邻所述测试硅单元之间具有间距介于100nm-1微米之间。

可选地，所述第一探针的材料包括碳化钨，所述第二探针的材料包括碳化钨。

可选地，将所述待测绝缘体上硅设置在导电支撑台上进行测试，基于所述导电支撑台及所述第三端口调整施加在所述衬底上的电压。

可选地，所述导电支撑台中还设置有气孔及与所述气孔相连通的空气泵，所述待测绝缘体上硅设置在所述气孔上。

可选地，所述待测绝缘体的所述顶层硅的激活杂质浓度介于10¹⁸ cm^-3-10¹⁹ cm^-3之间。

如上所述，本发明的基于无结型晶体管的表征方法，基于伪MOS晶体管实现无结型晶体管；基于无结型晶体管，可实现对超薄重掺杂SOI材料的表征；无结型晶体管可同时实现对p型和n型掺杂SOI的激活杂质浓度、体迁移率和界面迁移率的表征；对于5nm以下顶硅表征有良好的效果，适用于纳米硅的表征。

附图说明

图1显示为本发明伪MOS管示意图。

图2显示为本发明伪MOS结构中的金属平台的气孔与空气泵相连示意图。

图3显示为本发明伪MOS构建的无结型晶体管对重掺杂SOI的表征装置示意图。

图4显示为本发明无结型晶体管的工作原理。

图5显示为本发明伪MOS构建的无结型晶体管的三种工作状态的剖面图。

图6显示为本发明SOI晶圆制程硅岛示意图。

图7显示为本发明基于无结型晶体管表征方法流程图。

元件标号说明

100-待测绝缘体上硅;101-顶层硅;102-中间埋氧层;103-衬底;104-第一探针;105-第二探针;106-第一端口;107-第二端口;108-第三端口;109-导电支撑台;110-气孔;111-空气泵;112-半导体参数分析仪;201-源极;202-漏极;203-栅极;204-栅氧化层;205-沟道;301-积累区体区;302-多子积累区;401-部分耗尽区体区;402-耗尽区;501-全耗尽区;S1~S5-步骤。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。

在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种基于无结型晶体管的表征方法，提出了一种基于伪MOS晶体管实现的无结型晶体管表征技术，包括：基于伪MOS晶体管实现无结型晶体管；基于无结型晶体管，可实现对超薄重掺杂SOI材料的表征；无结型晶体管可同时实现对p型和n型掺杂SOI的激活杂质浓度、体迁移率和界面迁移率的表征。其中，各步骤并不严格代表本发明的表征方法的步骤顺序，本领域技术人员可以依据实际调换，图1仅是一种示例。

本发明的基于无结型晶体管的表征方法包括如下步骤：

步骤S1，提供待测绝缘体上硅100，所述待测绝缘体上硅100依次包括衬底103、中间埋氧层102及顶层硅101。

由于SOI晶圆存在埋氧层（中间埋氧层102），将结构倒置过来，就好比一个传统的MOSFET，如图1所示。其中，衬底103作为栅极，两个压力探针和作为漏极和源极，埋氧层作为传统栅氧化层，硅膜（顶层硅101）作为有源区。

作为示例，测试过程中，将所述待测绝缘体上硅100设置在导电支撑台109上进行测试，所述导电支撑台109可以是金属台，作为支撑平台。同时，基于所述导电支撑台可以调整施加在所述衬底103上的电压。

作为示例，如图2-3所示，所述导电支撑台109中还设置有气孔110及与所述气孔110相连通的空气泵111，所述待测绝缘体上硅100设置在所述气孔110上。

步骤S2，如图1和3所示，将第一探针104和第二探针105置于所述顶层硅101上，所述第一探针104与所述第二探针105之间具有间距，所述第一探针104构成第一端口106，所述第二探针105构成第二端口107，所述衬底103构成第三端口108。

这里所谓的构成第一端口106、构成第二端口107以及构成第三端口108，可以是将第一探针104通过导线引出作为电性连接的第一端口106，将第二探针105通过导线引出作为电性连接的第二端口107，将衬底103通过金属台及导线引出作为第三端口108。在一示例中，将所述第一端口106、所述第二端口107以及所述第三端口108连接到半导体参数分析仪112上。在一示例中，所述第一探针104与所述第二探针105分别代表源极和漏极。

需要说明的是，随着MOS晶体管的特征尺寸缩小到20 nm以下，无结型晶体管可以用来克服恶化的短沟道效应。无结型晶体管依赖于重掺杂的超薄型SOI，如图4所示。201、202和203分别为无结型晶体管的源极、漏极和栅极，204为栅氧化层，205为沟道。

与传统的表面反型MOSFET不同，无结型晶体管为体区导通（N型为电子导通，P型为空穴导通）。由于沟道205重掺杂，因此能产生导通电流。通过栅极电压控制沟道区的耗尽层宽度，从而调制电流大小。当整个耗尽层全部耗尽时，晶体管关闭。因此，沟道205要足够薄才能确保在足够低的栅极电压下，晶体管不导通。

另外，如图5所示，无结型晶体管的工作状态有：积累区（开态）、部分耗尽（开关区）和全耗尽区（关态）。为了保证无结型晶体管能够正常工作，必须在制造前对超薄重掺杂SOI晶圆进行表征，包括迁移率、激活的杂质浓度。通过调整衬底偏置电压，可以使伪MOS管构造的无结型晶体管工作在积累区、体导通区和全耗尽区。其中，当无结型晶体管处于积累区时，在积累区体区301和埋氧102界面处形成了多子积累区302，因此漏极电流包括体区电流和积累区电流；当无结型晶体管处于体区导通时，在部分耗尽区体区401和埋氧102界面处形成了耗尽区402，因此漏极电流仅包括部分导通的体区电流；当无结型晶体管处于全耗尽时，在全耗尽区501覆盖了整个体区，因此漏极电流为0（由于有些其他漏电，实际很小）。因此，无结型晶体管的表征方法，可以用于伪MOS管。由于伪MOS管技术对晶圆无损伤，且能同时表征两种载流子，因此，本发明提出利用伪MOS晶体管构造无结型晶体管，用以表征超薄重掺杂SOI晶圆。

步骤S3，基于所述第三端口108调整施加到所述衬底103的偏置电压，以使所述待测绝缘体上硅100工作在积累区，并获取积累区漏极电流，其中，获取所述积累区漏极电流的方式包括：I_D积累= I_vol积累+ I_acc，I_vol积累为体区电流，I_acc为积累层电流；以及

步骤S4，基于所述第三端口108调整施加到所述衬底103的偏置电压，以使所述待测绝缘体上硅100工作在部分耗尽区，并获取部分耗尽区漏极电流，其中，获取所述部分耗尽区漏极电流的方式包括：I_{D部分耗尽}= I_{vol部分耗尽}，I_{vol部分耗尽}为体区电流。

步骤S5，基于所述积累区漏极电流及所述部分耗尽区漏极电流以及施加到所述第一端口、所述第二端口以及所述第三端口的电压表征所述待测绝缘体上硅的参数。可以是基于所述积累区漏极电流及所述部分耗尽区漏极电流与所述偏置电压的变化关系获得所述待测绝缘体上硅的体迁移率、界面迁移率和激活杂质浓度。

具体的，在部分耗尽区，只有部分体区导通。假定体区迁移率为常数，则漏极电流可以表示为：I_{D部分耗尽}=I_{vol部分耗尽}，其中，I_{vol部分耗尽}=qf_Gμ_P,volN_A,D (T_si-W_D)V_D（1），q为电子电荷，f_G为几何因子，μ_P,vol为体区载流子迁移率，N_A,D为顶层硅的受主（p型掺杂）或施主（n型掺杂）掺杂浓度，T_si为顶层硅厚度，V_D为漏极电压，W_D为耗尽层宽度。V_D为漏极电压是指其中一个探针的电压，另一个探针的电压为源端电压，选择为接地。

该公式中，q为电子电荷，f_G为几何因子，T_si为顶层硅厚度，均为依据待测绝缘体上硅的常数，V_D为漏极电压，即为施加在测试探针上的电压。

进一步，对于重掺杂的SOI圆片（10¹⁸ cm^-3~10¹⁹ cm^-3），耗尽层宽度W_D近似为：W_D =（C_OX/（qN_A,D））（V_G-V_FB）（2），其中，C_OX为氧化硅单位面积电容，q为电子电荷，N_A,D为顶层硅受主（p型掺杂）或施主（n型掺杂）掺杂浓度，V_G为栅极电压，即为施加到所述衬底103上的电压，V_FB为平带电压，可以基于现有表征方法获得，如利用一般的晶体管表征方法（如Y-function）则可以表征V_FB。在一示例中，在I_D-V_G曲线上读出平带电压。

将上述公式（2）带入公式（1）中，则方程（1）重写为：

I_{vol部分耗尽}=-f_Gμ_P,volC_OX (V_G-（V_FB+（qN_A,D/ C_OX）T_si）)V_D，即，I_{vol部分耗尽}=-f_Gμ_P,volC_OX (V_G-V₀)V_D（a）；得到部分耗尽区漏极电流与栅极电压的关系式，其中，V₀=V_FB+（qN_A,D/ C_OX）T_si （b），V₀为伪MOS管体区刚刚全部耗尽的电压。基于公式（a）的斜率

获得体区迁移率，基于公式（b）计算所述激活杂质浓度。当栅极电压等于V0，硅膜全部耗尽，因此伪MOS处于关闭状态。

另外，在积累区工作时，漏极电流为体区电流和积累层电流之和，获取所述积累区漏极电流的方式包括：I_D积累= I_vol积累+ I_acc，I_vol积累为体区电流，I_acc为积累层电流。利用薄层电阻近似，所述体区电流为：I_vol积累=qf_Gμ_volN_A,DT_siV_D（c），q为电子电荷，f_G为几何因子，μ_vol为体区载流子迁移率（可以基于工作在部分耗尽区时基于公式（a）获得），N_A，D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度（同工作在部分耗尽区的N_A,D相等），T_si为SOI硅膜厚度，V_D为漏极电压。V_D为漏极电压是指其中一个探针的电压，另一个探针的电压为源端电压，选择为接地。

进一步，在积累区工作时，对于工作在欧姆区的MOSFET，所述积累层电流可近似为：I_acc=-f_Gμ_P,SC_OX（（V_G-V_FB）V_D/（1+θ_acc（V_G-V_FB））），μ_acc为载流子界面迁移率，θ_acc为退化因子，C_OX为氧化硅单位面积电容，V_G为栅极电压，V_FB为平带电压。基于上述描述，基于此时的漏极电流与施加的栅极电压，可以由此表征载流子界面迁移率μ_acc。

作为示例，所述第一探针与所述顶层硅接触处的第一压力介于25g-35g之间；所述第二探针与所述顶层硅接触处的第二压力介于25g-35g之间；所述第一压力与所述第二压力相同，例如，可以选择为30g。

作为示例，所述第一探针的材料包括碳化钨，所述第二探针的材料包括碳化钨；所述第一探针与所述第二探针之间具有间距。

作为示例，如图7所示，所述顶层硅包括若干个测试硅单元，相邻所述测试硅单元之间具有间距介于100nm-1微米之间。

作为示例，所述待测绝缘体的激活杂质浓度介于10¹⁸ cm^-3~10¹⁹ cm^-3之间，例如，可以是2*10¹⁸ cm^-3、3*10¹⁸ cm^-3、4*10¹⁸ cm^-3、5*10¹⁸ cm^-3。

具体实施例：根据前面的分析，伪MOS管可以在超薄重掺杂SOI构建无结型晶体管。基于此，本发明提出利用伪MOS管对超薄重掺杂SOI进行表征的方法，具体实施方式为：

1）为了防止SOI的边缘漏电，将SOI晶圆制成正方形硅岛（边长>5cm）；

2）将SOI硅岛放置在金属平台上，为了使金属与衬底接触良好，金属平台中间有一个气孔，真空泵与气孔连接，将SOI硅岛固定在金属平台；

3）两个压力探针垂直放在SOI硅岛中央，给予以适当压力；为了避免短沟道效应和硅岛面积影响，两金属探针间距为1mm，当然，也可以依据硅岛尺寸设置为大于1.5mm的其他值；

4）将金属平台和连探针连接到半导体参数测试仪；为了让伪MOS工作在欧姆区，源端接地，漏端接低电压（0.1V ~ 0.2V），金属平台提供栅极电压进行扫描；

5）为了避免历史效应，栅极电压扫描时从0开始向正向或者负向扫描，且建立时间应大于5秒，延迟时间为20毫秒；

6）重复1）-5），获取多次结果，以确认获得的无结型晶体管的电流-电压传输特性曲线，从而基于得到的电流-电压传输特性曲线以及上述关系式获得待测绝缘体上硅的参数。

综上所述，本发明的基于无结型晶体管的表征方法，基于伪MOS晶体管实现无结型晶体管；基于无结型晶体管，可实现对超薄重掺杂SOI材料的表征；无结型晶体管可同时实现对p型和n型掺杂SOI的激活杂质浓度、体迁移率和界面迁移率的表征。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于无结型晶体管的表征方法，其特征在于，所述表征方法包括步骤：

提供待测绝缘体上硅，所述待测绝缘体上硅依次包括衬底、中间埋氧层及顶层硅；

将第一探针和第二探针置于所述顶层硅上，所述第一探针与所述第二探针之间具有间距，所述第一探针构成第一端口，所述第二探针构成第二端口，所述衬底构成第三端口；

基于所述第三端口调整施加到所述衬底的偏置电压，以使所述待测绝缘体上硅工作在积累区，并获取积累区漏极电流，其中，获取所述积累区漏极电流的方式包括：I_D积累= I_vol积累+ I_acc，I_vol积累为体区电流，I_acc为积累层电流；

基于所述第三端口调整施加到所述衬底的偏置电压，以使所述待测绝缘体上硅工作在部分耗尽区，并获取部分耗尽区漏极电流，其中，获取所述部分耗尽区漏极电流的方式包括：I_{D部分耗尽}= I_{vol部分耗尽}，I_{vol部分耗尽}为体区电流，其中，在所述部分耗尽区工作时，设定体区迁移率为常数，所述体区电流I_{vol部分耗尽}为：I_{vol部分耗尽}=qf_Gμ_P,volN_A,D(T_si-W_D)V_D，其中，q为电子电荷，f_G为几何因子，μ_P,vol为体区载流子迁移率，N_A,D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，T_si为顶层硅厚度，V_D为漏极电压，W_D为耗尽层宽度；以及

基于所述积累区漏极电流、所述部分耗尽区漏极电流以及施加到所述第一端口、所述第二端口及所述第三端口的电压表征所述待测绝缘体上硅的参数。

2. 根据权利要求1所述的基于无结型晶体管的表征方法，其特征在于，所述耗尽层宽度W_D为：W_D =（C_OX/（qN_A,D））（V_G-V_FB），其中，C_OX为氧化硅单位面积电容，q为电子电荷，N_A,D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，V_G为栅极电压，V_FB为平带电压。

3. 根据权利要求2所述的基于无结型晶体管的表征方法，其特征在于，基于所述耗尽层宽度W_D和所述体区电流I_{vol部分耗尽}可得：I_{vol部分耗尽}=-f_Gμ_P,volC_OX (V_G-V₀)V_D（a），其中，V₀=V_FB+（qN_A,D/ C_OX）T_si（b），V₀为伪MOS管体区刚刚全部耗尽的电压，基于公式（a）的斜率获得所述待测绝缘体上硅体区迁移率，基于公式（b）计算激活杂质浓度。

4.根据权利要求1所述的基于无结型晶体管的表征方法，其特征在于，在所述积累区工作时，所述体区电流I_vol积累为：I_vol积累=qf_Gμ_volN_A,DT_siV_D（c），其中，q为电子电荷，f_G为几何因子，μ_vol为体区载流子迁移率，N_A，D为受主（p型掺杂）或施主（n型掺杂）掺杂浓度，T_si为顶层硅厚度，V_D为漏极电压。

5.根据权利要求4所述的基于无结型晶体管的表征方法，其特征在于，在所述积累区工作时，所述积累层电流I_acc为：I_acc=-f_Gμ_P,SC_OX（（V_G-V_FB）V_D/（1+θ_acc（V_G-V_FB）））（d），μ_P,s为载流子界面迁移率，C_OX为氧化硅单位面积电容，θ_acc为退化因子，V_G为栅极电压，V_FB为平带电压，基于公式（c）和公式（d）获得所述待测绝缘体上硅的界面迁移率μ_P,S。

6.根据权利要求1所述的基于无结型晶体管的表征方法，其特征在于，所述第一探针与所述顶层硅接触处的第一压力介于25g-35g之间；所述第二探针与所述顶层硅接触处的第二压力介于25g-35g之间；所述第一压力与所述第二压力相同。

7.根据权利要求1所述的基于无结型晶体管的表征方法，其特征在于，所述顶层硅包括若干个测试硅单元，相邻所述测试硅单元之间具有间距介于100nm-1微米之间；所述第一探针的材料包括碳化钨，所述第二探针的材料包括碳化钨。

8.根据权利要求1所述的基于无结型晶体管的表征方法，其特征在于，将所述待测绝缘体上硅设置在导电支撑台上进行测试，基于所述导电支撑台及所述第三端口调整施加在所述衬底上的电压。

9.根据权利要求8所述的基于无结型晶体管的表征方法，其特征在于，所述导电支撑台中还设置有气孔及与所述气孔相连通的空气泵，所述待测绝缘体上硅设置在所述气孔上。

10. 根据权利要求1-9中任意一项所述的基于无结型晶体管的表征方法，其特征在于，所述待测绝缘体的所述顶层硅的激活杂质浓度介于10¹⁸ cm^-3-10¹⁹ cm^-3之间。

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