CN111668168B - 封装结构及其成型方法 - Google Patents
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Abstract
本发明揭示了一种封装结构及其成型方法，封装结构包括至少一芯片、重布线堆叠层、金属柱及外部引脚，芯片具有若干电极；重布线堆叠层连接芯片，重布线堆叠层包括至少一绝缘层及至少一重布线层，重布线层连通若干电极；金属柱连通重布线层；外部引脚通过金属柱连通重布线层。本发明的封装结构的重布线层及外部引脚之间通过金属柱实现连接，一方面，可提高信号传输的可靠性及线路的延展性，进而大大提高封装结构的电学性能、可靠性及散热性能，另一方面，金属柱可用于确定外部引脚的设置位置，便于外部引脚的成型，可简化工艺，再一方面，金属柱外观特征明显，可在后续的分析检测阶段供识别参考。
Description
技术领域
本发明涉及半导体封装领域，尤其涉及一种封装结构及其成型方法。
背景技术
随着电子产品多功能化和小型化的潮流，高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展，尤其是智能手机、掌上电脑、超级本等产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。
扇出型晶圆级芯片封装技术(Fan-out Wafer Level Chip Scale Packaging，FOWLCSP)的出现，满足了芯片产品尺寸更薄、节省材料等特点，但是如何提高扇出型圆片级封装产品的可靠性和电学性能成为需要研究的方向。
发明内容
本发明的目的在于提供一种可以提高封装结构可靠性和电学性能的封装结构及其成型方法。
为实现上述发明目的之一，本发明一实施方式提供一种封装结构，包括：
至少一芯片，所述芯片具有若干电极；
连接所述芯片的重布线堆叠层，所述重布线堆叠层包括至少一绝缘层及至少一重布线层，所述重布线层连通若干电极；
金属柱，所述金属柱连通所述重布线层；
外部引脚，所述外部引脚通过所述金属柱连通所述重布线层。
作为本发明一实施方式的进一步改进，所述重布线层为铜层，所述金属柱为铜柱，所述外部引脚为植球。
作为本发明一实施方式的进一步改进，所述封装结构还包括塑封层，所述塑封层包覆所述芯片、所述重布线堆叠层及所述金属柱，所述外部引脚至少部分凸伸出所述塑封层。
作为本发明一实施方式的进一步改进，所述绝缘层与所述塑封层具有不同的参数，所述参数包括热膨胀系数、延伸率、透明度、厚度的至少其中之一。
作为本发明一实施方式的进一步改进，所述绝缘层的厚度范围为5～20um，所述绝缘层的热膨胀系数范围为30～70ppm/K，所述塑封层的厚度范围为15～100um，所述塑封层的热膨胀系数范围为7～20ppm/K，所述绝缘层的延伸率高于所述塑封层的延伸率，且所述绝缘层的透明度高于所述塑封层的透明度。
作为本发明一实施方式的进一步改进，所述塑封层包括相连的第一塑封层及第二塑封层，所述第一塑封层至少包覆所述芯片，所述第二塑封层至少包覆所述金属柱，于第一方向上，所述绝缘层与所述第一塑封层之间具有相连的重叠区域和/或所述第一塑封层与所述第二塑封层之间具有相连的重叠区域，所述第一方向为重布线层的延展方向。
作为本发明一实施方式的进一步改进，所述重布线堆叠层包括依次叠置于所述芯片上的第一绝缘层、贯穿所述第一绝缘层以连通若干电极的第一重布线层及第二绝缘层，于第一方向上，至少部分第二绝缘层与所述第一塑封层之间具有相连的重叠区域。
作为本发明一实施方式的进一步改进，所述重布线堆叠层还包括贯穿所述第二绝缘层以连通所述第一重布线层的第二重布线层，所述第二塑封层包覆所述第二重布线层及部分第二绝缘层，且于第一方向上，部分第二绝缘层于第一塑封层的表面延伸。
作为本发明一实施方式的进一步改进，所述第一塑封层沿第二方向凸伸出所述重布线堆叠层，且于第一方向及第二方向上，所述第二塑封层与所述第一塑封层之间均具有相连的重叠区域，所述第二方向为所述芯片朝向所述重布线堆叠层的方向。
为实现上述发明目的之一，本发明一实施方式提供一种封装结构的成型方法，包括步骤：
提供至少一芯片，所述芯片具有若干电极；
形成连接所述芯片的重布线堆叠层，所述重布线堆叠层包括至少一绝缘层及至少一重布线层，所述重布线层连通若干电极；
于所述重布线层上形成金属柱；
于所述金属柱上形成外部引脚。
与现有技术相比，本发明的有益效果在于：本发明一实施方式的封装结构的重布线层及外部引脚之间通过金属柱实现连接，一方面，可提高信号传输的可靠性及线路的延展性，进而大大提高封装结构的电学性能、可靠性及散热性能，另一方面，金属柱可用于确定外部引脚的设置位置，便于外部引脚的成型，可简化工艺，再一方面，金属柱外观特征明显，可在后续的分析检测阶段供识别参考。
附图说明
图1是本发明第一具体示例的封装结构示意图；
图2是本发明第二具体示例的封装结构示意图；
图3是本发明第三具体示例的封装结构示意图；
图4是本发明第四具体示例的封装结构示意图；
图5是本发明第五具体示例的封装结构示意图；
图6是本发明一实施方式的封装结构的成型方法步骤图；
图7至图13是本发明一实施方式的封装结构的成型方法示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换，特别是各个实施方式之间的相互结合，均包含在本发明的保护范围内。
在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。
另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。
结合图1，为本发明一实施方式的封装结构100的示意图。
封装结构100包括芯片10、重布线堆叠层20、金属柱30及外部引脚40。
芯片10的一侧具有若干电极101。
重布线堆叠层20连接芯片10，重布线堆叠层20包括至少一绝缘层21及至少一重布线层22，重布线层22连通若干电极101。
这里，绝缘层21设置于芯片10的上表面(即芯片10设置有电极101的一侧表面)，重布线层22设置于绝缘层21远离芯片10的一侧表面，一部分绝缘层21通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(U或准分子激光)通路钻孔，以暴露出电极101供重布线层22连通。
另外，重布线堆叠层20包含的绝缘层21及重布线层22的数量可以根据实际需求而定，当有多个绝缘层21及多个重布线层22时，多个绝缘层21及多个重布线层22一一间隔排布，且多个重布线层22之间相互导通以形成可供电信号传输的通道。在其他实施例中，绝缘层21及重布线层22的表面也可以是基本平齐的，如采用damascence工艺来实现微细线宽距的排布。
金属柱30连通重布线层22。
这里，金属柱30可以设计成宽于或窄于重布线层22，但不以此为限，具体可根据实际情况而定。
外部引脚40通过金属柱30连通重布线层22。
本实施方式利用重布线工艺可以实现芯片10的I/O端的重新布局，再结合外部引脚40可将封装结构100结合至外接部件(例如电路板等)以实现芯片10信号的传递，这里，重布线层22及外部引脚40之间通过金属柱30实现连接，一方面，可提高信号传输的可靠性及线路的延展性，进而大大提高封装结构100的电学性能、可靠性及散热性能，另一方面，金属柱30可用于确定外部引脚40的设置位置，便于外部引脚40的成型，可简化工艺，再一方面，金属柱30外观特征明显，可在后续的分析检测阶段供识别参考。
另外，本实施方式的封装结构100适用扇出型晶圆级芯片封装技术(Fan-outWafer Level Chip Scale Packaging，FOWLCSP)、嵌入式晶圆级芯片封装技术(EmbeddedWafer Level Chip Scale Packaging，EWLCSP)等，但不以此为限。
在本实施方式中，重布线层22为铜层，且重布线层22的底部带有金属粘结层，金属柱30为铜柱，且金属柱30的底部带有金属粘结层，外部引脚40为植球，具体为金属植球，可以看到，重布线层22与金属柱30均为铜材料制成，且均具有金属粘结层，重布线层22、金属柱30及电极101之间的结合强度大，可大大提高重布线层22、金属柱30及电极101之间的电信号传输性能，当然，重布线层22与金属柱30也可由其他金属材料制成。
在本实施方式中，封装结构100还包括塑封层50。
塑封层50可以是EMC(Epoxy Molding Compound)塑封层，塑封层50可以通过晶圆级或板级塑封、压合塑封膜、热压塑封或注塑塑封方式形成。
塑封层50包覆芯片10、重布线堆叠层20及金属柱30。
这里，“包覆”是指塑封层50至少覆盖对应部件的部分区域，例如，塑封层50仅覆盖芯片10的周缘区域而未覆盖芯片10的下表面(即芯片10未设置电极101的一侧表面)，另外，塑封层50至少包覆芯片10的四个侧面(即芯片10的周缘区域)及金属柱30的侧面(即金属柱30的周缘区域)。
外部引脚40至少部分凸伸出塑封层50。
这里，在实际制作过程中，当塑封层50包覆金属柱30时，可以通过晶圆级减薄或刻蚀、激光打孔等方式去除部分塑封层50而暴露出金属柱30远离重布线堆叠层20的上端面，该上端面后续用于承载外部引脚40。
在本实施方式中，塑封层50与绝缘层21具有不同的参数，参数包括热膨胀系数CTE、延伸率、透明度、厚度的至少其中之一。
也就是说，塑封层50与绝缘层21由不同的绝缘材料制成，使得整个封装结构100的绝缘部分为异质结构，可提高整个封装结构100的板级热循环可靠性。
这里，绝缘层21可由介电材料制成，如低温固化负型PI、正型PBO、具有或不具有填充物的非光敏聚合物电介质、聚酰亚胺或者其它合适的介电材料，较佳的，绝缘层21为高延伸率、高强度及至少半透明的高分子有机绝缘层。
具体的，绝缘层21的厚度范围为5～20um，绝缘层21的热膨胀系数CTE范围为30～70ppm/K，塑封层50的厚度范围为15～100um，塑封层50的热膨胀系数CTE范围为7～20ppm/K，绝缘层21的延伸率高于塑封层50的延伸率，且绝缘层21的透明度高于塑封层50的透明度(绝缘层21为半透明状态，塑封层50为不透明状态)。
如此设置的好处在于：(1)绝缘层21(特别是最底部的绝缘层21)为高强度及高延伸率的有机绝缘层21，有机绝缘层21与塑封层50的结合可以对芯片10提供有效的保护，提高封装结构100的环境适应力、热和电的可靠性等；(2)绝缘层21与塑封层50的热膨胀系数CTE不同而形成渐变性的CTE结构，渐变性的CTE结构减小了在温度循环期间(例如在可靠性测试期间)由绝缘层21和塑封层50之间的CTE失配引起的应力，可提高整个封装结构100的板级热循环可靠性；(3)绝缘层21与塑封层50厚度较厚，可进一步提高整个封装结构100的板级热循环可靠性；(4)绝缘层21由半透明材料制成，便于后续的检测、失效分析等过程，再配合金属柱30，可大大提高检测、失效分析等过程的效率。
需要说明的是，本实施方式可以包括多种参数的塑封层50及绝缘层21，又或者，部分塑封层50具有类似绝缘层21的参数，仅需保证塑封层50及绝缘层21之间形成异质结构即可。
在本实施方式中，塑封层50包括相连的第一塑封层51及第二塑封层52，第一塑封层51至少包覆芯片20，第二塑封层52至少包覆金属柱30。
也就是说，第一塑封层51及第二塑封层52大致位于封装结构100的两侧，第一塑封层51及第二塑封层52相互连接以实现对整个封装结构100的塑封保护，在实际操作中，第一塑封层51及第二塑封层52可由同种材料制成，当然，第一塑封层51及第二塑封层52也可由不同的材料制成。
下面，详细介绍本实施方式的封装结构100的几种具体示例，为了方便说明，定义了第一方向A和第二方向B，第一方向A为重布线层22的延展方向，即水平方向，第二方向B为芯片10朝向重布线堆叠层20的方向，即竖直向上的方向，另外，多个具体示例中类似的部件采用了类似的标号及类似的名称。
在第一具体示例中，结合图1，封装结构100包括芯片10、重布线堆叠层20、金属柱30、外部引脚40及塑封层50。
芯片10的一侧具有若干电极101。
重布线堆叠层20连接芯片10，重布线堆叠层20包括依次叠置于芯片10上的第一绝缘层211以及贯穿第一绝缘层211以连通若干电极101的第一重布线层221。
金属柱30连通第一重布线层221。
外部引脚40通过金属柱30连通第一重布线层221。
塑封层50包括第一塑封层51及第二塑封层52。
第一塑封层51包覆芯片10的周缘区域及下表面(即芯片10未设置电极101的一侧表面)，且第一塑封层51的上端面与芯片10的上表面(即芯片10设置有电极101的一侧表面)齐平，第一绝缘层211沿第一方向A延伸至第一塑封层51的上端面，但不以此为限。
第二塑封层52包覆重布线堆叠层20及金属柱30，且第二塑封层52连接第一塑封层51。
这里，第一塑封层51、第二塑封层52及第一绝缘层211两两连接，可形成可靠的异质结构，异质结构的其他说明可以参考前述说明，在此不再赘述。
另外，本示例中的金属柱30的上端面与第二塑封层52的上端面齐平，换句话说，金属柱30的上端面可以通过磨片减薄等方式露出(可以同时磨平第二塑封层52及金属柱30)以连接外部引脚40。
在第二具体示例中，结合图2，封装结构100a包括芯片10a、重布线堆叠层20a、金属柱30a、外部引脚40a及塑封层50a。
芯片10a的一侧具有若干电极101a。
重布线堆叠层20a连接芯片10a，重布线堆叠层20a包括依次叠置于芯片10a上的第一绝缘层211a以及贯穿第一绝缘层211a以连通若干电极101a的第一重布线层221a。
金属柱30a连通第一重布线层221a。
外部引脚40a通过金属柱30a连通第一重布线层221a。
塑封层50a包括第一塑封层51a及第二塑封层52a。
第一塑封层51a包覆芯片10a的周缘区域，且第一塑封层51a的上端面与芯片10a的上表面(即芯片10a设置有电极101a的一侧表面)齐平，第一绝缘层211a沿第一方向A延伸至第一塑封层51a的上端面，但不以此为限。
这里，第一塑封层51a未包覆芯片10a的下表面(即芯片10a未设置电极101a的一侧表面)，而是在芯片10a的下表面设置了保护膜60a，保护膜60a例如可用于提高封装结构100a的散热效果。
第二塑封层52a包覆重布线堆叠层20a及金属柱30a，且第二塑封层52a连接第一塑封层51a。
这里，第一塑封层51a、第二塑封层52a及第一绝缘层211a两两连接，可形成可靠的异质结构，异质结构的其他说明可以参考前述说明，在此不再赘述。
另外，本示例中的第二塑封层52a的上端面沿第二方向B凸伸出金属柱30a的上端面，换句话说，金属柱30a的上端面可以通过刻蚀或激光打孔等方式露出以连接外部引脚40a。
这里，部分金属柱30a的上端面仍可由第二塑封层52a覆盖以实现保护，可避免金属柱30a暴露过多而影响封装结构100a内部的线路结构。
在第三具体示例中，结合图3，封装结构100b包括芯片10b、重布线堆叠层20b、金属柱30b、外部引脚40b及塑封层50b。
芯片10b的一侧具有若干电极101b。
重布线堆叠层20b连接芯片10b，重布线堆叠层20b包括依次叠置于芯片10b上的第一绝缘层211b以及贯穿第一绝缘层211b以连通若干电极101b的第一重布线层221b。
金属柱30b连通第一重布线层221b。
外部引脚40b通过金属柱30b连通第一重布线层221b。
塑封层50b包括第一塑封层51b及第二塑封层52b。
第一塑封层51b包覆芯片10b的周缘区域，且第一塑封层51b的上端面与芯片10b的上表面(即芯片10b设置有电极101b的一侧表面)齐平，第一绝缘层211b沿第一方向B延伸至第一塑封层51b的上端面，但不以此为限。
这里，第一塑封层51b未包覆芯片10b的下表面(即芯片10b未设置电极101b的一侧表面)，而是在芯片10b的下表面设置了保护膜60b，保护膜60b例如可用于提高封装结构100b的散热效果。
第二塑封层52b包覆重布线堆叠层20b及金属柱30b，且第二塑封层52b连接第一塑封层51b。
这里，第一塑封层51b、第二塑封层52b及第一绝缘层211b两两连接，可形成可靠的异质结构，异质结构的其他说明可以参考前述说明，在此不再赘述。
另外，本示例中的金属柱30b的上端面与第二塑封层52b的上端面齐平，且金属柱30b的上端面与第二塑封层52b的上端面的上方还覆盖有一层外置绝缘层70b，金属柱30b的上端面可以通过刻蚀或激光打孔等方式露出以连接外部引脚40b。
这里，第二塑封层52b的一侧还连接有外置绝缘层70b，第二塑封层52b与外置绝缘层70b之间可以形成异质结构而进一步提高封装结构100b的可靠性，可防止封装结构100b翘曲，实现高强度的封装结构100b，而且，部分金属柱30b的上端面仍可由外置绝缘层70b覆盖以实现保护，可避免金属柱30b暴露过多而影响封装结构100b内部的线路结构。
在第四具体示例中，结合图4，封装结构100c包括芯片10c、重布线堆叠层20c、金属柱30c、外部引脚40c及塑封层50c。
芯片10c的一侧具有若干电极101c。
重布线堆叠层20c连接芯片10c，重布线堆叠层20c包括依次叠置于芯片10c上的第一绝缘层211c、贯穿第一绝缘层211c以连通若干电极101c的第一重布线层221c、第二绝缘层212c以及贯穿第二绝缘层212c以连通第一重布线层221c的第二重布线层222c。
金属柱30c连通第二重布线层222c。
外部引脚40c通过金属柱30c连通第二重布线层222c。
塑封层50c包括第一塑封层51c及第二塑封层52c。
第一塑封层51c包覆芯片10c的周缘区域、芯片10c的下表面(即芯片10c未设置电极101c的一侧表面)及部分重布线堆叠层20c，第二塑封层52c包覆金属柱30c及部分重布线堆叠层20c，且第二塑封层52c连接第一塑封层51c。
具体的，于第一方向A上，绝缘层21c与第一塑封层51c之间具有相连的重叠区域和/或第一塑封层51c与第二塑封层52c之间具有相连的重叠区域，也就是说，绝缘层21c、第一塑封层51c及第二塑封层52c这三者不仅于第二方向B上具有相互配合的区域，还于第一方向A上具有相互配合的区域，即于第一方向A及第二方向B处均形成异质结构，大大增强了异质结构的可靠性，且提高了对芯片10c的保护效果，异质结构的其他说明可以参考前述说明，在此不再赘述。
在本示例中，以至少部分第二绝缘层212c与第一塑封层51c于第一方向A上具有相连的重叠区域为例。
这里，一部分第二绝缘层212c沿第二方向B的反方向延伸，该部分第二绝缘层212c连接第一绝缘层211c并包覆第一重布线层221c，第一绝缘层211c的上端面低于第一塑封层51c的上端面，且该部分第二绝缘层212c的周缘与第一塑封层51c相连，另一部分第二绝缘层212c沿第一方向A于第一塑封层51c的上表面延伸，也就是说，本示例的第一塑封层51c沿第二方向B向上凸伸出芯片10c的上表面(即芯片10c设置有电极101c的一侧表面)而与第二绝缘层212c相连。
第二塑封层52c除了包覆金属柱30c之外，还包覆第二重布线层222c及部分第二绝缘层212c。
另外，本示例中的金属柱30c的上端面与第二塑封层52c的上端面齐平，换句话说，金属柱30c的上端面可以通过磨片减薄等方式露出(可以同时磨平第二塑封层52c及金属柱30c)以连接外部引脚40c。
在第五具体示例中，结合图5，封装结构100d包括芯片10d、重布线堆叠层20d、金属柱30d、外部引脚40d及塑封层50d。
芯片10d的一侧具有若干电极101d。
重布线堆叠层20d连接芯片10d，重布线堆叠层20d包括依次叠置于芯片10d上的第一绝缘层211d、贯穿第一绝缘层211d以连通若干电极101d的第一重布线层221d以及第二绝缘层212d。
金属柱30d连通第一重布线层221d，这里，通过刻蚀或激光打孔等方式去除部分第二绝缘层212d以露出第一重布线层221d。
外部引脚40d通过金属柱30d连通第一重布线层221d。
塑封层50d包括第一塑封层51d及第二塑封层52d。
第一塑封层51d包覆芯片10d的周缘区域、芯片10d的下表面(即芯片10d未设置电极101d的一侧表面)及重布线堆叠层20d的周缘区域，第二塑封层52d包覆金属柱30d及重布线堆叠层20d的上端面，且第二塑封层52d连接第一塑封层51d。
具体的，于第一方向A上，绝缘层21d与第一塑封层51d之间具有相连的重叠区域和/或第一塑封层51d与第二塑封层52d之间具有相连的重叠区域，也就是说，绝缘层21d、第一塑封层51d及第二塑封层52d这三者不仅于第二方向B上具有相互配合的区域，还于第一方向A上具有相互配合的区域，即于第一方向A及第二方向B处均形成异质结构，大大增强了异质结构的可靠性，且提高了对芯片10d的保护效果，异质结构的其他说明可以参考前述说明，在此不再赘述。
在本示例中，以于第一方向A上，第二绝缘层212d与第一塑封层51d具有相连的重叠区域，且第一塑封层51d与第二塑封层52d之间具有相连的重叠区域为例。
这里，一部分第二绝缘层212d沿第二方向B的反方向延伸，该部分第二绝缘层212d连接第一绝缘层211d并包覆第一重布线层221d，且该部分第二绝缘层212d的周缘与第一塑封层51d相连，也就是说，本示例的第一塑封层51d沿第二方向B向上凸伸出芯片10d的上表面(即芯片10d设置有电极101d的一侧表面)而与第二绝缘层212d相连，且第一塑封层51d还沿第二方向B凸伸出重布线堆叠层20d的上端面，即重布线堆叠层20d的上端面低于第一塑封层51d的上端面。
于第一方向A及第二方向B上，第二塑封层52d与第一塑封层51d之间均具有相连的重叠区域，换句话说，在实际工艺中，可以先形成第一塑封层51d、重布线堆叠层20d及金属柱30d，而后在相邻金属柱30d之间形成第二塑封层52d，且该第二塑封层52d延伸至第一塑封层51d的上表面。
另外，本示例中的第二塑封层52d的上端面沿第二方向B凸伸出金属柱30d的上端面，换句话说，金属柱30d的上端面可以通过刻蚀或激光打孔等方式露出以连接外部引脚40d。
这里，金属柱30d的上端面可以高于、低于或持平于第一塑封层51d的上端面。
部分金属柱30d的上端面仍可由第二塑封层52d覆盖以实现保护，可避免金属柱30d暴露过多而影响封装结构100d内部的线路结构。
这里，外部引脚40d可以在第二塑封层52d形成之前形成，也可在第二塑封层52d形成之后再形成，可根据实际情况而定。
可以理解的，本实施方式提供了封装结构100的几种具体示例，本领域技术人员基于前述几种具体示例及本领域的常规技术手段还可以获取其他示例，均应属于本发明的保护范围，例如，改变重布线堆叠层20的层数、改变绝缘层21与注塑层51的具体配合结构等等。
本发明一实施方式还提供一种封装结构100的成型方法，这里，以第一具体示例的封装结构100为例做说明，结合前述封装结构100的说明及附图6至图13，封装结构100的成型方法包括步骤：
结合图7，提供至少一芯片10，芯片10具有若干电极101；
结合图8及图9，形成连接芯片10的重布线堆叠层20，重布线堆叠层20包括至少一绝缘层21及至少一重布线层22，重布线层22连通若干电极101；
具体的，结合图8，形成包覆芯片10的第一塑封层51，第一塑封层51包覆芯片10的周缘区域及芯片10的下表面(即芯片10未设置电极101的一侧表面)，结合图9，于第一塑封层51及芯片10的上方形成第一绝缘层211，经过刻蚀或激光打孔等方式去除部分第一绝缘层211而露出电极101，于第一绝缘层211上方形成第一重布线层221，第一重布线层221连通若干电极101。
结合图10，于第一重布线层221上形成金属柱30；
结合图11至图13，于金属柱30上形成外部引脚40。
具体的，结合图11，形成包覆重布线堆叠层20及金属柱30的第二塑封层52，结合图12，通过磨片减薄方式等露出(可以同时磨平第二塑封层52及金属柱30)金属柱30的上端面，结合图13，于金属柱30的上端面形成外部引脚40。
本实施方式的成型方法的重布线层22及外部引脚40之间通过金属柱30实现连接，一方面，可提高信号传输的可靠性及线路的延展性，进而大大提高封装结构100的电学性能、可靠性及散热性能，另一方面，金属柱30可用于确定外部引脚40的设置位置，便于外部引脚40的成型，可简化工艺，再一方面，金属柱30外观特征明显，可在后续的分析检测阶段供识别参考。
另外，本发明的其他示例的封装结构100的成型方法也可参考该第一具体示例的封装结构100的成型方法，在此不再赘述。
综上所述，本发明利用重布线工艺可以实现芯片10的I/O端的重新布局，再结合外部引脚40可将封装结构100结合至外接部件(例如电路板等)以实现芯片10信号的传递，这里，重布线层22及外部引脚40之间通过金属柱30实现连接，一方面，可提高信号传输的可靠性及线路的延展性，进而大大提高封装结构100的电学性能、可靠性及散热性能，另一方面，金属柱30可用于确定外部引脚40的设置位置，便于外部引脚40的成型，可简化工艺，再一方面，金属柱30外观特征明显，可在后续的分析检测阶段供识别参考。
另外，本发明塑封层50与绝缘层21由不同的绝缘材料制成，使得整个封装结构100的绝缘部分为异质结构，可提高整个封装结构100的板级热循环可靠性，如此设置的好处在于：(1)绝缘层21(特别是最底部的绝缘层21)为高强度及高延伸率的有机绝缘层21，有机绝缘层21与塑封层50的结合可以对芯片10提供有效的保护，提高封装结构100的环境适应力、热和电的可靠性等；(2)绝缘层21与塑封层50的热膨胀系数CTE不同而形成渐变性的CTE结构，渐变性的CTE结构减小了在温度循环期间(例如在可靠性测试期间)由绝缘层21和塑封层50之间的CTE失配引起的应力，可提高整个封装结构100的板级热循环可靠性；(3)绝缘层21与塑封层50厚度较厚，可进一步提高整个封装结构100的板级热循环可靠性；(4)绝缘层21由半透明材料制成，便于后续的检测、失效分析等过程，再配合金属柱30，可大大提高检测、失效分析等过程的效率。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (8)
1.一种封装结构，其特征在于，包括：
至少一芯片，所述芯片具有若干电极；
连接所述芯片的重布线堆叠层，所述重布线堆叠层包括至少一绝缘层及至少一重布线层，所述重布线层连通若干电极，所述绝缘层由半透明材料制成；
金属柱，所述金属柱连通所述重布线层；
外部引脚，所述外部引脚通过所述金属柱连通所述重布线层，
所述封装结构还包括塑封层，所述塑封层包覆所述芯片、所述重布线堆叠层及所述金属柱，所述外部引脚至少部分凸伸出所述塑封层，所述塑封层包括相连的第一塑封层及第二塑封层，所述第一塑封层至少包覆所述芯片，所述第二塑封层至少包覆所述金属柱，于第一方向上，所述绝缘层与所述第一塑封层之间具有相连的重叠区域，且所述第一塑封层与所述第二塑封层之间具有相连的重叠区域，所述第一方向为重布线层的延展方向。
2.根据权利要求1所述的封装结构，其特征在于，所述重布线层为铜层，所述金属柱为铜柱，所述外部引脚为植球。
3.根据权利要求1所述的封装结构，其特征在于，所述绝缘层与所述塑封层具有不同的参数，所述参数包括热膨胀系数、延伸率、透明度、厚度的至少其中之一。
4.根据权利要求3所述的封装结构，其特征在于，所述绝缘层的厚度范围为5～20um，所述绝缘层的热膨胀系数范围为30～70ppm/K，所述塑封层的厚度范围为15～100um，所述塑封层的热膨胀系数范围为7～20ppm/K，所述绝缘层的延伸率高于所述塑封层的延伸率，且所述绝缘层的透明度高于所述塑封层的透明度。
5.根据权利要求1所述的封装结构，其特征在于，所述重布线堆叠层包括依次叠置于所述芯片上的第一绝缘层、贯穿所述第一绝缘层以连通若干电极的第一重布线层及第二绝缘层，于第一方向上，至少部分第二绝缘层与所述第一塑封层之间具有相连的重叠区域。
6.根据权利要求5所述的封装结构，其特征在于，所述重布线堆叠层还包括贯穿所述第二绝缘层以连通所述第一重布线层的第二重布线层，所述第二塑封层包覆所述第二重布线层及部分第二绝缘层，且于第一方向上，部分第二绝缘层于第一塑封层的表面延伸。
7.根据权利要求5所述的封装结构，其特征在于，所述第一塑封层沿第二方向凸伸出所述重布线堆叠层，且于第一方向及第二方向上，所述第二塑封层与所述第一塑封层之间均具有相连的重叠区域，所述第二方向为所述芯片朝向所述重布线堆叠层的方向。
8.一种封装结构的成型方法，其特征在于，包括步骤：
提供至少一芯片，所述芯片具有若干电极；
形成连接所述芯片的重布线堆叠层，所述重布线堆叠层包括至少一绝缘层及至少一重布线层，所述重布线层连通若干电极，所述绝缘层由半透明材料制成；
于所述重布线层上形成金属柱；
于所述金属柱上形成外部引脚；
其中，成型的所述封装结构还包括塑封层，所述塑封层包覆所述芯片、所述重布线堆叠层及所述金属柱，所述外部引脚至少部分凸伸出所述塑封层，所述塑封层包括相连的第一塑封层及第二塑封层，所述第一塑封层至少包覆所述芯片，所述第二塑封层至少包覆所述金属柱，于第一方向上，所述绝缘层与所述第一塑封层之间具有相连的重叠区域，且所述第一塑封层与所述第二塑封层之间具有相连的重叠区域，所述第一方向为重布线层的延展方向。
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