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CN111668095A - 半导体器件及其制造方法 - Google Patents

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CN111668095A CN201911265646.1A CN201911265646A CN111668095A CN 111668095 A CN111668095 A CN 111668095A CN 201911265646 A CN201911265646 A CN 201911265646A CN 111668095 A CN111668095 A CN 111668095A
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Abstract

本申请提供一种半导体器件及其制造方法。一种用于制造半导体器件的方法可以包括：在衬底上方形成栅极电介质材料；在栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；用掺杂剂掺杂所述掺杂碳的多晶硅层；在掺杂有掺杂剂的掺杂碳的多晶硅层上方形成柱状晶体多晶硅层；以及执行退火以使掺杂剂活化。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2019年3月8日向韩国知识产权局提交的韩申请号为10-2019-0026972的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及一种半导体器件，并且更具体地，涉及一种包括掺杂碳的多晶硅的半导体器件及其制造方法。
背景技术
半导体器件的栅极叠层可以包括栅极电介质层和多晶硅层。多晶硅层可以掺杂有导电掺杂剂。为了增大多晶硅层中的净掺杂，增大了掺杂剂的掺杂能量和掺杂剂量。
然而，增大的掺杂能量和掺杂剂量可能导致掺杂剂渗透到栅极电介质层中，这对栅极叠层的特性是有害的。在不使掺杂剂渗透到栅极电介质层中的情况下增大掺杂剂浓度将是非常期望的，因为这可以减小栅极电阻并改善栅极可控性。
发明内容
本发明的各个实施例针对一种具有如下结构的半导体器件及其制造方法，该结构允许增大其层中的净掺杂，而减少或防止掺杂剂渗透到相邻的栅极电介质层中。半导体器件可以表现出改善的栅极可控性和减小的电阻。掺杂剂可以是例如硼。经由采用一个或更多个多晶硅层的优选实施例描述了本发明，然而，本发明不限于此，并且可以采用其他合适的半导体材料层来实施。
在一个实施例中，一种用于制造半导体器件的方法可以包括：在衬底上方形成栅极电介质材料；在栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；用掺杂剂掺杂所述掺杂碳的多晶硅层；在掺杂有掺杂剂的掺杂碳的多晶硅层上方形成柱状晶体多晶硅层；以及执行退火以使掺杂剂活化。
在一个实施例中，一种用于制造半导体器件的方法可以包括：在衬底上方形成栅极电介质材料；在栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；通过使掺杂碳的多晶硅层的表面氧化来形成界面氧化物材料；用掺杂剂掺杂界面氧化物材料和掺杂碳的多晶硅层；在掺杂有掺杂剂的界面氧化物材料上方形成柱状晶体多晶硅层；以及执行退火以使掺杂剂活化。
在一个实施例中，一种半导体器件可以包括：在衬底上方的栅极电介质层；在栅极电介质层上方的栅电极。栅电极可以包括：在栅极电介质层上方的未掺杂碳的多晶硅层；在未掺杂碳的多晶硅层上方的掺杂碳的多晶硅层；在掺杂碳的多晶硅层上方的柱状晶体多晶硅层；以及形成在掺杂碳的多晶硅层与柱状晶体多晶硅层之间的导电界面氧化物。
通过以下结合附图的详细描述，本发明的这些特征和其他特征以及优点对于本领域的技术人员将变得显而易见。
附图说明
图1是示出根据本发明实施例的半导体器件的结构的截面图。
图2A是用于描述图1的栅电极G1中的碳浓度分布的曲线图。
图2B是用于描述图1的栅电极G1中的硼浓度分布的曲线图。
图3A至图3C是用于描述用于制造图1的半导体器件的方法的示例的截面图。
图4是示出根据本发明实施例的半导体器件的截面图。
图5是示出根据本发明实施例的半导体器件的截面图。
图6A至图6C是示出用于制造图5的半导体器件的方法的示例的截面图。
图7是示出根据本发明实施例的半导体器件的截面图。
图8A至图8E是示出用于制造图7的半导体器件的方法的示例的截面图。
图9是示出根据本发明实施例的半导体器件的截面图。
图10A至图10F是示出用于制造图9的半导体器件的方法的示例的截面图。
图11是示出根据本发明实施例的半导体器件的截面图。
图12A至图12C是示出用于制造图11的半导体器件的方法的示例的截面图。
图13是示出根据本发明实施例的半导体器件的截面图。
具体实施方式
在下文中，将参考附图描述各种实施例来以本公开所属领域的普通技术人员可以容易地实施本公开的方式全面解释本公开。
本文中参考本发明的理想化的实施例的截面图和/或平面图描述了本发明。然而，本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例，但是本领域普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实施例进行改变。
将被理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，下面描述的第一元件也可以被称为第二元件或第三元件，而不脱离本发明的精神和范围。
还将理解的是，当一个元件被称为“连接至”或“耦接至”另一元件时，它可以直接在、连接至或耦接至另一元件或者可能存在一个或更多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如无线连接。
另外，还将被理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本文中所使用的术语仅出于描述特定实施例的目的，而不旨在限制本发明。
如本文中所使用的，单数形式也意在包括复数形式，除非上下文另外明确指出。
还将理解的是，当在本说明书中使用时，术语“包含”、“包含着”、“包括”和“包括着”指定存在所述元件，并且不排除一个或更多个其他元件的存在或添加。如本文中所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任意组合和全部组合。
除非另有定义，否则本文中所使用的包括技术和科学术语的所有术语具有与本发明所属领域的普通技术人员根据本公开而通常理解的相同含义。
还将理解的是，诸如在常用词典中定义的那些术语，应被解释为具有与其在相关技术和本公开的上下文中的含义一致的含义，并且将不以理想化或过于形式化的含义被解释，除非本文中明确如此定义。
应被理解的是，附图是所描述的器件的简化示意图，并且为了避免混淆本发明的特征，可能不包括众所周知的细节。
还应注意的是，在一个实施例中存在的特征可以与另一实施例中的一个或更多个特征一起使用，而不脱离本发明的范围。
在下面实施例中，未掺杂碳的多晶硅层和掺杂碳的多晶硅层的叠层可以被应用于栅极电介质层上，以防止掺杂剂从多晶硅层渗透到栅极电介质层中。当应用掺杂碳的多晶硅层时，即使不增大掺杂能量和掺杂剂量，也可以充分提高掺杂剂的掺杂浓度。
图1是示出根据本发明实施例的半导体器件100的结构的截面图。
参考图1，半导体器件100可以包括衬底101和形成在衬底101上方的栅极结构100G。栅极结构100G可以形成在衬底101上。栅极结构100G可以是栅极电介质层102G和栅电极G1的叠层。栅电极G1可以包括未掺杂碳的栅电极100U′和掺杂碳的栅电极100D′的叠层。可以在栅极电介质层102G上形成未掺杂碳的栅电极100U′。未掺杂碳的栅电极100U′可以直接接触栅极电介质层102G。
衬底101可以包括适合于半导体处理的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、其组合或其多层结构。衬底101可以包括诸如锗的另一种半导体材料。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
栅极电介质层102G可以包括氧化硅、氮氧化硅(SiON)或其组合。在本实施例中，栅极电介质层102G可以是氮氧化硅(SiON)。例如，为了形成氮氧化硅(SiON)，可以沉积氧化硅，然后使其与氮化合。在另一实施例中，栅极电介质层102G可以包括高k材料。在另一实施例中，栅极电介质层102G可以包括氧化硅和高k材料的叠层。在另一实施例中，栅极电介质层102G可以包括氮氧化硅和高k材料的叠层。
掺杂碳的栅电极100D′掺杂有碳110。未掺杂碳的栅电极100U′不掺杂碳110。掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′分别掺杂有掺杂剂111和111D。掺杂剂111和111D可以包括N型掺杂剂或P型掺杂剂。掺杂剂111和111D可以优选包括硼。掺杂剂111和111D可以包括注入的掺杂剂111和扩散的掺杂剂111D。注入的掺杂剂111可以指示通过掺杂工艺注入的掺杂剂，并且扩散的掺杂剂111D可以指示注入的掺杂剂111的一部分，其通过退火而扩散。尽管将在下面描述，但是掺杂剂可以被注入到掺杂碳的栅电极100D′中，并且通过后续退火工艺而从掺杂碳的栅电极100D′扩散到未掺杂碳的栅电极100U′中。掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′可以由多晶硅制成。掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′可以包括具有随机多晶结构的多晶硅。用于制备具有随机多晶结构的多晶硅的方法在本领域中是众所周知的，在此无需进行任何详细描述。
未掺杂碳的栅电极100U′可以包括扩散的掺杂剂111D。掺杂碳的栅电极100D′可以包括碳110和注入的掺杂剂111。由于注入的掺杂剂111和扩散的掺杂剂111D包含硼，因此未掺杂碳的栅电极100U′可以是掺杂硼的多晶硅，并且掺杂碳的栅电极100D′可以是掺杂硼和碳的多晶硅。
掺杂碳的栅电极100D′的碳110可以用来俘获注入的掺杂剂111。因此，注入的掺杂剂111的浓度可以高于扩散的掺杂剂111D的浓度。
掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′还可以包括钝化物质。可以使用任何合适的钝化物质。例如，钝化物质可以包括氟。钝化物质可以使在栅极电介质层102G与衬底101之间的界面处形成的悬空键(dangling bond)钝化。因此，钝化物质可以提高栅极电介质层102G的可靠性。氟可以与注入的掺杂剂111一起被注入，并且被碳110捕获。
掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′可以具有相同的厚度或不同的厚度。例如，掺杂碳的栅电极100D′可以具有比未掺杂碳的栅电极100U′大的厚度。
当掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′中的每个都包括多晶硅时，栅电极G1可以具有双多晶硅结构。
图2A是用于描述图1的栅电极G1中的碳浓度分布的曲线图，并且图2B是用于描述图1的栅电极G1中的硼浓度分布的曲线图。
参考图2A，与栅电极G1的顶部相对应的第一位置P1、与掺杂碳的栅电极100D′和未掺杂碳的栅电极100U′之间的界面相对应的第二位置P2以及与栅电极G1的底部相对应的第三位置P3可以具有不同的碳浓度。在栅电极G1内的碳110的浓度可以具有第一分布P11至第四分布P14中的任意一个。
第一分布P11示出了掺杂碳的栅电极100D′均匀地掺杂有高浓度的碳110，而未掺杂碳的栅电极100U′未掺杂有碳。
第二分布P12示出了掺杂碳的栅电极100D′均匀地掺杂有高浓度的碳110，而未掺杂碳的栅电极100U′具有从第二位置P2朝向第三位置P3逐渐减小的碳浓度。
第三分布P13示出了掺杂碳的栅电极100D′具有从第一位置P1朝向第二位置P2逐渐增大的碳浓度，而未掺杂碳的栅电极100U′具有从第二位置P2朝向第三位置P3逐渐减小的碳浓度。因此，碳浓度可以在第二位置P2是最高的。
第四分布P14示出了掺杂碳的栅电极100D′具有从第一位置P1朝向第二位置P2逐渐减小的碳浓度，而未掺杂碳的栅电极100U′具有从第二位置P2朝向第三位置P3逐渐减小的碳浓度。因此，在栅电极G1内的碳浓度可以具有线性分布，其中碳浓度从第一位置P1朝向第三位置P3逐渐减小。
优选地，图1的栅电极G1可以具有与第一分布P11相对应的碳浓度分布。
参考图2B，可以在栅电极G1中控制硼浓度分布P15。栅电极G1可以在第一位置P1和第二位置P2处均匀地掺杂有高浓度的硼，并且硼浓度可以从第二位置P2朝向第三位置P3逐渐减小。没有硼可以扩散到栅极电介质层102G中。因此，在栅极电介质层102G内的任何位置(未示出)都没有测量到硼。
因此，上述半导体器件100可以防止扩散的掺杂剂111D渗透到栅极电介质层102G中，并且防止损坏栅极电介质层102G。基于图1所示的实施例，可以在掺杂碳的栅电极100D′中增大掺杂剂浓度(例如，硼)，同时使栅极电介质层102G保持不含任何掺杂剂。这可以通过控制掺杂碳的栅电极100D′的碳掺杂和未掺杂碳的栅电极100U′的厚度D1来实现。
图3A至图3C是用于描述用于制造图1的半导体器件的方法的示例的截面图。
如图3A所示，可以在衬底101上形成栅极电介质材料102。
衬底101可以包括适合于半导体处理的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、其组合或其多层结构。衬底101可以包括诸如锗的另一种半导体材料。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
栅极电介质材料102可以包括氧化硅、氮氧化硅或其组合。在本实施例中，栅极电介质材料102可以包括氮氧化硅(SiON)。例如，为了形成氮氧化硅(SiON)，可以沉积氧化硅，然后使其与氮化合。
第一含硅材料103可以形成在栅极电介质材料102上。第一含硅材料103可以包括多晶硅。第一含硅材料103可以处于未掺杂有导电掺杂剂的未掺杂状态。“未掺杂”可能表示不包含导电掺杂剂。第一含硅材料103可以不包括诸如碳的捕获物质。第一含硅材料103可以包括未掺杂的多晶硅。
第二含硅材料104可以形成在第一含硅材料103上。第二含硅材料104可以包括多晶硅。第二含硅材料104可以处于未掺杂有导电掺杂剂的未掺杂状态。第二含硅材料104可以包括碳110。导电掺杂剂可以是用于赋予N型或P型导电性的材料，并且碳110可以是用于捕获导电掺杂剂的材料。对导电性没有影响的碳110可以被称为非导电掺杂剂。碳110可以捕获通过随后的掺杂工艺注入的导电掺杂剂和扩散的导电掺杂剂。第二含硅材料104可以包括未掺杂的多晶硅，并且未掺杂的多晶硅可以是未掺杂的含碳多晶硅。
在下文中，第一含硅材料103将被称为未掺杂碳的多晶硅层103，并且第二含硅材料104将被称为掺杂碳的多晶硅层104。优选地，未掺杂碳的多晶硅层130和掺杂碳的多晶硅层104可以具有随机多晶结构。
可以原位形成未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。当形成掺杂碳的多晶硅层104时，可以原位掺杂碳110以改善其在整个掺杂碳的多晶硅层104中的均匀性。当碳的含量太高时，碳110可以在后续活化工艺(activation process)中抑制导电掺杂剂的活化。因此，应将掺杂碳的多晶硅层104中的碳110的浓度控制在防止在后续活化工艺中将掺杂剂活化的值以下。因此，在硼为掺杂剂的情况下，发现在掺杂碳的多晶硅层104内的碳110的浓度优选为1010原子/cm3或更小。当沉积掺杂碳的多晶硅层104时，可以原位掺杂碳110。例如，当沉积掺杂碳的多晶硅层104时，可以应用硅源材料和碳源材料。优选地，碳110可以均匀地分布在掺杂碳的多晶硅层104内。碳110的浓度可以沿着掺杂碳的多晶硅层104的厚度而是恒定的。一旦形成了掺杂碳的多晶硅层103，为了形成未掺杂碳的层104，可以停止碳源材料的供应。在另一个实施例中，掺杂碳的多晶硅层104可以是渐变掺杂碳(carbon-graded doped)的多晶硅层。例如，在掺杂碳的多晶硅层104的原位形成工艺期间，可以通过逐渐改变碳源材料的流速来使掺杂碳的多晶硅层104中的碳浓度渐变。例如，在掺杂碳的多晶硅层104的原位形成工艺期间，可以逐渐或逐步地增大或减少碳源材料的流速，以形成具有期望的碳浓度分布的掺杂碳的多晶硅层104。
优选地，可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。可以使用第一硅源材料来沉积未掺杂碳的多晶硅层103。可以使用第二硅源材料和碳源材料来沉积掺杂碳的多晶硅层104。
例如，当沉积未掺杂碳的多晶硅层103时，可以将甲硅烷(SiH4)优选地用作第一硅源材料。未掺杂碳的多晶硅层103可以被称为“基于甲硅烷的多晶硅层”。
当沉积掺杂碳的多晶硅层104时，优选地，可以将甲硅烷(SiH4)或乙硅烷(Si2H6)用作第二硅源材料。碳氢化合物(例如C2H4)可以用作碳源材料。
在所示实施例中，在掺杂碳的多晶硅层104的整个区域中，碳110可以具有均匀的浓度。然而，本发明不限于此，并且在另一实施例中，碳110可以优选地具有沿着掺杂碳的多晶硅层104的厚度而逐渐减小或增大的浓度。例如，在掺杂碳的多晶硅层104和未掺杂碳的多晶硅层103之间的界面处，碳110可以具有最高浓度，而在掺杂碳的多晶硅层104的表面处，具有最低浓度。此外，在掺杂碳的多晶硅层104和未掺杂碳的多晶硅层103之间的界面处，碳110可以具有最低浓度，而在掺杂碳的多晶硅层104的表面处，具有最高浓度。其中碳110的浓度逐渐变化的掺杂碳的多晶硅层104可以被称为渐变掺杂碳的多晶硅层104。
在另一实施例中，在掺杂碳的多晶硅层104的中间区域中，碳110可以具有最高浓度。
掺杂碳的多晶硅层104的优选厚度可以是
Figure BDA0002312739690000071
或更大。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。更优选地，掺杂碳的多晶硅层104的厚度可以为
Figure BDA0002312739690000072
到
Figure BDA0002312739690000073
最优选地为
Figure BDA0002312739690000074
至
Figure BDA0002312739690000075
未掺杂碳的多晶硅层103的厚度可以与掺杂碳的多晶硅层104的厚度相同。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。优选地，未掺杂碳的多晶硅层103的厚度可以比掺杂碳的多晶硅层104至少小25％，更优选地比掺杂碳的多晶硅层104至少小50％，以及最优选地，比掺杂碳的多晶硅层104小70％。减小掺杂碳的多晶硅层104和未掺杂碳的多晶硅层103的厚度对于减小半导体器件的整体尺寸是有利的。
如图3B所示，可以在掺杂碳的多晶硅层104上执行掺杂工艺121。掺杂工艺121可以是掺杂剂111的掺杂工艺。掺杂剂111可以包括作为导电掺杂剂的N型掺杂剂或P型掺杂剂。例如，掺杂剂111可以包括诸如硼的P型掺杂剂，或者诸如磷(P)或砷(As)的N型掺杂剂。在下文中，描述了采用硼作为掺杂剂111的本发明的优选实施例。因此，为了方便起见，掺杂剂111也可以被称为“硼111”。然而，本发明也可以用任何其他P型或N型掺杂剂来实现。例如，当磷或砷是导电掺杂剂时，掺杂剂气体可以分别是磷化氢或砷化氢。本发明的实施例允许增大一个或更多个多晶硅层中的导电掺杂剂浓度，同时防止导电掺杂剂不期望地扩散到下面的栅极电介质层中。本发明的实施例还可以防止导电掺杂剂扩散到不同导电类型的相邻层中。本发明的实施例在控制已知在半导体层之间快速扩散的硼的分布方面特别有用。
硼111的掺杂工艺121可以使用硼(B)、BF2或BF3作为硼源材料。硼111的掺杂工艺121可以包括离子束注入、等离子体掺杂(PLAD)或其组合。硼111的掺杂工艺121可以优选地包括硼(B)离子束注入、BF2离子束注入和/或BF3等离子体掺杂。硼111的掺杂工艺121可以优选地包括硼(B)离子束注入和氟(F)离子束注入。优选地，可以顺序进行硼(B)离子束注入和氟(F)离子束注入。掺杂碳的多晶硅层104可以优选地通过氟(F)离子束注入、BF2离子束注入和/或BF3等离子体掺杂而用氟来掺杂。在后续工艺期间，用作钝化物质的氟可以使在栅极电介质材料102与衬底101之间的界面处形成的悬空键钝化。氟钝化可以改善栅极电介质材料102的可靠性。氟可以与硼111一起注入到掺杂碳的多晶硅层104中。氟可以被掺杂碳的多晶硅层104的碳110捕获。因此，可以防止氟的向外扩散以改善钝化效率。氟也可以被注入到未掺杂碳的多晶硅层103中。
通过掺杂工艺121掺杂有硼111的掺杂碳的多晶硅层104可以变成掺杂硼和碳的多晶硅层104D。
掺杂硼和碳的多晶硅层104D可以是掺杂有硼和碳两者的掺杂的多晶硅层。硼111被碳110捕获，因此在掺杂硼和碳的多晶硅层104D中硼111的浓度可以随着仅少量的硼扩散到未掺杂碳的多晶硅层103中而大幅度增大。
因此，在掺杂工艺121期间，未掺杂碳的多晶硅层103也可以掺杂有少量的硼111。但是，大部分的硼111可以被碳110捕获并位于掺杂硼和碳的多晶硅层104D中。
掺杂的硼111可以被称为注入的硼。
如图3C所示，可以执行退火131。可以通过退火131执行掺杂剂扩散。退火131可以称为活化退火，并且掺杂剂可以通过退火131来活化。掺杂剂活化和扩散可以包括硼111的活化和扩散。
掺杂剂扩散可以指示硼111在掺杂硼和碳的多晶硅层104D中均匀地扩散。此外，掺杂剂扩散可以指示硼111从掺杂硼和碳的多晶硅层104D扩散到未掺杂碳的多晶硅层130中。硼111中的大部分可以位于掺杂硼和碳的多晶硅层104D中。由于掺杂硼和碳的多晶硅层104D中的碳110俘获了大部分硼111，因此可以使硼111向未掺杂碳的多晶硅层103中的扩散最小化。
在执行退火131时，硼111的扩散可能会持续发生。然而，仅少量扩散的硼111D可以从掺杂硼和碳的多晶硅层104D扩散以形成掺杂硼的多晶硅层103D。掺杂硼的多晶硅层103D可以包括扩散的硼111D。掺杂硼的多晶硅层103D可以不掺杂碳。掺杂硼的多晶硅层103D的硼浓度可以远低于掺杂硼和碳的多晶硅层103D中的硼浓度。
在执行退火131时，掺杂硼的多晶硅层103D中的扩散的硼111D可以扩散到与栅极电介质材料102的界面，但是不渗透到栅极电介质材料102中。
尽管如上所述执行了退火131，但是因为大部分硼111被碳110捕获，因此大部分硼111可能不会渗透到栅极电介质材料102中，且优选地基本上没有硼111渗透。因此可以改善多晶硅耗尽率(PDR)。
在执行退火131时，可以通过掺杂硼和碳的多晶硅层104D中的碳110防止氟的向外扩散。氟的向外扩散可以指示氟被解吸(desorb)到掺杂硼和碳的多晶硅层104D的外部的现象。由于氟被碳110捕获，因此可以抑制向外扩散。氟可以从未掺杂有碳的掺杂硼的多晶硅层103D向外扩散到掺杂硼和碳的多晶硅层104D中，但是向外扩散的氟可以被掺杂硼和碳的多晶硅层104D中的碳110捕获。可以将被碳110捕获的氟堆积在掺杂硼和碳的多晶硅层104D中，并且堆积的氟可以在后续工艺期间改善氟钝化效率。
在退火131之后，可以在栅极电介质材料102上方形成掺杂硼的多晶硅层103D以及掺杂硼和碳的多晶硅层104D的叠层。掺杂硼的多晶硅层103D可以包括扩散的硼111D和氟，并且掺杂硼和碳的多晶硅层104D可以包括碳110、硼111和氟。
随后，可以顺序地刻蚀掺杂硼和碳的多晶硅层104D、掺杂硼的多晶硅层103D和栅极电介质材料102。因此，如图1所示，可以形成栅极结构100G。
栅极结构100G可以是栅极电介质层102G和栅电极G1的叠层。栅电极G1可以具有未掺杂碳的栅电极100U′和在未掺杂碳的栅电极100U′上的掺杂碳的栅电极100D′的层叠结构。掺杂碳的栅电极100D′可以包含碳110，并且未掺杂碳的栅电极100U′可以不包含碳110。掺杂碳的栅电极100U′可以包括扩散的硼111D，并且掺杂硼和碳的栅电极100D′可以包括硼111。未掺杂碳的栅电极100U′和掺杂碳的栅电极100D′可以包括任何合适的钝化物质，优选包括氟作为钝化物质。可以通过刻蚀掺杂硼的多晶硅层103D来形成未掺杂碳的栅电极100U′。可以通过刻蚀掺杂硼和碳的多晶硅层104D来形成掺杂碳的栅电极100D′。可以通过刻蚀栅极电介质材料102来形成栅极电介质层102G。
图4是示出根据本发明实施例的半导体器件的截面图。图4的半导体器件120可以类似于图1的半导体器件100。
参考图4，半导体器件120可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构120G。栅极结构120G可以是栅极电介质层102G和栅电极G2的叠层。栅电极G2可以包括未掺杂碳的栅电极100U和掺杂碳的栅电极100D的叠层。
掺杂碳的栅电极100D可以掺杂有碳110，并且未掺杂碳的栅电极100U可以未掺杂碳110。掺杂碳的栅电极100D和未掺杂碳的栅电极100U可以分别掺杂有掺杂剂111和111D。掺杂剂111和111D可以包括N型掺杂剂或P型掺杂剂。掺杂剂111和111D可以优选包括硼。掺杂剂111和111D可以包括注入的掺杂剂111和扩散的掺杂剂111D。注入的掺杂剂111可以指示通过掺杂工艺注入的掺杂剂，并且扩散的掺杂剂111D可以指示注入的掺杂剂111中的通过退火扩散的的一部分。如下所述，掺杂剂可以被注入到掺杂碳的栅电极100D中，并通过后续退火工艺从掺杂碳的栅电极100D扩散到未掺杂碳的栅电极100U中。掺杂碳的栅电极100D和未掺杂碳的栅电极100U可以包括具有随机晶体结构的多晶硅。
未掺杂碳的栅电极100U可以包括扩散的掺杂剂111D。掺杂碳的栅电极100D可以包括碳110和注入的掺杂剂111。由于注入的掺杂剂111和扩散的掺杂剂111D包含硼，因此未掺杂碳的栅电极100U可以是掺杂硼的多晶硅，并且掺杂碳的栅电极100D可以是掺杂碳和硼的多晶硅。
掺杂碳的栅电极100D和未掺杂碳的栅电极100U还可以包括钝化物质。可以使用任何合适的钝化物质。例如，钝化物质可以包括氟。钝化物质可以使在栅极电介质层102G与衬底101之间的界面处形成的悬空键钝化。因此，可以改善栅极电介质层102G的可靠性。氟可以与注入的掺杂剂111一起去被注入，并被碳110捕获。
掺杂碳的栅电极100D中的碳110可以捕获注入的掺杂剂111。因此，注入的掺杂剂111的浓度可以高于扩散的掺杂剂111D的浓度。
未掺杂碳的栅电极100U可以极其薄。例如，未掺杂碳的栅电极100U可以比图1的未掺杂碳的栅电极100U′薄(D2<D1)。
未掺杂碳的栅电极100U可以由基于乙硅烷的多晶硅层形成。图1的未掺杂碳的栅电极100U′可以由基于甲硅烷的多晶硅层形成。与基于甲硅烷的多晶硅层相比，基于乙硅烷的多晶硅层可以被形成得更薄并且更保形。例如，基于乙硅烷的多晶硅层可以优选地沉积至
Figure BDA0002312739690000101
厚度D2或更小。因此，未掺杂碳的栅电极100U可以优选地具有
Figure BDA0002312739690000102
厚度D2或更小。掺杂碳的栅电极100D可以优选地包括基于甲硅烷的多晶硅层或基于乙硅烷的多晶硅层。
图4的半导体器件120可以通过减小未掺杂碳的栅电极100U的厚度来增大掺杂碳的栅电极100D的厚度。因此，可以使掺杂碳的栅电极100D所占的厚度最大化，并且可以使未掺杂碳的栅电极100U所占的厚度最小化。
当增大掺杂碳的栅电极100D的厚度时，可以自由地调节掺杂碳的栅电极100D的碳浓度。当减小未掺杂碳的栅电极100U的厚度时，可以有效地减小栅电极G2的厚度。此外，当增大掺杂碳的栅电极100D的厚度时，不仅可以防止硼111的垂直扩散，而且可以防止硼111的横向扩散，以抑制相互扩散。当形成CMOSFET的双多晶硅栅极时，横向扩散可以指示在用于NMOSFET的N型多晶硅与用于PMOSFET的P型多晶硅之间的相互扩散。
由于未掺杂碳的栅电极100U以小厚度保形地形成，因此可以减小未掺杂碳的栅电极100U的厚度。因此，可以有效地减小栅电极G2的厚度。此外，未掺杂碳的栅电极100U可以防止栅极电介质层102G的侵蚀。
图5是示出根据本发明实施例的半导体器件的截面图。
参考图5，半导体器件200可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构200G。栅极结构200G可以是栅极电介质层102G和栅电极G3的叠层。栅电极G3可以包括其中未掺杂碳的栅电极201、掺杂碳的栅电极202和柱状晶体栅电极203被顺序地层叠的叠层。未掺杂碳的栅电极201可以直接接触栅极电介质层102G。衬底101和栅极电介质层102G可以具有与参考图1描述的相同的结构。
未掺杂碳的栅电极201和掺杂碳的栅电极202可以具有随机晶体结构，并且柱状晶体栅电极203可以具有柱状晶体结构。柱状晶体结构可以具有定向晶体结构。柱状晶体结构可以促进掺杂剂扩散。柱状晶体结构可以具有其中掺杂剂比随机晶体结构扩散得更快的定向晶体结构。随机晶体结构也可以称为“非柱状晶体结构”。
掺杂碳的栅电极202可以掺杂有碳110，而未掺杂碳的栅电极201和柱状晶体栅电极203可以未掺杂有碳110。未掺杂碳的栅电极201、掺杂碳的栅电极202和柱状晶体栅电极203中的每个可以掺杂有掺杂剂111或111D。掺杂剂111和111D可以包括N型掺杂剂或P型掺杂剂。掺杂剂111和111D可以优选地包括硼。掺杂剂111和111D可以包括注入的掺杂剂111和扩散的掺杂剂111D。注入的掺杂剂111可以指示通过掺杂工艺注入的掺杂剂，并且扩散的掺杂剂111D可以指示注入的掺杂剂111中的通过退火扩散的一部分。掺杂剂可以被注入到柱状晶体栅电极203中，并通过后续退火工艺从柱状晶体栅电极203扩散到掺杂碳的栅电极202和未掺杂碳的栅电极201中。掺杂碳的栅电极202和未掺杂碳的栅电极201可以包括随机多晶体多晶硅层。柱状晶体栅电极203可以是柱状晶体多晶硅层。
掺杂碳的栅电极202和未掺杂碳的栅电极201可以包括扩散的掺杂剂111D。柱状晶体栅电极203可以包括注入的掺杂剂111。掺杂碳的栅电极202可以包括碳110和扩散的掺杂剂111D。由于注入的掺杂剂111和扩散的掺杂剂111D包含硼，因此未掺杂碳的栅电极201和柱状晶体栅电极203可以是掺杂硼的多晶硅，并且掺杂碳的栅电极202可以是掺杂碳和硼的多晶硅。
掺杂碳的栅电极202、未掺杂碳的栅电极201和柱状晶体栅电极203还可以包括钝化物质。可以使用任何合适的钝化物质。例如，钝化物质可以包括氟。钝化物质可以使在栅极电介质层102G与衬底101之间的界面处形成的悬空键钝化。因此，可以改善栅极电介质层102G的可靠性。氟可以与注入的掺杂剂111一起被注入，并被碳110捕获。可以将氟堆积在掺杂碳的栅电极202中。已发现使用掺杂碳的栅电极202可以改善氟钝化效率。
掺杂碳的栅电极202中的碳110可以捕获扩散的掺杂剂111D。因此，在掺杂碳的栅电极202中的扩散的掺杂剂111D的浓度可以高于未掺杂碳的栅电极201中的扩散的掺杂剂111D的浓度。
柱状晶体栅电极203和掺杂碳的栅电极202可以具有相同的厚度。未掺杂碳的栅电极201的厚度可以小于掺杂碳的栅电极202的厚度。例如，未掺杂碳的栅电极201的厚度可以优选地为
Figure BDA0002312739690000121
或更小。未掺杂碳的栅电极201可以优选地包括基于乙硅烷的多晶硅层。柱状晶体栅电极203和掺杂碳的栅电极202可以优选地包括基于甲硅烷的多晶硅层或基于乙硅烷的多晶硅层。
在一个实施例中，在柱状晶体栅电极203、掺杂碳的栅电极202和未掺杂碳的栅电极201中的每个可以包括多晶硅，因此栅电极G3可以具有三重多晶硅结构。
注入的掺杂剂111可以通过柱状晶体栅电极203的柱状晶体边界快速扩散。上述结构使得注入的掺杂剂111通过柱状晶体栅电极203的柱状晶体边界更快地扩散，并且掺杂碳的栅电极202中的扩散的掺杂剂111D的浓度可以保持在高浓度。
由于掺杂碳的栅电极202和未掺杂碳的栅电极201具有随机多晶结构，因此掺杂碳的栅电极202和未掺杂碳的栅电极201可以抑制扩散的掺杂剂111D扩散到栅极电介质层102G。此外，由于掺杂碳的栅电极202中的碳110捕获了扩散的掺杂剂111D，因此碳110可以进一步抑制扩散的掺杂剂111D扩散到栅极电介质层102G。
可以通过柱状晶体栅电极203和掺杂碳的栅电极202来改善多晶硅耗尽率PDR。此外，尽管注入的掺杂剂111的浓度低，但是可以改善多晶硅耗尽率PDR。
掺杂碳的栅电极202和柱状晶体栅电极203的叠层还可以使注入的掺杂剂111的垂直分布最大化，并进一步防止横向扩散。
未掺杂碳的栅电极201、掺杂碳的栅电极202和柱状晶体栅电极203的叠层可以提高扩散的掺杂剂111D的捕获效率，从而改善多晶硅耗尽率PDR。
未掺杂碳的栅电极201可以防止栅极电介质层102G的泄漏电流。
图6A至图6C是示出用于制造图5的半导体器件的方法的示例的截面图。
如图6A所示，可以在衬底101上方形成栅极电介质材料102。可以在衬底101上形成栅极电介质材料102。可以在栅极电介质材料102上形成未掺杂碳的多晶硅层103。未掺杂碳的多晶硅层103可以处于未掺杂有导电掺杂剂的未掺杂状态。未掺杂碳的多晶硅层103可以不包括碳。未掺杂碳的多晶硅层103可以被形成为超薄。未掺杂碳的多晶硅层103可以由基于乙硅烷的多晶硅层形成。基于乙硅烷的多晶硅层可以比基于甲硅烷的多晶硅层形成得更薄且更保形。可以将基于乙硅烷的多晶硅层沉积到小厚度，优选为
Figure BDA0002312739690000131
或更小。因此，未掺杂碳的多晶硅层103可以优选地具有小厚度，优选为
Figure BDA0002312739690000132
或更小。
然后，可以在未掺杂碳的多晶硅层103上形成掺杂碳的多晶硅层104。
可以原位形成未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。当形成掺杂碳的多晶硅层104时，可以原位掺杂碳110。当碳的含量太高时，碳110可以在后续活化工艺期间抑制导电掺杂剂的活化。因此，应将掺杂碳的多晶硅层104中的碳110的浓度控制在防止在后续活化工艺中将掺杂剂活化的值以下。因此，当硼为掺杂剂时，发现掺杂碳的多晶硅层104内的碳110的浓度优选为1010原子/cm3或更小。当沉积掺杂碳的多晶硅层104时，可以原位掺杂碳110。例如，当沉积掺杂碳的多晶硅层104时，可以应用硅源材料和碳源材料。碳110的浓度可以沿着掺杂碳的多晶硅层104的厚度而是恒定的。碳110可以均匀地分布在掺杂碳的多晶硅层104内。一旦形成掺杂碳的多晶硅层103，则可以停止碳源材料的供应以形成未掺杂碳的层104。在另一实施例中，掺杂碳的多晶硅层104可以是渐变掺杂碳的多晶硅层。例如，可以通过在掺杂碳的多晶硅层104的原位形成工艺期间逐渐改变碳源材料的流速来使掺杂碳的多晶硅层104中的碳浓度渐变。例如，在掺杂碳的多晶硅层104的原位形成工艺期间，可以逐渐或逐步地增大或减少碳浓度，以形成具有期望的碳浓度分布的掺杂碳的多晶硅层104。
可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。可以使用第一硅源材料来沉积未掺杂碳的多晶硅层103。可以使用第二硅源材料和碳源材料来沉积掺杂碳的多晶硅层104。
当沉积未掺杂碳的多晶硅层103时，优选地，可以使用乙硅烷(Si2H6)作为第一硅源材料。
当沉积掺杂碳的多晶硅层104时，优选地，可以使用甲硅烷(SiH4)或乙硅烷(Si2H6)作为第二硅源材料。碳氢化合物(例如，C2H4)可以用作碳源材料。
用于掺杂碳的多晶硅层104的优选厚度可以是
Figure BDA0002312739690000141
或更大。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。更优选地，掺杂碳的多晶硅层104的厚度可以为
Figure BDA0002312739690000142
至
Figure BDA0002312739690000143
最优选地为
Figure BDA0002312739690000144
至
Figure BDA0002312739690000145
未掺杂碳的多晶硅层103的厚度可以与掺杂碳的多晶硅层104的厚度相同。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。未掺杂碳的多晶硅层103的厚度可以比掺杂碳的多晶硅层104至少小25％，更优选地比掺杂碳的多晶硅层104至少小50％，最优选地，比掺杂碳的多晶硅层104小70％。减小掺杂碳的多晶硅层104和未掺杂碳的多晶硅层103的厚度对于减小半导体器件的整体尺寸是有利的。在一个实施例中，未掺杂碳的多晶硅层103的厚度可以优选为
Figure BDA0002312739690000146
或更小。优选地，掺杂碳的多晶硅层104可以具有
Figure BDA0002312739690000147
或更大的厚度。为了增大掺杂碳的多晶硅层104的厚度，当沉积掺杂碳的多晶硅层104时，可以优选地使用甲硅烷(SiH4)。
柱状晶体多晶硅层105可以原位形成在掺杂碳的多晶硅层104上。柱状晶体多晶硅层105可以包括柱状晶粒结构105G和晶体边界105B。柱状晶粒结构105G的每个可以优选地由在层叠方向上封装的多个柱状晶体形成。
优选地，柱状晶体多晶硅层105可以具有与掺杂碳的多晶硅层104相同的厚度并且具有比未掺杂碳的多晶硅层103大的厚度。柱状晶体多晶硅层105可以掺杂或不掺杂碳。优选地，如图6A所示，柱状晶体多晶硅层105可以不掺杂碳。当沉积柱状晶体多晶硅层105时，甲硅烷(SiH4)或乙硅烷(Si2H6)可以用作硅源材料。可以在比掺杂碳的多晶硅层104高的温度下形成柱状晶体多晶硅层105，以具有柱状晶粒结构105G和晶体边界105B。
如图6B所示，可以在柱状晶体多晶硅层105上执行掺杂工艺121。掺杂工艺121可以是N型或P型掺杂剂的掺杂工艺。掺杂剂111可以包括作为导电掺杂剂的N型掺杂剂或P型掺杂剂。例如，掺杂剂111可以包括诸如硼的P型掺杂剂，或者诸如磷(P)或砷(As)的N型掺杂剂。优选地，掺杂工艺121可以包括用硼111掺杂柱状晶体多晶硅层105。硼111的掺杂工艺121可以使用硼(B)、BF2、BF3或其组合作为硼源材料。硼111的掺杂工艺121可以包括离子束注入、等离子体掺杂(PLAD)或其组合。硼111的掺杂工艺121可以是硼(B)离子束注入、BF2离子束注入或BF3等离子体掺杂。硼111的掺杂工艺121可以优选地包括使用导电掺杂剂(例如，使用硼离子束注入的硼(B))和钝化物质(例如使用氟离子束注入的氟(F))掺杂。例如，可以顺序地执行导电掺杂剂注入和钝化物质注入。
可以使用氟(F)离子束注入、BF2离子束注入和/或BF3等离子体掺杂而将掺杂碳的多晶硅层104掺杂有作为钝化物质的氟。在后续工艺期间，氟可以用作钝化物质以使在栅极电介质材料102与衬底101之间的界面处形成的悬空键钝化。氟钝化可以改善栅极电介质材料102的可靠性。氟可以与硼111一起被注入到掺杂碳的多晶硅层104中。氟可以被掺杂碳的多晶硅层104中的碳110捕获。因此，可以防止氟的向外扩散以改善钝化效率。可以使用其他合适的钝化物质。
当将离子束注入应用为硼111的掺杂工艺121时，可以基于在柱状晶体多晶硅层105与掺杂碳的多晶硅层104之间的边界来限定用于硼注入的投射范围Rp。投射范围意指硼掺杂剂的峰值浓度深度。因此，可以将硼111的离子束注入121设计成在柱状晶体多晶硅层105与掺杂碳的多晶硅层104之间的边界处具有投射范围Rp。
通过掺杂工艺121而掺杂有硼111的柱状晶体多晶硅层105可以变成掺杂硼的柱状晶体多晶硅层105D。
在另一实施例中，可以在形成掺杂碳的多晶硅层104之后执行硼111的掺杂工艺121。可以不在柱状晶体多晶硅层105上执行硼111的掺杂工艺121。例如，在形成掺杂碳的多晶硅层104之后，可以应用等离子体掺杂作为硼111的掺杂工艺121。
如图6C所示，可以执行退火131。可以通过退火131执行掺杂剂扩散。退火131可以称为活化退火，并且掺杂剂可以通过退火131而被活化。掺杂剂活化和扩散可以包括硼111的活化和扩散。
在执行退火131时，硼111可以在掺杂硼的柱状晶体多晶硅层105D中快速扩散。硼111可以沿着图6A的晶体边界105B快速扩散。此外，硼111可以从掺杂硼的柱状晶体多晶硅层105D扩散到掺杂碳的多晶硅层104中。从掺杂硼的柱状晶体多晶硅层105D扩散的大部分扩散硼111D可以位于掺杂碳的多晶硅层104中。掺杂有扩散硼111D的掺杂碳的多晶硅层104可以被称为“掺杂硼和碳的多晶硅层104D”。扩散的硼111D可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D中。由于掺杂硼和碳的多晶硅层104D中的碳110捕获了大部分扩散的硼111D，因此可以使扩散的硼111D向未掺杂碳的多晶硅层103中的扩散最小化。
在执行退火131时，硼111的扩散可能会持续发生。然而，仅少量的硼111D可从掺杂硼和碳的多晶硅层104D扩散。随着少量的硼111的扩散，未掺杂碳的多晶硅层103可以变成掺杂硼的多晶硅层103D。掺杂硼的多晶硅层103D可以包括扩散的硼111D。掺杂硼的多晶硅层103D可以未掺杂有碳。掺杂硼的多晶硅层103D的硼浓度可以远低于掺杂硼和碳的多晶硅层104D的硼浓度。
在执行退火131时，掺杂硼的多晶硅层103D的扩散的硼111D可以扩散到与栅极电介质材料102的界面，但不渗透到栅极电介质材料102中。
尽管如上所述执行了退火131，但是大部分扩散的硼可能不会渗透到栅极电介质材料102中，并且优选地基本上没有扩散的硼111D渗透，因为大部分扩散的硼111D被碳110捕获。因此，可以改善多晶硅耗尽率(PDR)。
在执行退火131时，可以通过掺杂硼和碳的多晶硅层104D中的碳110防止氟的向外扩散。氟的向外扩散可以指示氟被解吸到掺杂硼和碳的多晶硅层104D的外部的现象。由于氟被碳110捕获，因此可以抑制向外扩散。氟可以从未掺杂有碳的掺杂硼的多晶硅层103D向外扩散到掺杂硼和碳的多晶硅层104D和掺杂硼的柱状晶体多晶硅层105D中，但是向外扩散的氟可以被掺杂硼和碳的多晶硅层104D中的碳110捕获。可以将被碳110捕获的氟堆积在掺杂硼和碳的多晶硅层104D中，并且堆积的氟可以在后续工艺中改善氟钝化效率。
在退火131之后，可以在栅极电介质材料102上形成掺杂硼的多晶硅层103D、掺杂硼和碳的多晶硅层104D以及掺杂硼的柱状晶体多晶硅层105D的叠层。掺杂硼的多晶硅层103D可以掺杂有扩散的硼111D，并且掺杂硼和碳的多晶硅层104D可以掺杂有碳110和扩散的硼111D。掺杂硼的柱状晶体多晶硅层105D可以掺杂有硼111。
随后，可以顺序地刻蚀掺杂硼的柱状晶体多晶硅层105D、掺杂硼和碳的多晶硅层104D、掺杂硼的多晶硅层103D和栅极电介质材料102。因此，如图5所示，可以形成栅极结构200G。
栅极结构200G可以是栅极电介质层102G和栅电极G3的叠层。栅电极G3可以具有未掺杂碳的栅电极201、掺杂碳的栅电极202和柱状晶体栅电极203的层叠结构。掺杂碳的栅电极202可以包含碳110，并且未掺杂碳的栅电极201和柱状晶体栅电极203可以不包含碳110。未掺杂碳的栅电极201可以包括扩散的硼111D，并且掺杂硼和碳的栅电极202可以包括扩散的硼111D。柱状晶体栅电极203可以包括硼111。未掺杂碳的栅电极201、掺杂碳的栅电极202和柱状晶体栅电极203可以包括任何合适的钝化物质，优选地包括氟作为钝化物质。可以通过刻蚀掺杂硼的多晶硅层103D来形成未掺杂碳的栅电极201。可以通过刻蚀掺杂硼和碳的多晶硅层104D来形成掺杂碳的栅电极202。可以通过刻蚀掺杂硼的柱状晶体多晶硅层105D来形成柱状晶体栅电极203。可以通过刻蚀栅极电介质材料102来形成栅极电介质层102G。
图7是示出根据本发明实施例的半导体器件的截面图。
参考图7，半导体器件300可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构300G。栅极结构300G可以是栅极电介质层102G和栅电极G4的叠层。栅电极G4可以包括未掺杂碳的栅电极301、掺杂碳的栅电极302和柱状晶体栅电极303的叠层。未掺杂碳的栅电极301可以直接接触栅极电介质层102G。衬底101和栅极电介质层102G可以具有与参考图1描述的相同的结构。
掺杂碳的栅电极302可以掺杂有碳110，并且未掺杂碳的栅电极301和柱状晶体栅电极303可以未掺杂有碳110。未掺杂碳的栅电极301、掺杂碳的栅电极302和柱状晶体栅电极303可以分别掺杂有掺杂剂111D、111、112D和112。掺杂剂111D、111、112D和112可以包括N型掺杂剂或P型掺杂剂。掺杂剂111D、111、112D和112可以优选地包括硼。掺杂剂111D、111、112D和112可以包括注入的掺杂剂111和112以及扩散的掺杂剂111D和112D。注入的掺杂剂111和112可以指示通过掺杂工艺注入的掺杂剂，并且扩散的掺杂剂111D和112D可以指示注入的掺杂剂111和112中的通过退火扩散的的一部分。掺杂碳的栅电极302可以掺杂有注入的掺杂剂111，柱状晶体栅电极303可以掺杂有注入的掺杂剂112，并且注入的掺杂剂111和112可以通过后续退火工艺来扩散。柱状晶体栅电极303、掺杂碳的栅电极302和未掺杂碳的栅电极301可以包括多晶硅。未掺杂碳的栅电极301和掺杂碳的栅电极302可以包括随机多晶体多晶硅层。柱状晶体栅电极303可以包括柱状晶体多晶硅层。
掺杂碳的栅电极302可以包括扩散的掺杂剂112D，而未掺杂碳的栅电极301可以包括扩散的掺杂剂111D。掺杂碳的栅电极302可以包括注入的掺杂剂111，并且柱状晶体栅电极303可以包括注入的掺杂剂112。掺杂碳的栅电极302可以包括碳110、注入的掺杂剂111和扩散的掺杂剂112D。由于注入的掺杂剂111和112以及扩散的掺杂剂111D和112D包括硼，因此未掺杂碳的栅电极301和柱状晶体栅电极303可以是掺杂硼的多晶硅，并且掺杂碳的栅电极302可以是掺杂碳和硼的多晶硅。
在另一个实施例中，柱状晶体栅电极303可以不包括注入的掺杂剂112。在这种情况下，掺杂碳的栅电极302可以不包括扩散的掺杂剂112D。因此，栅电极G4可以包括注入的掺杂剂111和扩散的掺杂剂111D，而不包括注入的掺杂剂112和扩散的掺杂剂112D。
在另一个实施例中，掺杂碳的栅电极302可以不包括注入的掺杂剂111。在这种情况下，未掺杂碳的栅电极301可以不包括扩散的掺杂剂111D。因此，栅电极G4可以包括注入的掺杂剂112和扩散的掺杂剂112D，而不包括注入的掺杂剂111和扩散的掺杂剂111D。
掺杂碳的栅电极302和未掺杂碳的栅电极301还可以包括钝化物质。钝化物质可以是任何合适的钝化物质，并且优选地可以包括氟(F)。钝化物质可以使在栅极电介质层102G与衬底101之间的界面处形成的悬空键钝化。因此，可以改善栅极电介质层102G的可靠性。氟可以与注入的掺杂剂111和112一起被注入，并被碳110捕获。
掺杂碳的栅电极302中的碳110可以捕获扩散的掺杂剂112D和注入的掺杂剂111。
柱状晶体栅电极303和掺杂碳的栅电极302可以具有相同的厚度。未掺杂碳的栅电极301的厚度可以小于掺杂碳的栅电极302的厚度。例如，未掺杂碳的栅电极301的厚度可以优选为
Figure BDA0002312739690000181
或更小。
当柱状晶体栅电极303、掺杂碳的栅电极302和未掺杂碳的栅电极301中的每个包括多晶硅时，栅电极G4可以具有三重多晶硅结构。
注入的掺杂剂112可以通过柱状晶体栅电极303的柱状晶粒快速且容易地扩散。由于掺杂碳的栅电极302捕获了扩散的掺杂剂112D和注入的掺杂剂111，因此可以改善多晶硅耗尽率PDR。由于形成了柱状晶体栅电极303和掺杂碳的栅电极302，因此可以仅通过具有低浓度的注入的掺杂剂111和112改善多晶硅耗尽率PDR。
掺杂碳的栅电极302和柱状晶体栅电极303的叠层还可以使注入的掺杂剂111和112的垂直分布最大化，并进一步防止横向扩散。
未掺杂碳的栅电极301、掺杂碳的栅电极302和柱状晶体栅电极303的叠层可以增大注入的掺杂剂111和扩散的掺杂剂112D的捕获效率，从而改善多晶硅的耗尽率PDR。
未掺杂碳的栅电极301可以防止栅极电介质层102G的泄漏电流。
图8A至图8E是示出用于制造图7的半导体器件的方法的示例的截面图。
如图8A所示，可以在衬底101上方形成栅极电介质材料102。可以在衬底101上形成栅极电介质材料102。可以在栅极电介质材料102上形成未掺杂碳的多晶硅层103。未掺杂碳的多晶硅层103可以处于未掺杂有导电掺杂剂的未掺杂状态。未掺杂碳的多晶硅层103可以不包括碳。未掺杂碳的多晶硅层103可以被形成为超薄。未掺杂碳的多晶硅层103可以由基于乙硅烷的多晶硅层形成。与基于甲硅烷的多晶硅层相比，基于乙硅烷的多晶硅层可以被形成得更薄并且更保形。可以将乙硅烷基多晶硅层沉积到小厚度，优选为
Figure BDA0002312739690000182
或更小。因此，未掺杂碳的多晶硅层103可优选具有小厚度，优选为
Figure BDA0002312739690000183
或更小。
然后，可以在未掺杂碳的多晶硅层103上形成掺杂碳的多晶硅层104。
可以原位形成未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。当形成掺杂碳的多晶硅层104时，可以原位掺杂碳110。当碳的含量太高时，碳110可以在后续活化工艺期间抑制导电掺杂剂的活化。因此，应将掺杂碳的多晶硅层104中的碳110的浓度控制在防止在后续活化工艺中将掺杂剂活化的值以下。因此，在硼为掺杂剂时，发现掺杂碳的多晶硅层104内的碳110的浓度优选为1010原子/cm3或更小。当沉积掺杂碳的多晶硅层104时，可以原位掺杂碳110。例如，当沉积掺杂碳的多晶硅层104时，可以应用硅源材料和碳源材料。碳110可以均匀地分布在掺杂碳的多晶硅层104内。碳110的浓度可以沿着掺杂碳的多晶硅层104的厚度而是恒定的。一旦形成掺杂碳的多晶硅层103，则可以停止碳源材料的供应以形成未掺杂碳的层104。在另一个实施例中，掺杂碳的多晶硅层104可以是渐变掺杂碳的多晶硅层。例如，可以通过在掺杂碳的多晶硅层104的原位形成工艺期间逐渐改变碳源材料的流速来使掺杂碳的多晶硅层104中的碳浓度渐变。例如，在掺杂碳的多晶硅层104的原位形成工艺期间，可以逐渐或逐步地增大或减少碳浓度，以形成具有期望的碳浓度分布的掺杂碳的多晶硅层104。
可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。可以使用第一硅源材料来沉积未掺杂碳的多晶硅层103。可以使用第二硅源材料和碳源材料来沉积掺杂碳的多晶硅层104。
当沉积未掺杂碳的多晶硅层103时，优选地，可以将乙硅烷(Si2H6)用作第一硅源材料。
当沉积掺杂碳的多晶硅层104时，优选地，可以将甲硅烷(SiH4)或乙硅烷(Si2H6)用作第二硅源材料。碳氢化合物(例如，C2H4)可以用作碳源材料。
掺杂碳的多晶硅层104的优选厚度可以是
Figure BDA0002312739690000191
或更大。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。更优选地，掺杂碳的多晶硅层104的厚度可以为
Figure BDA0002312739690000192
至
Figure BDA0002312739690000193
最优选地为
Figure BDA0002312739690000194
至
Figure BDA0002312739690000195
未掺杂碳的多晶硅层103的厚度可以与掺杂碳的多晶硅层104的厚度相同。优选地，未掺杂碳的多晶硅层103的厚度可以小于掺杂碳的多晶硅层104的厚度。未掺杂碳的多晶硅层103的厚度可以比掺杂碳的多晶硅层104至少小25％，更优选地比掺杂碳的多晶硅层104至少小50％，最优选地，比掺杂碳的多晶硅层104小70％。减小掺杂碳的多晶硅层104和未掺杂碳的多晶硅层103的厚度对于减小半导体器件的整体尺寸是有利的。在一个实施例中，未掺杂碳的多晶硅层103的厚度可以优选为
Figure BDA0002312739690000196
或更小。优选地，掺杂碳的多晶硅层104可以具有
Figure BDA0002312739690000197
或更大的厚度。为了增大掺杂碳的多晶硅层104的厚度，当沉积掺杂碳的多晶硅层104时，可以优选地使用甲硅烷(SiH4)。
如图8B所示，可以在掺杂碳的多晶硅层104上执行第一掺杂工艺121。第一掺杂工艺121可以是N型或P型掺杂剂的掺杂工艺。例如，第一掺杂工艺121可以包括将掺杂碳的多晶硅层104掺杂有第一硼111。第一硼111的第一掺杂工艺121可以使用B、BF2或BF3作为硼源。第一硼111的第一掺杂工艺121可以包括离子束注入、等离子体掺杂(PLAD)或其组合。除了第一硼111之外，可以注入另一种P型掺杂剂或N型掺杂剂。
第一硼111的第一掺杂工艺121可以使用B离子束注入、BF2离子束注入和/或BF3等离子体掺杂。第一硼111的第一掺杂工艺121可以优选地包括可以顺序地执行的硼(B)离子束注入和氟(F)离子束注入。掺杂碳的多晶硅层104可以优选地通过氟(F)离子束注入、BF2离子束注入和/或BF3等离子体掺杂而被掺杂有氟。在后续工艺中，用作钝化物质的氟可以使在栅极电介质材料102与衬底101之间的界面处形成的悬空键钝化。氟钝化可以改善栅极电介质材料102的可靠性。可以将氟与第一硼111一起注入到掺杂碳的多晶硅层104中。氟可以被掺杂碳的多晶硅层104中的碳110捕获。因此，可以防止氟的向外扩散以改善钝化效率。未掺杂碳的多晶硅层103可以掺杂有氟。
可以通过第一掺杂工艺121来形成掺杂硼和碳的多晶硅层104D，并且掺杂硼和碳的多晶硅层104D可以指示掺杂有第一硼111的掺杂碳的多晶硅层104。
掺杂硼和碳的多晶硅层104D可以是掺杂有硼和碳两者的掺杂的多晶硅层。第一硼111可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D中。
当执行第一掺杂工艺121时，未掺杂碳的多晶硅层103也可以掺杂有少量的第一硼111。然而，大部分的第一硼111可以被碳110捕获并位于掺杂硼和碳的多晶硅层104D中。
由于在沉积随后的柱状晶体多晶硅层105之前执行第一硼111的第一掺杂工艺121，因此可以增大掺杂硼和碳的多晶硅层104D的硼浓度。此外，可以增大在掺杂硼和碳的多晶硅层104D中捕获的第一硼111的量。
如图8C所示，可以在掺杂硼和碳的多晶硅层104D上形成柱状晶体多晶硅层105。柱状晶体多晶硅层105可以包括柱状晶粒结构105G和晶体边界105B。柱状晶体多晶硅层105可以具有与掺杂硼和碳的多晶硅层104D相同的厚度，并且可以具有比未掺杂碳的多晶硅层103大的厚度。柱状晶体多晶硅层105可以是未掺杂碳的柱状晶体多晶硅层。
如图8D所示，可以在柱状晶体多晶硅层105上执行第二掺杂工艺122。第二掺杂工艺122可以是另一种掺杂剂的掺杂工艺。另一掺杂剂可以是与第一掺杂工艺121的掺杂剂相同的材料。第二掺杂工艺122可以是N型掺杂剂或P型掺杂剂的掺杂工艺。例如，第二掺杂工艺122可以包括将柱状晶体多晶硅层105掺杂有第二硼112。第二硼112的第二掺杂工艺122可以使用B、BF2或BF3作为硼源。第二硼112的第二掺杂工艺122可以包括离子束注入、等离子体掺杂(PLAD)或其组合。
第二硼112的第二掺杂工艺122可以优选包括硼(B)离子束注入、BF2离子束注入和/或BF3等离子体掺杂。第二硼112的第二掺杂工艺122可以优选地包括可以顺序地执行的硼(B)离子束注入和氟(F)离子束注入。优选地，柱状晶体多晶硅层105可以通过氟(F)离子束注入、BF2离子束注入和/或BF3等离子掺杂而被掺杂有氟。在后续工艺中，用作钝化物质的氟可以使在栅极电介质材料102与衬底101之间的界面处形成的悬空键钝化。氟钝化可以改善栅极电介质材料102的可靠性。可以将氟与第二硼112一起注入到柱状晶体多晶硅层105中。一部分氟可以被掺杂碳的多晶硅层104中的碳110捕获。
可以通过第二掺杂工艺122形成掺杂硼的柱状晶体多晶硅层105D。掺杂硼的柱状晶体多晶硅层105D可以指示掺杂有第二硼112的柱状晶体多晶硅层105。
在另一个实施例中，可以应用等离子体掺杂作为第一硼111的第一掺杂工艺121，并且可以应用离子束注入作为第二硼112的第二掺杂工艺122。当应用离子束注入作为第二掺杂工艺122时，可以基于柱状晶体多晶硅层105与掺杂硼和碳的多晶硅层104D之间的边界来限定投射范围Rp。
如图8E所示，可以执行退火131。可以通过退火131执行掺杂剂的扩散。退火131可以被称为活化退火，并且掺杂剂可以通过退火131而被活化。掺杂剂的活化和扩散可以包括第二硼112和第一硼111的活化和扩散。
在执行退火131时，硼112可以在掺杂硼的柱状晶体多晶硅层105D中快速扩散。第二硼112可以沿着图8C的晶体边界105B快速扩散。此外，第二硼112可以从掺杂硼的柱状晶体多晶硅层105D扩散到掺杂硼和碳的多晶硅层104D中。从掺杂硼的柱状晶体多晶硅层105D扩散的大部分扩散的第二硼112D可以位于掺杂硼和碳的多晶硅层104D中。掺杂有扩散的第二硼112D的掺杂硼和碳的多晶硅层104D〞可以包括扩散的第二硼112D和第一硼111。扩散的第二硼112D和第一硼111可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D〞中。由于掺杂硼和碳的多晶硅层104D〞中的碳110捕获了大部分扩散的第二硼112D和第一硼111，因此可以使扩散的第二硼112D和第一硼111到未掺杂碳的多晶硅层103中的扩散最小化。
在执行退火131时，第二硼112和第一硼111的扩散可以持续发生。然而，仅少量扩散的第一硼111D可以从掺杂硼和碳的多晶硅层104D〞扩散。随着少量的第一硼111的扩散，未掺杂碳的多晶硅层103可以变成掺杂硼的多晶硅层103D。掺杂硼的多晶硅层103D可以包括扩散的第一硼111D。掺杂硼的多晶硅层103D可以未掺杂有碳。掺杂硼的多晶硅层103D的硼浓度可以远低于掺杂硼和碳的多晶硅层104D的硼浓度。
在执行退火131时，掺杂硼的多晶硅层103D的扩散的第一硼111D可以扩散到与栅极电介质材料102的界面，但不渗透到栅极电介质材料102中。
尽管如上所述执行了退火131，但是大部分第一硼111和扩散的第二硼112D可能不会渗透到栅极电介质材料102中，因为大部分的第一硼111和扩散的第二硼112D被碳110捕获。因此，可以改善多晶硅耗尽率(PDR)。
在执行退火131时，可以通过掺杂硼和碳的多晶硅层104D〞中的碳110防止氟的向外扩散。由于氟被碳110捕获，因此可以抑制向外扩散。氟可以从未掺杂有碳的掺杂硼的多晶硅层103D向外扩散到掺杂硼和碳的多晶硅层104D〞和掺杂硼的柱状晶体多晶硅层105D中，但是可以通过掺杂硼和碳的多晶硅层104D〞中的碳110来捕获向外扩散的氟。可以将被碳110捕获的氟堆积在掺杂硼和碳的多晶硅层104D〞中，并且堆积的氟可以在后续工艺中改善氟钝化效率。
在退火131之后，可以在栅极电介质材料102上形成掺杂硼的多晶硅层103D、掺杂硼和碳的多晶硅层104D〞以及掺杂硼的柱状晶体多晶硅层105D的叠层。掺杂硼的多晶硅层103D可以掺杂有扩散的硼111D，并且掺杂硼和碳的多晶硅层104D〞可以掺杂有碳110、第一硼111和扩散的第二硼112D。掺杂硼的柱状晶体多晶硅层105D可以掺杂有第二硼112。
随后，可以顺序地刻蚀掺杂硼的柱状晶体多晶硅层105D、掺杂硼和碳的多晶硅层104D〞、掺杂硼的多晶硅层103D和栅极电介质材料102。因此，如图7所示，可以形成栅极结构300G。
栅极结构300G可以是栅极电介质层102G和栅电极G4的叠层。栅电极G4可以具有包括未掺杂碳的栅电极301、掺杂碳的栅电极302和柱状晶体栅电极303的叠层。掺杂碳的栅电极302可以包含碳110，并且未掺杂碳的栅电极301和柱状晶体栅电极303可以不包含碳110。未掺杂碳的栅电极301可以包括扩散的第一硼111D，并且掺杂硼和碳的栅电极302可以包括第一硼111和第二扩散的硼112D。柱状晶体栅电极303可以包括第二硼112。未掺杂碳的栅电极301、掺杂碳的栅电极302和柱状晶体栅电极303可以包括任何合适的钝化物质，优选包括氟作为钝化物质。可以通过刻蚀掺杂硼的多晶硅层103D来形成未掺杂碳的栅电极301。可以通过刻蚀掺杂硼和碳的多晶硅层104D〞来形成掺杂碳的栅电极302。可以通过刻蚀掺杂硼的柱状晶体多晶硅层105D来形成柱状晶体栅电极303。可以通过刻蚀栅极电介质材料102来形成栅极电介质层102G。
在上述实施例中，可以在掺杂碳的多晶硅层104和柱状晶体多晶硅层105之间执行第一掺杂工艺121。碳110可以包含在掺杂碳的多晶硅层104中，从而使均匀掺杂硼成为可能。
由于在沉积掺杂碳的多晶硅层104之后执行第一掺杂工艺121，所以可以增大掺杂碳的多晶硅层104的掺杂剂(即，硼)浓度。
当执行第二掺杂工艺122时，掺杂硼和碳的多晶硅层104D可以被柱状晶体多晶硅层105物理覆盖，这使防止第一硼111向外扩散成为可能。
因为插入了未掺杂碳的多晶硅层103，所以能使对栅极电介质层102G的损坏最小化。
结果，本实施例可以改善负偏压温度不稳定性(NBTI)，同时改善多晶硅耗尽率(PDR)。
在图8A至图8E所示的实施例中，可以执行第一硼111的第一掺杂工艺121和第二硼112的第二掺杂工艺122两者。
在硼掺杂工艺的其他实施例中，可以省略第二硼112的第二掺杂工艺122，并且可以仅执行第一硼111的第一掺杂工艺121。此外，可以省略第一硼111的第一掺杂工艺121，并且可以仅执行第二硼112的第二掺杂工艺122。
图9是示出根据本发明实施例的半导体器件的截面图。
参考图9，半导体器件400可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构400G。栅极结构400G可以是栅极电介质层102G和栅电极G5的叠层。栅电极G5可以包括未掺杂碳的栅电极401、掺杂碳的栅电极402、界面氧化物404和柱状晶体栅电极403的叠层。未掺杂碳的栅电极401可以直接接触栅极电介质层102G。衬底101和栅极电介质层102G可以具有与参考图1描述的相同的结构。
掺杂碳的栅电极402可以掺杂有碳110。未掺杂碳的栅电极401和柱状晶体栅电极403可以未掺杂有碳110。未掺杂碳的栅电极401、掺杂碳的栅电极402和柱状晶体栅电极403可以分别掺杂有掺杂剂111D、111、112D和112。掺杂剂111D、111、112D和112可以包括N型掺杂剂或P型掺杂剂。掺杂剂111D、111、112D和112可以优选地包括硼。掺杂剂111D、111、112D和112可以包括注入的掺杂剂111和112以及扩散的掺杂剂111D和112D。注入的掺杂剂111和112可以指示通过掺杂工艺注入的掺杂剂，并且扩散的掺杂剂111D和112D可以指示注入的掺杂剂111和112中的通过退火扩散的一部分。掺杂碳的栅电极402可以掺杂有注入的掺杂剂111，柱状晶体栅电极403可以掺杂有注入的掺杂剂112，并且注入的掺杂剂111和112可以通过后续退火工艺来扩散。掺杂碳的栅电极402和未掺杂碳的栅电极401可以包括随机多晶体多晶硅层。柱状晶体栅电极403可以是柱状晶体多晶硅层。
掺杂碳的栅电极402和未掺杂碳的栅电极401可以分别包括扩散的掺杂剂112D和111D。掺杂碳的栅电极402和柱状晶体栅电极403可以分别包括注入的掺杂剂111和112。掺杂碳的栅电极402可以包括碳110、注入的掺杂剂111和扩散的掺杂剂112D。由于注入的掺杂剂111和112以及扩散的掺杂剂111D和112D包含硼，因此未掺杂碳的栅电极401和柱状晶体栅电极403可以是掺杂硼的多晶硅，并且掺杂碳的栅电极402可以是掺杂碳和硼的多晶硅。
在另一个实施例中，柱状晶体栅电极403可以不包括注入的掺杂剂112。在这种情况下，掺杂碳的栅电极402和界面氧化物404可以不包括扩散的掺杂剂112D。因此，栅电极G5可以包括注入的掺杂剂111和扩散的掺杂剂111D，而不包括注入的掺杂剂112和扩散的掺杂剂112D。
在另一个实施例中，掺杂碳的栅电极402和界面氧化物404可以包括扩散的掺杂剂112D，但不包括注入的掺杂剂111。在这种情况下，未掺杂碳的栅电极401可以不包括扩散的掺杂剂111D。因此，栅电极G5可以包括注入的掺杂剂112和扩散的掺杂剂112D，而不包括注入的掺杂剂111和扩散的掺杂剂111D。
掺杂碳的栅电极402和未掺杂碳的栅电极401还可以包括钝化物质。钝化物质可以是任何合适的钝化物质，并且优选地可以包括氟(F)。钝化物质可以使在栅极电介质层102G与衬底101之间的界面处形成的悬空键钝化。因此，可以改善栅极电介质层102G的可靠性。氟可以与注入的掺杂剂111和112一起被注入，并被碳110捕获。
掺杂碳的栅电极402中的碳110可以捕获扩散的掺杂剂112D和注入的掺杂剂111。
柱状晶体栅电极403和掺杂碳的栅电极402可以具有相同的厚度。未掺杂碳的栅电极401的厚度可以小于掺杂碳的栅电极402的厚度。例如，未掺杂碳的栅电极401的厚度可以优选为
Figure BDA0002312739690000241
或更小。未掺杂碳的栅电极401可以优选地包括基于乙硅烷的多晶硅层。柱状晶体栅电极403和掺杂碳的栅电极402可以优选地包括基于甲硅烷的多晶硅层或基于乙硅烷的多晶硅层。
当柱状晶体栅电极403、掺杂碳的栅电极402和未掺杂碳的栅电极401中的每个包括多晶硅时，半导体器件400的栅电极G5可以具有三重多晶硅结构。
注入的掺杂剂112可以沿着柱状晶体栅电极403的柱状晶体边界快速扩散。因此，掺杂碳的栅电极402的扩散的掺杂剂112D的浓度可以保持在高浓度。
由于掺杂碳的栅电极402和未掺杂碳的栅电极401具有随机多晶结构，因此掺杂碳的栅电极402和未掺杂碳的栅电极401可以抑制注入的掺杂剂111和扩散的掺杂剂111D扩散到栅极电介质层102G。此外，由于掺杂碳的栅电极402中的碳110捕获了扩散的掺杂剂112D和注入的掺杂剂111，因此碳110可以进一步抑制扩散的掺杂剂112D和注入的掺杂剂111扩散到栅极电介质层102G。
栅电极G5还可以包括在柱状晶体栅电极403与掺杂碳的栅电极402之间的界面氧化物404。界面氧化物404可以包含掺杂剂。界面氧化物404可以包含硼。例如，界面氧化物404可以是掺杂硼的氧化硅。
界面氧化物404可以在柱状晶体栅电极403与掺杂碳的栅电极402之间形成不连续的界面。
界面氧化物404可以被形成为超薄。界面氧化物404可以是通过选择性地氧化掺杂碳的栅电极402的表面而获得的氧化物。界面氧化物404可以比未掺杂碳的栅电极401薄。
当应用掺杂碳的栅电极402时，与应用未掺杂碳的栅电极401时相比，进一步抑制了氧化速率。因此，抑制氧化速率可以容易地将界面氧化物404控制到极小的厚度。
当界面氧化物404厚时，掺杂碳的栅电极402和柱状晶体栅电极403可以彼此电绝缘。因此，界面氧化物404需要被超薄地形成。为了防止掺杂碳的栅电极402与柱状晶体栅电极403之间的绝缘，界面氧化物404可以掺杂有硼。掺杂有硼的界面氧化物404可以降低电阻。
界面氧化物404和掺杂碳的栅电极402可以有效地提高对硼扩散的可控性。通过控制掺杂碳的栅电极402的厚度、碳浓度和碳浓度分布，可以在改善可靠性的同时有效地控制硼的渗透。
柱状晶体栅电极403可以包括未掺杂碳的多晶硅层或掺杂碳的多晶硅层。柱状晶体栅电极403的形成可以加速硼扩散到界面氧化物404和掺杂碳的栅电极402。因此，可以增大掺杂碳的栅电极402的硼浓度。
为了形成靠近栅极电介质层102G的界面氧化物404，可以将未掺杂碳的栅电极401形成为超薄。超薄未掺杂碳的栅电极401可以抑制多晶硅耗尽效应并改善可靠性。
图10A至图10F是示出用于制造图9的半导体器件的方法的示例的截面图。
如图10A所示，可以在衬底101上方形成栅极电介质材料102。可以在衬底101上形成栅极电介质材料102。可以在栅极电介质材料102上形成未掺杂碳的多晶硅层103。未掺杂碳的多晶硅层103可以处于未掺杂有导电掺杂剂的未掺杂状态。未掺杂碳的多晶硅层103可以不包括碳。未掺杂碳的多晶硅层103可以被形成为超薄。未掺杂碳的多晶硅层103可以由基于乙硅烷的多晶硅层形成。基于乙硅烷的多晶硅层比基于甲硅烷的多晶硅层可以形成得更薄且更保形。可以将基于乙硅烷的多晶硅层沉积到小厚度，优选为
Figure BDA0002312739690000251
或更小。因此，未掺杂碳的多晶硅层103可以具有小厚度，优选为
Figure BDA0002312739690000252
或更小。
然后，可以在未掺杂碳的多晶硅层103上形成掺杂碳的多晶硅层104。
可以原位形成未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。当形成掺杂碳的多晶硅层104时，可以原位掺杂碳110。当碳的含量太高时，碳110可以在后续活化工艺期间抑制导电掺杂剂的活化。因此，应将掺杂碳的多晶硅层104中的碳110的浓度控制在防止在后续活化工艺中将掺杂剂活化的值以下。因此，在硼为掺杂剂时，发现掺杂碳的多晶硅层104内的碳110的浓度优选为1010原子/cm3或更小。当沉积掺杂碳的多晶硅层104时，可以原位掺杂碳110。例如，当沉积掺杂碳的多晶硅层104时，可以应用硅源材料和碳源材料。碳110可以均匀地分布在掺杂碳的多晶硅层104内。碳110的浓度可以沿着掺杂碳的多晶硅层104的厚度而是恒定的。一旦形成掺杂碳的多晶硅层103，则可以停止碳源材料的供应以形成未掺杂碳的层104。在另一个实施例中，掺杂碳的多晶硅层104可以是渐变掺杂碳的多晶硅层。例如，可以通过在掺杂碳的多晶硅层104的原位形成工艺期间逐渐改变碳源材料的流速来使掺杂碳的多晶硅层104中的碳浓度渐变。例如，在掺杂碳的多晶硅层104的原位形成工艺期间，可以逐渐或逐步地增大或减少碳浓度，以形成具有期望的碳浓度分布的掺杂碳的多晶硅层104。
可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。可以使用第一硅源材料来沉积未掺杂碳的多晶硅层103。可以使用第二硅源材料和碳源材料来沉积掺杂碳的多晶硅层104。
当沉积未掺杂碳的多晶硅层103时，优选地，可以将乙硅烷(Si2H6)用作第一硅源材料。
当沉积掺杂碳的多晶硅层104时，优选地，可以将甲硅烷(SiH4)或乙硅烷(Si2H6)用作第二硅源材料。碳氢化合物(例如，C2H4)可以用作碳源材料。
掺杂碳的多晶硅层103的厚度优选地可以小于掺杂碳的多晶硅层104的厚度。例如，掺杂碳的多晶硅层103的厚度可以优选为
Figure BDA0002312739690000262
或更大，并且掺杂碳的多晶硅层104的厚度可以优选为
Figure BDA0002312739690000263
或更大。为了增大掺杂碳的多晶硅层104的厚度，当沉积掺杂碳的多晶硅层104时，可以优选使用甲硅烷(SiH4)。
如图10B所示，可以在掺杂碳的多晶硅层104的上方并且优选在其上形成界面氧化物材料106。可以在沉积掺杂碳的多晶硅层104之后形成界面氧化物材料106。界面氧化物材料106可以是掺杂碳的多晶硅层104的表面氧化物。界面氧化物材料106可以包括碳110。可以通过使所形成的掺杂碳的多晶硅层104的表面氧化来形成界面氧化物材料106。例如，为了形成界面氧化物材料106，可以将掺杂碳的多晶硅层104暴露于含氧气氛中。可以通过使所形成的掺杂碳的多晶硅层104的表面氧化来形成界面氧化物材料106。例如，为了形成界面氧化物材料106，可以使用原位蒸汽发生(ISSG)工艺、臭氧氧化、热氧化，快速热氧化(RTO)或臭氧(O3)清洁中的至少一种。界面氧化物材料106可以是包含碳110的氧化硅。
界面氧化物材料106可以被形成为超薄。优选地，界面氧化物材料106可以被形成为足够薄，以在掺杂碳的多晶硅层104和随后的柱状晶体多晶硅层105之间提供电路径。为了防止在掺杂碳的多晶硅层104与随后的柱状晶体多晶硅层105之间的绝缘，界面氧化物材料106可以被形成为尽可能薄。界面氧化物材料106可以具有与原始氧化物水平相对应的极小的厚度。界面氧化物材料106可以优选地具有
Figure BDA0002312739690000261
或更小的厚度，并且因此在掺杂碳的多晶硅层104与随后的柱状晶体多晶硅层105之间提供电路径。
如图10C所示，一旦形成界面氧化物材料，则可以在界面氧化物材料106和掺杂碳的多晶硅层104上执行第一掺杂工艺121。第一掺杂工艺121可以是N型掺杂剂或P型掺杂剂的掺杂工艺。例如，可以通过第一掺杂工艺121注入诸如第一硼111的P型掺杂剂。第一硼111的第一掺杂工艺121可以使用B、BF2或BF3作为硼源。第一硼111的第一掺杂工艺121可以包括离子束注入、等离子体掺杂(PLAD)或其组合。
第一硼111的第一掺杂工艺121可以优选地包括硼(B)离子束注入、BF2离子束注入和/或BF3等离子体掺杂。第一硼111的第一掺杂工艺121可以优选地包括可以顺序执行的硼(B)离子束注入和氟(F)离子束注入。掺杂碳的多晶硅层104可以通过F离子束注入、BF2离子束注入和/或BF3等离子体掺杂而被掺杂有氟。在后续工艺中，用作钝化物质的氟可以使在栅极电介质材料102与衬底101之间的界面处形成的悬空键钝化。氟钝化可以改善栅极电介质材料102的可靠性。可以将氟与第一硼111一起注入到掺杂碳的多晶硅层104中。氟可以被掺杂碳的多晶硅层104中的碳110捕获。因此，可以防止氟的向外扩散以改善钝化效率。
可以通过第一掺杂工艺121来形成掺杂硼和碳的多晶硅层104D，并且掺杂硼和碳的多晶硅层104D可以指示掺杂有第一硼111的掺杂碳的多晶硅层104。
掺杂硼和碳的多晶硅层104D可以是掺杂有硼和碳两者的掺杂的多晶硅层。第一硼111可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D中。
当执行第一掺杂工艺121时，界面氧化物材料106也可以掺杂有第一硼111。第一硼111可以被界面氧化物材料106内的碳110捕获。由于界面氧化物材料106掺杂有第一硼111，因此界面氧化物材料106D可以具有导电性。界面氧化物材料106D可以在掺杂碳的多晶硅层104D与随后的柱状晶体多晶硅层105之间提供电路径。氟也可以被界面氧化物材料106的碳110捕获。
可以通过掺杂硼和碳的多晶硅层104D和界面氧化物材料106D来增大捕获的第一硼111的量。
在另一个实施例中，可以应用等离子体掺杂作为第一硼111和氟的掺杂工艺121。等离子体掺杂可以适合于掺杂界面氧化物材料106D。当应用离子束注入作为第一硼111和氟的掺杂工艺121时，可以提高掺杂碳的多晶硅层104D的硼浓度。
如图10D所示，可以在界面氧化物材料106D上形成柱状晶体多晶硅层105。柱状晶体多晶硅层105可以包括柱状晶粒结构105G和晶体边界105B。柱状晶体多晶硅层105可以具有与掺杂硼和碳的多晶硅层104D相同的厚度，并且可以具有比未掺杂碳的多晶硅层103大的厚度。柱状晶体多晶硅层105可以是未掺杂碳的柱状晶体多晶硅层。
如图10E所示，可以在柱状晶体多晶硅层105上执行第二掺杂工艺122。第二掺杂工艺122可以是掺杂剂的掺杂工艺。例如，可以通过第二掺杂工艺122注入诸如第二硼112的P型掺杂剂。第二硼112的第二掺杂工艺122可以使用B、BF2或BF3作为硼源。第二硼112的第二掺杂工艺122可以包括离子束注入、等离子体掺杂(PLAD)或其组合。第二硼112的第二掺杂工艺122可以是硼(B)离子束注入、BF2离子束注入和/或BF3等离子体掺杂。第二硼112的第二掺杂工艺122可以优选地包括可以顺序地执行的硼(B)离子束注入和氟(F)离子束注入。柱状晶体多晶硅层105可以通过氟(F)离子束注入、BF2离子束注入和/或BF3等离子体掺杂而被掺杂有作为钝化物质的氟。
可以通过第二掺杂工艺122来形成掺杂硼的柱状晶体多晶硅层105D。掺杂硼的柱状晶体多晶硅层105D可以指示掺杂有第二硼112的柱状晶体多晶硅层105。
在另一个实施例中，可以应用离子束注入作为第二硼112的第二掺杂工艺122。当应用离子束注入作为第二掺杂工艺122时，可以基于界面氧化物材料106D与掺杂硼和碳的多晶硅层104D之间的边界来限定投射范围Rp。
如图10F所示，可以执行退火131。可以通过退火131执行掺杂剂的扩散和活化。掺杂剂的活化和扩散可以包括第一硼111和第二硼112的活化和扩散。
在执行退火131时，第二硼112可以沿着掺杂硼的柱状晶体多晶硅层105D中的晶体边界快速扩散。此外，第二硼112可以从掺杂硼的柱状晶体多晶硅层105D扩散到掺杂碳的多晶硅层104D中。从掺杂硼的柱状晶体多晶硅层105D扩散的大部分第二硼112D可以位于掺杂碳的多晶硅层104D中。掺杂有扩散的第二硼112D的掺杂碳的多晶硅层104D可以被称为“掺杂硼和碳的多晶硅层104D〞”。扩散的第二硼112D可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D〞中。由于掺杂硼和碳的多晶硅层104D〞中的碳110捕获了扩散的第二硼112D和第一硼111，因此可以使第一硼111和扩散的第二硼112D向未掺杂碳的多晶硅层103的扩散最小化。
在执行退火131时，第二硼112和第一硼111的扩散可以持续发生。然而，仅少量的扩散的第一硼111D可以从掺杂硼和碳的多晶硅层104D〞扩散。随着少量的第一硼111的扩散，未掺杂碳的多晶硅层103可以变成掺杂硼的多晶硅层103D。掺杂硼的多晶硅层103D可以包括扩散的第一硼111D。掺杂硼的多晶硅层103D可以未掺杂有碳。掺杂硼的多晶硅层103D的硼浓度可以远低于掺杂硼和碳的多晶硅层104D〞的硼浓度。
在执行退火131时，掺杂硼的多晶硅层103D的扩散的第一硼111D可以扩散到与栅极电介质材料102的界面，但不渗透到栅极电介质材料102中。
尽管如上所述执行了退火131，但是第一硼111和扩散的第二硼112D的大部分可能不会渗透(优选地基本上没有第一硼111和扩散的第二硼112D)到栅极电介质材料102中，因为第一硼111和扩散的第二硼112D中的大部分被碳110捕获。因此，尽管单个多晶硅层或多个多晶硅层中的掺杂剂浓度增大，但是栅极电介质材料仍保持不含或基本上不含任何掺杂剂。因此，可以改善多晶硅耗尽率(PDR)。
在执行退火131时，氟可以堆积在掺杂硼和碳的多晶硅层104D〞和界面氧化物材料106D中。界面氧化物材料106D可以捕获从掺杂硼和碳的多晶硅层104D〞向外扩散的氟。
可以通过掺杂硼和碳的多晶硅层104D〞的碳110防止氟的向外扩散。氟的向外扩散可以指示氟被解吸到掺杂硼和碳的多晶硅层104D〞的外部的现象。由于氟被碳110捕获，因此可以抑制向外扩散。氟可以从未掺杂有碳的掺杂硼的多晶硅层103D向外扩散到掺杂硼和碳的多晶硅层104D〞和掺杂硼的柱状晶体多晶硅层105D，可以通过掺杂硼和碳的多晶硅层104D〞的碳110来捕获向外扩散的氟。此外，从掺杂硼和碳的多晶硅层104D〞向外扩散的氟可以被界面氧化物材料106D的碳110捕获。
被碳110捕获的氟可以堆积在掺杂硼和碳的多晶硅层104D〞和界面氧化物材料106D中，并在后续工艺中改善氟的钝化效率。
在退火131之后，可以在栅极电介质材料102上形成掺杂硼的多晶硅层103D、掺杂硼和碳的多晶硅层104D〞、界面氧化物材料106D和掺杂硼的柱状晶体多晶硅层105D的叠层。掺杂硼的多晶硅层103D可以掺杂有扩散的硼111D。界面氧化物材料106D以及掺杂硼和碳的多晶硅层104D〞可以掺杂有碳110、第一硼111和扩散的硼112D。掺杂硼的柱状晶体多晶硅层105D可以掺杂有第二硼112。
随后，可以顺序地刻蚀掺杂硼的柱状晶体多晶硅层105D、界面氧化物材料106D、掺杂硼和碳的多晶硅层104D〞、掺杂硼的多晶硅层103D和栅极电介质材料102。因此，如图9所示，可以形成栅极结构400G。
栅极结构400G可以是栅极电介质层102G和栅电极G5的叠层。栅电极G5可以具有未掺杂碳的栅电极401、掺杂碳的栅电极402、界面氧化物404和柱状晶体栅电极403的层叠结构。掺杂碳的栅电极402和界面氧化物404可以包含碳110，并且未掺杂碳的栅电极401和柱状晶体栅电极403可以不包含碳110。未掺杂碳的栅电极401可以包括扩散的第一硼111D，并且掺杂硼和碳的栅电极402和界面氧化物404可以包括第一硼111和扩散的第二硼112D。柱状晶体栅电极403可以包括第二硼112。未掺杂碳的栅电极401、掺杂碳的栅电极402和柱状晶体栅电极403可以包括氟。可以通过刻蚀掺杂硼的多晶硅层103D来形成未掺杂碳的栅电极401。可以通过刻蚀掺杂硼和碳的多晶硅层104D〞来形成掺杂碳的栅电极402。可以通过刻蚀界面氧化物材料106D来形成界面氧化物404。可以通过刻蚀掺杂硼的柱状晶体多晶硅层105D来形成柱状晶体栅电极403。可以通过刻蚀栅极电介质材料102来形成栅极电介质层102G。
在上述实施例中，可以在沉积柱状晶体多晶硅层105之前执行第一掺杂工艺121。碳110可以被包含在掺杂碳的多晶硅层104中，从而使得能够实现硼的均匀掺杂。
由于在沉积掺杂碳的多晶硅层104并形成界面氧化物材料106之后执行第一掺杂工艺121，因此可以增大掺杂碳的多晶硅层104D的掺杂剂(即，硼)浓度。
当执行第二掺杂工艺122时，掺杂硼和碳的多晶硅层104D和界面氧化物材料106D可以被柱状晶体多晶硅层105物理覆盖，这使得防止第一硼111的向外扩散成为可能。
由于插入了未掺杂碳的多晶硅层103，因此可以使对栅极电介质层102G的损害最小化。
结果，本实施例可以改善NBTI，同时改善多晶硅耗尽率PDR。
在上述实施例中，可以形成柱状晶体多晶硅层105。然而，在另一实施例中，可以形成除了柱状晶体多晶硅层105之外的随机多晶体多晶硅层、掺杂碳的多晶硅层或未掺杂碳的多晶硅层。
在图10A至图10F所示的实施例中，可以执行第一硼111的第一掺杂工艺121和第二硼112的第二掺杂工艺122两者。
在硼掺杂工艺的其他实施例中，可以省略第二硼112的第二掺杂工艺122，并且可以仅执行第一硼111的第一掺杂工艺121。此外，可以省略第一硼111的第一掺杂工艺121，并且可以仅执行第二硼112的第二掺杂工艺122。
通过选择性地执行第一硼111的第一掺杂工艺121和第二硼112的第二掺杂工艺122，可以容易地调节掺杂碳的栅电极402、界面氧化物404和柱状晶体栅电极403的硼浓度。
图11是示出根据本发明实施例的半导体器件的截面图。图11所示的半导体器件410可以类似于图9的半导体器件400。
参考图11，半导体器件410可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构410G。栅极结构410G可以是栅极电介质层102G和栅电极G6的叠层。栅电极G6可以包括第一未掺杂碳的栅电极401L、掺杂碳的栅电极402、界面氧化物404和第二未掺杂碳的栅电极403U的叠层。第一未掺杂碳的栅电极401L可以直接接触栅极电介质层102G。第一未掺杂碳的栅电极401L可以与图9的未掺杂碳的栅电极401相同。第一未掺杂碳的栅电极401L可以优选地包括基于乙硅烷的多晶硅层。掺杂碳的栅电极402和界面氧化物404可以与图9的掺杂碳的栅电极402和界面氧化物404相同。
第二未掺杂碳的栅电极403U可以是随机多晶体多晶硅层。第二未掺杂碳的栅电极403U可以优选地是基于甲硅烷的多晶硅层或基于乙硅烷的多晶硅层。
第一未掺杂碳的栅电极401L可以包括扩散的掺杂剂111D。掺杂碳的栅电极402可以包括碳110、注入的掺杂剂111和扩散的掺杂剂112D。第二未掺杂碳的栅电极403U可以包括注入的掺杂剂112。注入的掺杂剂111和112以及扩散的掺杂剂111D和112D可以优选地包括硼。
在另一个实施例中，第二未掺杂碳的栅电极403U可以不包括注入的掺杂剂112。在这种情况下，掺杂碳的栅电极402和界面氧化物404可以不包括扩散的掺杂剂112D。因此，栅电极G6可以包括注入的掺杂剂111和扩散的掺杂剂111D，而不包括注入的掺杂剂112和扩散的掺杂剂112D。
在另一个实施例中，掺杂碳的栅电极402和界面氧化物404可以包括扩散的掺杂剂112D，但是不包括注入的掺杂剂111。在这种情况下，未掺杂碳的栅电极401可以不包括扩散的掺杂剂111D。因此，栅电极G6可以包括注入的掺杂剂112和扩散的掺杂剂112D，而不包括注入的掺杂剂111和扩散的掺杂剂111D。
第一未掺杂碳的栅电极401L、掺杂碳的栅电极402、界面氧化物404和第二未掺杂碳的栅电极403U可以包括任何合适的钝化物质，优选包括作为钝化物质的氟。氟可以被界面氧化物404和掺杂碳的栅电极402的碳110捕获。
在另一实施例中，第二未掺杂碳的栅电极403U可以不包括注入的掺杂剂112，并且掺杂碳的栅电极402可以不包括扩散的掺杂剂112D。
用于制造图11的半导体器件410的方法可以类似于图10A至图10E所示的方法。
图12A至图12C是示出用于制造图11的半导体器件410的方法的示例的截面图。
通过图10A中所示的一系列工艺，可以在衬底101上方顺序地形成栅极电介质材料102、未掺杂碳的多晶硅层103和掺杂碳的多晶硅层104。未掺杂碳的多晶硅层103可以由基于乙硅烷的多晶硅层形成，掺杂碳的多晶硅层104可以由基于乙硅烷的多晶硅层或基于甲硅烷的多晶硅层形成。为了增大掺杂碳的多晶硅层104的厚度，掺杂碳的多晶硅层104可以由基于甲硅烷的多晶硅层形成。
如图10B中所示，可以在掺杂碳的多晶硅层104的表面上方并且优选地在掺杂碳的多晶硅层104的表面上形成界面氧化物材料106。
可以在沉积掺杂碳的多晶硅层104之后形成界面氧化物材料106。界面氧化物材料106可以是掺杂碳的多晶硅层104的表面氧化物。界面氧化物材料106可以包括碳110。可以通过使所形成的掺杂碳的多晶硅层104的表面氧化来形成界面氧化物材料106。例如，为了形成界面氧化物材料106，可以将未掺杂碳的多晶硅层104暴露于含氧气氛中。可以通过使所形成的掺杂碳的多晶硅层104的表面氧化来形成界面氧化物材料106。例如，为了形成界面氧化物材料106，可以使用ISSG工艺、臭氧氧化、热氧化、RTO或O3清洁。界面氧化物材料106可以是包含碳110的氧化硅。
界面氧化物材料106可以被形成为超薄。优选地，界面氧化物材料106可以形成为足够薄，以在掺杂碳的多晶硅层104和随后的柱状晶体多晶硅层105之间提供电路径。为了防止掺杂碳的多晶硅层104和随后的未掺杂碳的多晶硅层107之间的绝缘，界面氧化物材料106可以被形成为尽可能薄。界面氧化物材料106的厚度可以优选地为
Figure BDA0002312739690000321
或更小，从而在掺杂碳的多晶硅层104和随后的未掺杂碳的多晶硅层107之间提供电路径。
如图10C所示，一旦形成界面氧化物材料，就可以执行第一硼111的第一掺杂工艺121。界面氧化物材料106和掺杂碳的多晶硅层104可以掺杂有第一硼111。在第一硼111的第一掺杂工艺121期间，氟可以与第一硼111一起注入。第一掺杂工艺121可以包括用除第一硼111以外的N型掺杂剂来掺杂界面氧化物材料106和掺杂碳的多晶硅层104。
然后，如图12A中所示，可以在界面氧化物材料106D上形成未掺杂碳的多晶硅层107。未掺杂碳的多晶硅层107可以包括随机多晶体多晶硅层。未掺杂碳的多晶硅层107可以具有比未掺杂碳的多晶硅层103大的厚度。未掺杂碳的多晶硅层107可以由基于甲硅烷的多晶硅层形成。
在另一个实施例中，未掺杂碳的多晶硅层107可以由掺杂碳的多晶硅层形成。
如图12B中所示，可以执行第二硼112的第二掺杂工艺122。第二硼112的第二掺杂工艺122可以包括离子束注入、等离子体掺杂(PLAD)或其组合。第二硼112的第二掺杂工艺122可以是硼(B)离子束注入、BF2离子束注入或BF3等离子体掺杂。第二硼112的第二掺杂工艺122可以优选地包括可以顺序地执行的硼(B)离子束注入和氟(F)离子束注入。未掺杂碳的多晶硅层107可以优选地通过氟(F)离子束注入、BF2离子束注入和/或BF3等离子体掺杂而被掺杂有氟。
通过第二掺杂工艺122掺杂有第二硼112的未掺杂碳的多晶硅层107可以变成掺杂硼的多晶硅层107D。
如图12C所示，可以执行退火131。第一硼111和第二硼112可以通过退火131来扩散和活化。
第二硼112的扩散可以指示第二硼112在掺杂硼的多晶硅层107D中均匀地扩散。此外，第二硼112的扩散可以指示第二硼112从掺杂硼的多晶硅层105D扩散到掺杂硼和碳的多晶硅层104D。从掺杂硼的多晶硅层105D扩散的第二硼112D中的大部分可以位于掺杂硼和碳的多晶硅层104D中。掺杂有扩散的第二硼112D的掺杂硼和碳的多晶硅层104D〞可以包括扩散的第二硼112D、第一硼111和碳110。扩散的第二硼112D和第一硼111可以被碳110捕获并堆积在掺杂硼和碳的多晶硅层104D〞中。
在执行退火131时，第二硼112和第一硼111的扩散可以持续发生。因此，未掺杂碳的多晶硅层103可以变成掺杂硼的多晶硅层103D。掺杂硼的多晶硅层103D可以包括扩散的第一硼111D。掺杂硼的多晶硅层103D可以未掺杂有碳。掺杂硼的多晶硅层103D的硼浓度可以低于掺杂硼和碳的多晶硅层104D〞的硼浓度。
在执行退火131时，掺杂硼的多晶硅层103D的扩散的第一硼111D可以扩散到与栅极电介质材料102的界面，但是不渗透到栅极电介质材料102中。
在执行退火131时，氟可以被界面氧化物材料106和掺杂硼和碳的多晶硅层104D〞的碳110捕获。
尽管如上所述执行了退火131，但是大部分第一硼111和扩散的第二硼112D可能不会(优选地，第一硼111和扩散的第二硼112D基本上没有)穿透到栅极电介质材料102，因为第一硼111和扩散的第二硼112D的大部分被碳110捕获。因此，可以改善多晶硅耗尽率(PDR)。
在退火131之后，可以在栅极电介质材料102上形成掺杂硼的多晶硅层103D、掺杂硼和碳的多晶硅层104D〞、界面氧化物材料106D和掺杂硼的多晶硅层107D的叠层。掺杂硼的多晶硅层103D可以掺杂有扩散的硼111D，并且掺杂硼和碳的多晶硅层104D〞可以掺杂有碳110、第一硼111和扩散的硼112D。掺杂硼的多晶硅层107D可以掺杂有第二硼112。
随后，可以顺序地刻蚀掺杂硼的多晶硅层107D、界面氧化物材料106D、掺杂硼和碳的多晶硅层104D〞、掺杂硼的多晶硅层103D和栅极电介质材料102。因此，如图11所示，可以形成栅极结构410G。
栅极结构410G可以是栅极电介质层102G和栅电极G6的叠层。栅电极G6可以具有第一未掺杂碳的栅电极401L、掺杂碳的栅电极402、界面氧化物404和第二未掺杂碳的栅电极403U的层叠结构。掺杂碳的栅电极402和界面氧化物404可以包含碳110，并且第一未掺杂碳的栅电极401L和第二未掺杂碳的栅电极403U可以不包含碳110。第一未掺杂碳的栅电极401L可以包括扩散的第一硼111D，并且掺杂硼和碳的栅电极402和界面氧化物404可以包括第一硼111和第二扩散的硼112D。第二未掺杂碳的栅电极403U可以包括第二硼112。掺杂碳的栅电极402和界面氧化物404还可以包括氟。可以通过刻蚀掺杂硼的多晶硅层103D来形成第一未掺杂碳的栅电极401L。可以通过刻蚀掺杂硼和碳的多晶硅层104D〞来形成掺杂碳的栅电极402。可以通过刻蚀界面氧化物材料106D来形成界面氧化物404。可以通过刻蚀掺杂硼的多晶硅层107D来形成第二未掺杂碳的栅电极403U。可以通过刻蚀栅极电介质材料102来形成栅极电介质层102G。
在图12A至图12C所示的实施例中，可以执行第一硼111的第一掺杂工艺121和第二硼112的第二掺杂工艺122两者。
在硼掺杂工艺的其他实施例中，可以省略第二硼112的第二掺杂工艺122，并且可以仅执行第一硼111的第一掺杂工艺121。此外，可以省略第一硼111的第一掺杂工艺121，并且可以仅执行第二硼112的第二掺杂工艺122。
通过选择性地执行第一硼111的第一掺杂工艺121和第二硼112的第二掺杂工艺122，可以容易地调节掺杂碳的栅电极402、界面氧化物404和第二未掺杂碳的栅电极403U的硼浓度。
在上述实施例中，氟可以被碳110捕获，并且可以通过后续工艺(例如，源极/漏极形成工艺、层间电介质层形成工艺等)的热而扩散。例如，可以通过后续工艺的热来将氟扩散到栅极电介质层102G与衬底101之间的界面，从而去除悬空键。碳110和界面氧化物404可以防止氟通过后续工艺的热而向外扩散。
在比较示例中，当不存在碳110或/和界面氧化物404时，通过后续工艺的热，氟可以向外扩散到栅电极G1至G6的外部，从而使钝化效率劣化。
然而，在本实施例中，即使应用了后续工艺的热，也可以通过碳110或/和界面氧化物404来防止氟的向外扩散。因此，可以改善钝化效率。
根据上述实施例的栅极结构100G、120G、200G、300G和400G可以应用到PMOSFET的栅极结构。此外，可以将栅极结构100G、120G、200G、300G和400G应用到CMOSFET的PMOSFET的栅极结构。
在其他实施例中，栅极结构100G、120G、200G、300G和400G可以应用到NMOSFET的栅极结构。
未掺杂碳的栅电极100U′、100U、201、301和401，掺杂碳的栅电极100D′、100D、202、302和402，界面氧化物404，柱状晶体栅电极203、303、403，第一未掺杂碳的栅电极401L和第二未掺杂碳的栅电极403U可以包括诸如磷(P)或砷(As)的N型掺杂剂，并且进一步包括氟作为钝化物质。N型掺杂剂的掺杂工艺可以包括离子束注入、等离子体掺杂(PLAD)或其组合。可以通过氟离子束注入来注入氟。
图13是示出根据本发明实施例的半导体器件的截面图。
参考图13，半导体器件500可以包括衬底101和形成在衬底101上方或优选地在衬底101上的栅极结构500G。栅极结构500G可以是栅极电介质层102G、多晶硅栅电极501、阻挡金属502和金属栅电极503的叠层。多晶硅栅电极501可以是根据上述实施例的栅电极G1至G6中的任意一个。阻挡金属502可以例如包括诸如氮化钛的金属氮化物。金属栅电极503可以包括任意合适的金属，诸如，例如钨。
根据本实施例，可以执行界面氧化物的形成和掺杂剂掺杂以增大被碳捕获的掺杂剂的浓度。
掺杂碳的多晶硅层和界面氧化物可以防止掺杂剂渗透到栅极电介质层中。
由于柱状晶体多晶硅覆盖了掺杂碳的多晶硅层，因此可以防止注入到掺杂碳的多晶硅层中的掺杂剂向外扩散。
未掺杂碳的多晶硅层可以使对栅极电介质层的损害最小化。
此外，可以在改善多晶硅耗尽率(PDR)的同时改善栅极电介质层的电特性。
尽管已经出于示意性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (31)

1.一种用于制造半导体器件的方法，包括：
在衬底上方形成栅极电介质材料；
在所述栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；
用掺杂剂掺杂所述掺杂碳的多晶硅层；
在掺杂有所述掺杂剂的所述掺杂碳的多晶硅层上方形成柱状晶体多晶硅层；以及
执行退火以使所述掺杂剂活化。
2.根据权利要求1所述的方法，其中，将所述未掺杂碳的多晶硅层形成为具有比所述掺杂碳的多晶硅层小的厚度。
3.根据权利要求1所述的方法，其中，顺序地形成所述未掺杂碳的多晶硅层和所述掺杂碳的多晶硅层的步骤包括：
在所述栅极电介质材料上方形成所述未掺杂碳的多晶硅层；以及
在所述未掺杂碳的多晶硅层上方原位形成所述掺杂碳的多晶硅层，所述掺杂碳的多晶硅层具有比所述未掺杂碳的的多晶硅层大的厚度。
4.根据权利要求1所述的方法，其中，形成所述未掺杂碳的多晶硅层的步骤仅使用第一硅源材料，以及
形成所述掺杂碳的多晶硅层的步骤使用第二硅源材料和碳源材料。
5.根据权利要求4所述的方法，其中，所述第一硅源材料包括乙硅烷，并且所述第二硅源材料包括甲硅烷或乙硅烷。
6.根据权利要求4所述的方法，其中，所述碳源材料包括C2H4。
7.根据权利要求1所述的方法，其中，所述柱状晶体多晶硅层包括未掺杂碳的柱状晶体多晶硅层，所述未掺杂碳的柱状晶体多晶硅层不包含碳。
8.根据权利要求1所述的方法，其中，所述掺杂剂包括硼。
9.根据权利要求1所述的方法，还包括：在执行所述退火以使所述掺杂剂活化之后，通过顺序地刻蚀所述柱状晶体多晶硅层、所述掺杂碳的多晶硅层、所述未掺杂碳的多晶硅层和所述栅极电介质材料来形成栅极结构。
10.根据权利要求1所述的方法，其中，用所述掺杂剂掺杂所述掺杂碳的多晶硅层的步骤包括：用钝化物质与所述掺杂剂一起掺杂所述掺杂碳的多晶硅层。
11.根据权利要求1所述的方法，还包括：在执行所述退火以使所述掺杂剂活化之前，用另一种掺杂剂掺杂所述柱状晶体多晶硅层，
其中，用来掺杂所述掺杂碳的多晶硅层的掺杂剂和用来掺杂所述柱状晶体多晶硅层的另一种掺杂剂包括相同的材料。
12.一种用于制造半导体器件的方法，包括：
在衬底上方形成栅极电介质材料；
在所述栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；
通过使所述掺杂碳的多晶硅层的表面氧化来形成界面氧化物材料；
用掺杂剂掺杂所述界面氧化物材料和所述掺杂碳的多晶硅层；
在掺杂有所述掺杂剂的所述界面氧化物材料上方形成柱状晶体多晶硅层；以及
执行退火以使所述掺杂剂活化。
13.根据权利要求12所述的方法，其中，将所述未掺杂碳的多晶硅层形成为具有比所述掺杂碳的多晶硅层小的厚度。
14.根据权利要求12所述的方法，其中，顺序地形成所述未掺杂碳的多晶硅层和所述掺杂碳的多晶硅层的步骤包括：
形成所述未掺杂碳的多晶硅层；以及
在所述未掺杂碳的多晶硅层上方原位形成所述掺杂碳的多晶硅层，所述掺杂碳的多晶硅层具有比所述未掺杂碳的多晶硅层大的厚度。
15.根据权利要求12所述的方法，其中，形成所述未掺杂碳的多晶硅层的步骤仅使用第一硅源材料，以及
形成所述掺杂碳的多晶硅层的步骤使用第二硅源材料和碳源材料。
16.根据权利要求15所述的方法，其中，所述第一硅源材料包括乙硅烷，并且所述第二硅源材料包括甲硅烷或乙硅烷。
17.根据权利要求15所述的方法，其中，所述碳源材料包括C2H4。
18.根据权利要求12所述的方法，其中，所述柱状晶体多晶硅层包括未掺杂碳的柱状晶体多晶硅层，所述未掺杂碳的柱状晶体多晶硅层不包含碳。
19.根据权利要求12所述的方法，其中，所述掺杂剂包括硼。
20.根据权利要求12所述的方法，还包括：在执行所述退火以使所述掺杂剂活化之后，通过顺序地刻蚀所述柱状晶体多晶硅层、所述界面氧化物材料、所述掺杂碳的多晶硅层、所述未掺杂碳的多晶硅层和所述栅极电介质材料来形成栅极结构。
21.根据权利要求12所述的方法，其中，所述界面氧化物材料包括含有碳的导电氧化物。
22.根据权利要求12所述的方法，其中，所述界面氧化物材料具有小厚度，以在所述掺杂碳的多晶硅层与所述柱状晶体多晶硅层之间提供电路径。
23.根据权利要求12所述的方法，其中，用所述掺杂剂掺杂所述掺杂碳的多晶硅层的步骤包括：用钝化物质与所述掺杂剂一起掺杂所述掺杂碳的多晶硅层。
24.根据权利要求12所述的方法，还包括：在执行所述退火以使所述掺杂剂活化之前，用另一种掺杂剂掺杂所述柱状晶体多晶硅层，
其中，用来掺杂所述掺杂碳的多晶硅层和所述界面氧化物材料的掺杂剂和用来掺杂所述柱状晶体多晶硅层的另一种掺杂剂包括相同的材料。
25.一种半导体器件，包括：
在衬底上方的栅极电介质层；以及
在所述栅极电介质层上方的栅电极，
其中，所述栅电极包括：
在所述栅极电介质层上方的未掺杂碳的多晶硅层；
在所述未掺杂碳的多晶硅层上方的掺杂碳的多晶硅层；
在所述掺杂碳的多晶硅层上方的柱状晶体多晶硅层；以及
形成在所述掺杂碳的多晶硅层与所述柱状晶体多晶硅层之间的导电界面氧化物。
26.根据权利要求25所述的半导体器件，其中，所述未掺杂碳的多晶硅层、所述掺杂碳的多晶硅层、所述柱状晶体多晶硅层和所述导电界面氧化物中的每个都包括作为掺杂剂的硼。
27.根据权利要求25所述的半导体器件，其中，所述未掺杂碳的多晶硅层包括基于乙硅烷的多晶硅层。
28.根据权利要求25所述的半导体器件，其中，所述导电界面氧化物包括所述掺杂碳的多晶硅层的氧化物。
29.根据权利要求25所述的半导体器件，其中，所述导电界面氧化物包括掺杂硼的氧化硅。
30.根据权利要求25所述的半导体器件，其中，所述导电界面氧化物包括硼和掺杂碳的氧化硅。
31.根据权利要求25所述的半导体器件，其中，所述未掺杂碳的多晶硅层具有比所述掺杂碳的多晶硅层小的厚度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050190A (zh) * 2021-11-19 2022-02-15 常州时创能源股份有限公司 双面钝化接触电池及其制备方法
WO2024051493A1 (zh) * 2022-09-08 2024-03-14 厦门市三安集成电路有限公司 一种半导体器件及其制作方法
WO2024187551A1 (zh) * 2023-03-16 2024-09-19 北京超弦存储器研究院 半导体结构、存储器结构及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102723787B1 (ko) * 2019-03-08 2024-10-31 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20220036132A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 게이트 전극을 가지는 반도체 소자 및 이를 포함하는 전자 시스템
CN115863348A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 绝缘体覆硅基板及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
US6232172B1 (en) * 1999-07-16 2001-05-15 Taiwan Semiconductor Manufacturing Company Method to prevent auto-doping induced threshold voltage shift
US20030047734A1 (en) * 2001-09-07 2003-03-13 Applied Materials, Inc. Bi-layer silicon film and method of fabrication
US20050260347A1 (en) * 2004-05-21 2005-11-24 Narwankar Pravin K Formation of a silicon oxynitride layer on a high-k dielectric material
US20060263992A1 (en) * 2005-05-20 2006-11-23 Chien-Hao Chen Method of forming the N-MOS and P-MOS gates of a CMOS semiconductor device
KR20080078469A (ko) * 2007-02-23 2008-08-27 주식회사 하이닉스반도체 모스펫 소자의 제조방법
US20140001541A1 (en) * 2012-06-29 2014-01-02 SK Hynix Inc. Transistor with recess gate and method for fabricating the same
US20140183650A1 (en) * 2012-12-28 2014-07-03 SK Hynix Inc. Cmos circuit and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280550A (ja) 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
TW502323B (en) * 2001-08-30 2002-09-11 Applied Materials Inc Si stacked gate structure of P-type MOSFET
JP4703277B2 (ja) * 2005-06-13 2011-06-15 株式会社東芝 半導体装置の製造方法
KR101594031B1 (ko) 2009-08-28 2016-02-15 삼성전자주식회사 불순물이 도핑된 폴리실리콘층 내에 불순물 확산 방지층을 갖는 반도체 소자 및 이를 이용한 디램 소자
KR101819744B1 (ko) 2011-04-26 2018-01-18 에스케이하이닉스 주식회사 반도체 소자의 제조방법
KR20140084913A (ko) * 2012-12-27 2014-07-07 에스케이하이닉스 주식회사 리세스게이트를 구비한 반도체장치 및 그 제조 방법
KR102723787B1 (ko) * 2019-03-08 2024-10-31 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
US6232172B1 (en) * 1999-07-16 2001-05-15 Taiwan Semiconductor Manufacturing Company Method to prevent auto-doping induced threshold voltage shift
US20030047734A1 (en) * 2001-09-07 2003-03-13 Applied Materials, Inc. Bi-layer silicon film and method of fabrication
US20050260347A1 (en) * 2004-05-21 2005-11-24 Narwankar Pravin K Formation of a silicon oxynitride layer on a high-k dielectric material
US20060263992A1 (en) * 2005-05-20 2006-11-23 Chien-Hao Chen Method of forming the N-MOS and P-MOS gates of a CMOS semiconductor device
KR20080078469A (ko) * 2007-02-23 2008-08-27 주식회사 하이닉스반도체 모스펫 소자의 제조방법
US20140001541A1 (en) * 2012-06-29 2014-01-02 SK Hynix Inc. Transistor with recess gate and method for fabricating the same
US20140183650A1 (en) * 2012-12-28 2014-07-03 SK Hynix Inc. Cmos circuit and method for fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050190A (zh) * 2021-11-19 2022-02-15 常州时创能源股份有限公司 双面钝化接触电池及其制备方法
CN114050190B (zh) * 2021-11-19 2024-02-13 常州时创能源股份有限公司 双面钝化接触电池及其制备方法
WO2024051493A1 (zh) * 2022-09-08 2024-03-14 厦门市三安集成电路有限公司 一种半导体器件及其制作方法
WO2024187551A1 (zh) * 2023-03-16 2024-09-19 北京超弦存储器研究院 半导体结构、存储器结构及其制备方法

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Publication number Publication date
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KR102723787B1 (ko) 2024-10-31
US11152212B2 (en) 2021-10-19

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