CN111383917B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：形成基底，基底包括衬底、凸出于衬底的鳍部以及横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁，栅极结构顶部形成有栅极掩膜层；在鳍部露出的衬底上形成隔离层，隔离层覆盖栅极结构的部分侧壁；形成隔离层后，去除栅极结构两侧部分宽度的栅极掩膜层；以剩余栅极掩膜层为掩膜、以隔离层为刻蚀停止层，刻蚀栅极掩膜层露出的栅极结构，形成梁形栅极结构，包括位于栅极掩膜层下方的栅极结构第一部分，以及位于栅极结构第一部分两侧且凸出于栅极结构第一部分的栅极结构第二部分。本发明实施例有利于提高栅极结构第二部分的高度一致性和薄膜质量，并且能够降低形成梁形栅极结构的工艺难度。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
当摩尔定律继续向前延伸的脚步不可逆转的时候，梁形栅极结构(Stringer GateStructure)FinFET被开发出来。与传统FinFET相比，梁形栅极结构FinFET有利于增加有效栅极结构的长度并提高栅极结构对沟道区的控制能力，因此有利于增大亚阈值斜率(subthreshold slope)、进一步改善亚阈值漏电现象、以及减小漏端引入势垒降低(DrainInduced Barrier Lowering，DIBL)效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构顶部形成有栅极掩膜层；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述栅极结构的部分侧壁；形成所述隔离层后，去除所述栅极结构两侧部分宽度的所述栅极掩膜层；以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层下方的栅极结构第一部分以及位于所述栅极结构第一部分两侧且凸出于所述栅极结构第一部分的栅极结构第二部分。
可选的，在所述鳍部露出的衬底上形成隔离层的步骤中，所述隔离层的厚度为
至
可选的，采用掩膜修整工艺，去除所述栅极结构两侧部分宽度的所述栅极掩膜层。
可选的，采用等离子体刻蚀工艺，去除所述栅极结构两侧部分宽度的所述栅极掩膜层。
可选的，去除所述栅极结构两侧部分宽度的所述栅极掩膜层的步骤中，所述栅极结构单侧栅极掩膜层的去除宽度为1nm至10nm。
可选的，刻蚀剩余所述栅极掩膜层露出的栅极结构的步骤中，刻蚀所述栅极结构的工艺对栅极结构和隔离层的刻蚀选择比大于100:1。
可选的，采用等离子体刻蚀工艺，以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构。
可选的，所述等离子体刻蚀工艺的参数为：刻蚀气体为SF6、CF4和Cl2，SF6气体流量为10SCCM至100SCCM，CF4气体流量为0SCCM至200SCCM，Cl2气体流量为0SCCM至500SCCM，SF6、CF4和Cl2气体的温度为0℃至150℃，工艺压强为1mtorr至200mtorr。
可选的，所述隔离层的材料为氧化硅、氮化硅或含硅抗反射涂层。
可选的，通过原子层沉积工艺或化学气相沉积工艺形成所述隔离层。
可选的，形成所述隔离层的步骤包括：在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述栅极结构的部分侧壁；平坦化所述隔离膜；去除部分厚度的所述隔离膜，保留剩余所述隔离膜作为所述隔离层。
可选的，采用等离子体刻蚀工艺，去除部分厚度的所述隔离膜。
可选的，所述栅极结构为伪栅结构。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面；隔离层，位于所述鳍部露出的衬底上；梁形栅极结构，包括栅极结构第一部分，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；以及位于所述栅极结构第一部分两侧且凸出于栅极结构第一部分的栅极结构第二部分，所述栅极结构第二部分覆盖鳍部的部分侧壁且所述栅极结构第二部分顶部与所述隔离层顶部齐平。
可选的，所述隔离层的厚度为
至
可选的，所述隔离层的材料为氧化硅、氮化硅或含硅抗反射涂层。
可选的，沿垂直于所述梁形栅极结构侧壁的方向，所述栅极结构第二部分凸出所述栅极结构第一部分的尺寸为1nm至10nm。
可选的，所述梁形栅极结构为一体型结构。
可选的，所述梁形栅极结构为伪栅结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例以剩余所述栅极掩膜层为掩膜，以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层下方的栅极结构第一部分以及位于所述栅极结构第一部分两侧且凸出于所述栅极结构第一部分的栅极结构第二部分。与未形成所述隔离层的方案相比，本发明实施例的所述隔离层顶部能够在刻蚀所述栅极掩膜层露出的栅极结构的过程中起到定义刻蚀停止位置的作用，从而有利于提高所述栅极结构第二部分的高度一致性和薄膜质量，并且降低了形成所述梁形栅极结构(Stringer Gate Structure)的工艺难度。
而且，与直接以栅极掩膜层为掩膜刻蚀栅极结构材料层，保留栅极掩膜层露出的栅极结构材料层作为初始栅极结构第二部分的方案相比，本发明实施例中形成栅极结构之后去除栅极结构两侧部分宽度的所述栅极掩膜层，仅对剩余栅极掩膜层露出的栅极结构进行刻蚀，需要刻蚀的栅极结构宽度较小，有利于进一步降低形成梁形栅极结构的工艺难度、提高栅极结构第二部分的高度一致性，进而提升了半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图11是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1和图2，分别示意出了半导体结构的立体图、图1中沿aa1方向的剖视图，提供基底，所述基底包括衬底1、凸出于所述衬底1的鳍部2。
参考图3，形成横跨所述鳍部2的栅极结构材料层3，所述栅极结构材料层3覆盖所述鳍部2的顶部和侧壁。
参考图4，在所述栅极结构材料层3的顶部形成栅极掩膜层4；以所述栅极掩膜层4为掩膜，刻蚀所述栅极结构材料层3，保留所述栅极掩膜层4露出的部分厚度的栅极结构材料层3，所述栅极掩膜层4下方的栅极结构材料层3作为栅极结构第一部分5，所述栅极掩膜层4露出的部分厚度栅极结构材料层3作为初始栅极结构第二部分6。
参考图5，在所述初始栅极结构第二部分6露出的栅极结构第一部分5的侧壁上形成侧墙7；形成所述侧墙7后，以所述侧墙7为掩膜，去除所述侧墙7露出的初始栅极结构第二部分6，形成栅极结构第二部分8，所述栅极结构第一部分5和栅极结构第二部分8构成梁形栅极结构9。
在刻蚀所述栅极结构材料层3形成所述栅极结构第一部分5和初始栅极结构第二部分6的过程中，所述栅极掩膜层4露出的栅极结构材料层3的刻蚀量较难控制，所述初始栅极结构第二部分6的高度一致性和薄膜质量不佳，而且，所述栅极掩膜层4露出的栅极结构材料层3面积较大，刻蚀所述栅极结构材料层3的刻蚀均匀性较差，导致所述初始栅极结构第二部分6的高度一致性不佳，而且形成所述初始栅极结构第二部分6的工艺操作难度较大，相应地，后续形成的所述栅极结构第二部分8的高度一致性和薄膜质量也不佳，所形成的半导体结构的电学性能较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构顶部形成有栅极掩膜层；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述栅极结构的部分侧壁；形成所述隔离层后，去除所述栅极结构两侧部分宽度的所述栅极掩膜层；以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层下方的栅极结构第一部分以及位于所述栅极结构第一部分两侧的栅极结构第二部分。
本发明实施例以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层下方的栅极结构第一部分以及位于所述栅极结构第一部分两侧的栅极结构第二部分。与未形成所述隔离层的方案相比，本发明实施例的所述隔离层顶部能够在刻蚀所述栅极掩膜层露出的栅极结构的过程中起到定义刻蚀停止位置的作用，从而有利于提高所述栅极结构第二部分的高度一致性和薄膜质量，并且降低了形成所述梁形栅极结构的工艺难度。
而且，本实施例中形成栅极结构之后去除栅极结构两侧部分宽度的所述栅极掩膜层，与直接以栅极掩膜层为掩膜刻蚀栅极结构材料层，保留栅极掩膜层露出的栅极结构材料层作为初始栅极结构第二部分的方案相比，本发明实施例仅对剩余栅极掩膜层露出的栅极结构进行刻蚀，需要刻蚀的栅极结构的宽度较小，有利于进一步降低形成梁形栅极结构的工艺难度、提高栅极结构第二部分的高度一致性，进而提升了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6和图7，分别示意出了半导体结构的立体图、图6中沿AA1方向的剖视图，形成基底，所述基底包括衬底100、凸出于所述衬底100的鳍部110以及横跨所述鳍部110的栅极结构112，所述栅极结构112覆盖所述鳍部110的部分顶部和部分侧壁，所述栅极结构112顶部形成有栅极掩膜层113。
所述衬底100为后续形成半导体结构提供工艺操作平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述鳍部110露出的衬底100上还形成有隔离结构111。
所述隔离结构111用于对相邻器件之间起到隔离作用，所述隔离结构111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构111的材料为氧化硅。
本实施例中，所述栅极结构112为伪栅结构，所述栅极结构112为后续形成金属栅结构占据空间位置。
相应地，所述栅极结构112包括栅氧化层(图未示)以及位于所述栅氧化层上的栅极层(图未示)。
所述栅氧化层的材料为氧化硅或氮氧化硅；所述栅极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层的材料为氧化硅，所述栅极层的材料为多晶硅。
在其他实施例中，所述栅极结构还可以不为伪栅结构，相应地，后续不需去除所述栅极结构。在另一些实施例中，所述栅极结构还可以为金属栅结构。
所述栅极掩膜层113用于作为形成所述栅极结构112的刻蚀掩膜，而且，后续去除所述栅极结构112两侧的部分宽度的栅极掩膜层113后，剩余所述栅极掩膜层113还用于作为刻蚀所述栅极结构112形成梁形栅极结构的刻蚀掩膜，所述栅极掩膜层113还能够在后续工艺步骤中保护栅极结构112顶部。本实施例中，所述栅极掩膜层131的材料为氮化硅。
具体地，形成所述栅极结构112的步骤包括：形成横跨所述鳍部110的栅极结构材料层(图未示)，所述栅极结构材料层包括覆盖所述鳍部110表面的栅氧化层、以及位于所述栅氧化层上的栅极材料层(图未示)，所述栅极结构材料层覆盖所述鳍部110的顶部和侧壁；在所述栅极结构材料层的顶部形成栅极掩膜层113；以所述栅极掩膜层113为掩膜，刻蚀所述栅极结构材料层，剩余所述栅极结构材料层作为所述栅极结构112。
本实施例中，所述鳍部110露出的衬底100上还形成有隔离结构111，因此，所述栅极结构112形成在所述隔离结构111上。
参考图8，在所述鳍部110露出的衬底100上形成隔离层114，所述隔离层114覆盖所述栅极结构112的部分侧壁。具体地，所述隔离层114形成在所述隔离结构111上。
后续制程还包括：去除所述栅极结构112两侧部分宽度的所述栅极掩膜层113，以剩余所述栅极掩膜层113为掩膜、以所述隔离层114为刻蚀停止层，刻蚀所述栅极掩膜层113露出的栅极结构112，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层113下方的栅极结构第一部分以及位于所述栅极结构第一部分两侧的栅极结构第二部分，与未形成所述隔离层的方案相比，本发明实施例中，所述隔离层114顶部能够在刻蚀所述栅极掩膜层113露出栅极结构112的过程中起到定义刻蚀停止位置的作用，从而有利于提高所述栅极结构第二部分的高度一致性和薄膜质量，并且降低了形成梁形栅极结构的工艺难度。
本实施例中，所述隔离层114与所述隔离结构111的材料相同，所述隔离层114的材料为氧化硅。
氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层114的工艺难度和工艺成本。
而且，后续制程通常还包括：形成梁形栅极结构，在梁形栅极结构露出的衬底100上形成层间介质层，氧化硅也是层间介质层常用的材料，通过使所述隔离层114的材料为氧化硅，后续可以不去除所述隔离层114并将所述隔离层114作为层间介质层的一部分，有利于简化工艺流程，进一步提高工艺兼容性。在其他实施例中，所述隔离层的材料还可以为氮化硅或含硅抗反射涂层(Si-ARC)。
需要说明的是，所述隔离层114的厚度不宜过小，也不宜过大。如果所述隔离层114的厚度过小，则容易增加形成所述隔离层114的工艺难度，相应也会增加后续形成梁形栅极结构的工艺难度，所述隔离层114的厚度过小，还容易降低所述隔离层114顶部用于刻蚀所述栅极掩膜层113露出的栅极结构112的过程中定义刻蚀停止层的效果，而且，所述隔离层114的厚度过小容易导致后续栅极结构第二部分的厚度过小，从而难以满足工艺需求；如果所述隔离层114的厚度过大，相应地，后续栅极结构第二部分的厚度较大，容易降低工艺兼容性，并且容易对半导体结构的电学性能产生不良影响。为此，本实施例中，所述隔离层114的厚度为
至
需要说明的是，本实施例中，所述隔离层114的形成步骤为半导体领域中常用的制造工艺，工艺兼容性较高，而且，后续制程还包括：去除所述栅极结构112两侧部分宽度的栅极掩膜层113，刻蚀所述栅极掩膜层113露出的栅极结构112，与所述栅极结构112相比，所述隔离层114的厚度较小，形成所述隔离层114的工艺偏差较小，工艺稳定性高，从而能够保证所述隔离层114的厚度均一性，进而提高后续栅极结构第二部分的高度一致性。
具体地，形成所述隔离层114的步骤包括：在所述鳍部110露出的衬底100上形成隔离膜(图未示)，所述隔离膜(图未示)覆盖所述栅极结构112的部分侧壁；平坦化所述隔离膜；去除部分厚度的所述隔离膜，保留剩余所述隔离膜作为所述隔离层114。
本实施例中，通过原子层沉积工艺形成所述隔离膜。原子层沉积工艺的沉积均匀性好，有利于提高所述隔离膜的厚度均一性和薄膜质量，相应有利于提高所述隔离层114的成膜质量，而且采用原子层沉积工艺还有利于精确控制所述隔离膜的沉积厚度。在其他实施例中，还可以采用化学气相沉积工艺形成所述隔离膜。
本实施例中，采用化学机械研磨(Chemical-Mechanical Polishing，CMP)工艺，平坦化所述隔离膜，有利于提高所述隔离膜的表面平坦度和厚度均一性，从而有利于保证所述隔离层的表面平坦度和厚度均一性。
本实施例中，采用等离子体刻蚀工艺，去除部分厚度的所述隔离膜。
等离子体刻蚀工艺的刻蚀选择性较高，有利于降低刻蚀所述隔离膜的工艺过程中对其他材料的影响，而且等离子体刻蚀工艺具有良好的刻蚀剖面控制性，有利于提高所述隔离层的薄膜质量，此外，采用等离子刻蚀工艺有利于精确控制所述隔离膜的去除量，从而使所述隔离层114的厚度满足工艺需求。
参考图9，形成所述隔离层114后，去除所述栅极结构112两侧部分宽度的所述栅极掩膜层113。
本实施例中，形成栅极结构112之后，去除栅极结构112两侧部分宽度的所述栅极掩膜层113，与直接以栅极掩膜层为掩膜刻蚀栅极结构材料层，保留栅极掩膜层露出的栅极结构材料层作为初始栅极结构第二部分的方案相比，本发明实施例中后续仅需对剩余所述栅极掩膜层113露出的栅极结构112进行刻蚀，需要刻蚀的栅极结构112的宽度较小，提高了工艺稳定性，而且有利于进一步降低形成梁形栅极结构的工艺难度、提高栅极结构第二部分的高度一致性，进而提升了半导体结构的电学性能。
需要说明的是，所述栅极结构112单侧栅极掩膜层113的去除宽度W不宜过小，也不宜过大。如果所述去除宽度W过小，相应容易增加后续以剩余所述栅极掩膜层113为掩膜刻蚀所述栅极结构112的难度，而且所述去除宽度W过小容易导致后续形成的栅极结构第二部分宽度相应过小，从而难以满足工艺需求；如果所述去除宽度W过大，则后续栅极结构第一部分的宽度相应过小，容易对半导体结构的电学性能造成不良影响。为此，本实施例中，所述栅极结构112单侧栅极掩膜层113的去除宽度W为1nm至10nm。
本实施例中，采用掩膜修整工艺，去除所述栅极结构112两侧部分宽度的所述栅极掩膜层113。
具体地，采用等离子体刻蚀工艺，去除所述栅极结构112两侧部分宽度的所述栅极掩膜层113。等离子体刻蚀工艺的刻蚀选择性较高，能够精确控制刻蚀量，从而使所述栅极掩膜层113的去除量满足工艺需求，而且采用等离子体刻蚀工艺能够降低刻蚀所述栅极掩膜层113的过程中对其他材料的影响。
还需要说明的是，本实施例中，在形成所述隔离层114之后，去除所述栅极结构112两侧部分宽度的所述栅极掩膜层113，所述隔离层114覆盖所述栅极结构112的部分侧壁，从而使所述栅极结构112底部不被暴露在刻蚀所述栅极掩膜层113的工艺环境中，避免了所述栅极结构112在刻蚀所述栅极掩膜层113的过程中产生的损伤，相应提升了半导体结构的电学性能。
参考图10，以剩余所述栅极掩膜层113为掩膜、以所述隔离层114为刻蚀停止层，刻蚀所述栅极掩膜层113露出的栅极结构112(如图9所示)，形成梁形栅极结构120，所述梁形栅极结构120包括位于栅极掩膜层113下方的栅极结构第一部分115以及位于所述栅极结构第一部分115两侧且凸出于栅极结构第一部分115的栅极结构第二部分116。
所述隔离层114顶部能够在刻蚀所述栅极掩膜层113露出栅极结构112的过程中，起到定义刻蚀停止位置的作用，从而有利于提高所述栅极结构第二部分116的高度一致性和薄膜质量，降低了形成所述梁形栅极结构120的工艺难度；而且，与直接以栅极掩膜层为掩膜刻蚀栅极结构材料层，保留栅极掩膜层露出的栅极结构材料层作为初始栅极结构第二部分的方案相比，本实施例仅对剩余栅极掩膜层113露出的栅极结构112进行刻蚀，需要刻蚀的栅极结构112宽度较小，提高了工艺稳定性，有利于进一步降低形成梁形栅极结构120的工艺难度、提高栅极结构第二部分116的高度一致性，进而提升了半导体结构的电学性能。
需要说明的是，刻蚀剩余所述栅极掩膜层113露出的栅极结构112的步骤中，刻蚀所述栅极结构112的工艺对所述栅极结构112和隔离层114的刻蚀选择比不宜过小。如果所述刻蚀选择比过小，则所述隔离层114顶部难以在刻蚀所述栅极掩膜层113露出栅极结构112的过程中起到定义刻蚀停止位置的作用，降低了所述隔离层114用于作为刻蚀停止层的效果，从而容易降低所述栅极结构第二部分116的高度一致性，并且增加了形成所述梁形栅极结构120的工艺难度。为此，本实施例中，刻蚀所述栅极结构112的工艺对所述栅极结构112和隔离层114的刻蚀选择比大于100:1。
本实施例中，采用等离子体刻蚀工艺，刻蚀所述栅极掩膜层113露出的栅极结构112。等离子体刻蚀工艺对所述栅极结构112和隔离层114的刻蚀选择比较大，有利于使所述隔离层114顶部用于定义刻蚀停止位置的作用更为显著，使所述栅极结构112的刻蚀量满足工艺需求，进一步提高了所述栅极结构第二部分116的高度一致性；而且，等离子刻蚀工艺有较高的刻蚀选择性，能够降低刻蚀所述栅极掩膜层113露出的栅极结构112的过程中对其他结构的影响。
所述等离子体刻蚀工艺采用的刻蚀气体为SF6、CF4和Cl2。
还需要说明的是，所述等离子体刻蚀工艺的刻蚀气体流量不宜过小，也不宜过大。如果所述刻蚀气体流量过小，则难以使所述栅极结构112的刻蚀量达到预设范围，而且容易降低刻蚀速率；如果所述刻蚀气体流量过大，容易降低工艺稳定性，而且容易对所述栅极结构112造成过刻蚀，导致所述梁形栅极结构120的形貌难以满足工艺需求，所述栅极结构第二部分116的高度一致性也较差。为此，本实施例中，所述等离子体刻蚀工艺采用的刻蚀气体为SF6、CF4和Cl2，SF6气体流量为10SCCM至100SCCM，CF4气体流量为0SCCM至200SCCM，Cl2气体流量为0SCCM至500SCCM。
此外，本实施例中，SF6、CF4和Cl2气体的温度为0℃至150℃，工艺压强为1mtorr至200mtorr。通过将所述等离子体刻蚀工艺的气体流量、反应温度以及工艺压强设定在合理范围内，并相互配合，从而在提高刻蚀效率工艺稳定性的同时，降低了工艺成本、减少副作用。
后续制程还包括：在所述梁形栅极结构120两侧的鳍部110内形成源漏掺杂层。当形成NMOS晶体管时，所述源漏掺杂层的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底200；鳍部210，凸出于所述衬底200表面；隔离层214，位于所述鳍部210露出的衬底200上；梁形栅极结构220，包括栅极结构第一部分215，横跨所述鳍部210且覆盖所述鳍部210的部分顶部和部分侧壁；以及位于所述栅极结构第一部分215两侧且凸出于栅极结构第一部分215的栅极结构第二部分216，所述栅极结构第二部分216覆盖鳍部210的部分侧壁且所述栅极结构第二部分216顶部与所述隔离层214顶部齐平。
本发明实施例中，所述梁形栅极结构220通过以栅极掩膜层为掩膜对栅极结构刻蚀所得到，与半导体结构不包括所述隔离层的方案相比，所述隔离层214能够作为刻蚀停止层，其顶部能够在刻蚀栅极掩膜层露出的栅极结构的过程中，起到定义刻蚀停止位置的作用，因此所述栅极结构第二部分216的高度一致性和薄膜质量较好，形成所述梁形栅极结构220的工艺难度也较低；而且，与直接以栅极掩膜层为掩膜刻蚀栅极结构材料层，保留栅极掩膜层露出的栅极结构材料层作为初始栅极结构第二部分的方案相比，本发明实施例中形成栅极结构之后去除栅极结构两侧部分宽度的所述栅极掩膜层，仅对剩余栅极掩膜层露出的栅极结构进行刻蚀，需要刻蚀的栅极结构宽度较小，有利于进一步降低形成梁形栅极结构220的工艺难度、提高栅极结构第二部分216的高度一致性，进而提升了半导体结构的电学性能。
所述衬底200为半导体结构的形成提供工艺操作平台。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部210用于提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部210与所述衬底200由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部210的材料与所述衬底200的材料相同，所述鳍部210的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述半导体结构还包括：隔离结构211，位于所述鳍部210露出的衬底200上。
所述隔离结构211用于对相邻器件之间起到隔离作用，所述隔离结构211的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构211的材料为氧化硅。
本实施例中，所述隔离层214还位于所述隔离结构211上。
本实施例中，所述隔离层214与所述隔离结构211的材料相同，所述隔离层214的材料为氧化硅。
氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层214的工艺难度和工艺成本。
而且，后续制程通常还包括：在梁形栅极结构220露出的衬底200上形成层间介质层，氧化硅也是层间介质层常用的材料，通过使所述隔离层214的材料为氧化硅，后续可以不去除所述隔离层214，且保留所述隔离层214作为层间介质层的一部分，有利于简化工艺流程，进一步提高工艺兼容性。在其他实施例中，所述隔离层的材料还可以为氮化硅或含硅抗反射涂层。
还需要说明的是，所述隔离层214的厚度不宜过小，也不宜过大。如果所述隔离层214的厚度过小，则容易增加形成所述隔离层214的工艺难度，相应也会增加形成所述梁形栅极结构220的工艺难度，所述隔离层214的厚度过小还容易降低所述隔离层214顶部用于刻蚀栅极掩膜层露出的栅极结构的过程中，定义刻蚀停止位置的效果，而且，所述隔离层214的厚度过小还容易导致所述栅极结构第二部分216的厚度过小，从而难以满足工艺需求；如果所述隔离层214的厚度过大，相应地，所述栅极结构第二部分216的厚度较大，容易降低工艺兼容性，并且容易对半导体结构的电学性能产生不良影响。为此，本实施例中，所述隔离层214的厚度为
至
需要说明的是，本实施例中，所述隔离层214的形成步骤为半导体领域中常用的制造工艺，工艺兼容性较高，而且，与形成所述梁形栅极结构220的步骤相比，所述隔离层214的厚度较小，工艺稳定性较高、工艺偏差较小，从而能够保证所述隔离层214的厚度均一性，进而提高栅极结构第二部分216的高度一致性，优化了半导体结构的电学性能。
本实施例中，所述梁形栅极结构220为伪栅结构，所述梁形栅极结构220为后续形成金属栅结构占据空间位置。
相应地，所述梁形栅极结构220包括栅氧化层(图未示)以及位于所述栅氧化层上的栅极层(图未示)。
所述栅氧化层的材料为氧化硅或氮氧化硅；所述栅极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层的材料为氧化硅，所述栅极层的材料为多晶硅。
在其他实施例中，所述梁形栅极结构还可以不为伪栅结构，相应地，后续不需去除所述栅极结构。在另一些实施例中，所述梁形栅极结构还可以为金属栅结构。
本实施例中，所述梁形栅极结构220还位于所述隔离结构211上。
本实施例中，所述梁形栅极结构220为一体型结构，是由于所述梁形栅极结构220形成步骤包括：形成栅极结构之后，去除栅极结构两侧部分宽度的所述栅极掩膜层；以剩余栅极掩膜层、以所述隔离层214为刻蚀停止层，对剩余栅极掩膜层露出的栅极结构。在其他实施例中，根据实际工艺需求，所述梁形栅极结构还可以不为一体型结构。
因此，本实施例中，所述栅极结构第二部分216顶部与所述隔离层214顶部齐平。具体地，所述隔离层214覆盖所述栅极结构第二部分216的侧壁。
需要说明的是，沿垂直于所述梁形栅极结构220侧壁的方向，所述栅极结构第二部分216凸出所述栅极结构第一部分215的尺寸w不宜过小，也不宜过大。如果所述栅极结构第二部分216凸出所述栅极结构第一部分215的尺寸w过小，容易增加形成所述栅极结构第二部分216的难度，而且所述尺寸w过小还容易使所述栅极结构第二部分216用于提高梁形栅极结构220对沟道区控制能力的作用较差，从而难以满足工艺需求；如果所述栅极结构第二部分216凸出所述栅极结构第一部分215的尺寸w过大，则容易对半导体结构的电学性能造成不良影响。为此，本实施例中，所述栅极结构第二部分216凸出所述栅极结构第一部分215的尺寸w为1nm至10nm。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、凸出于所述衬底的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构顶部形成有栅极掩膜层；
在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述栅极结构的部分侧壁；
形成所述隔离层后，去除所述栅极结构两侧部分宽度的所述栅极掩膜层；
以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构，形成梁形栅极结构，所述梁形栅极结构包括位于栅极掩膜层下方的栅极结构第一部分，以及位于所述栅极结构第一部分两侧且凸出于所述栅极结构第一部分的栅极结构第二部分。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述鳍部露出的衬底上形成隔离层的步骤中，所述隔离层的厚度为
至
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用掩膜修整工艺，去除所述栅极结构两侧部分宽度的所述栅极掩膜层。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺，去除所述栅极结构两侧部分宽度的所述栅极掩膜层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述栅极结构两侧部分宽度的所述栅极掩膜层的步骤中，所述栅极结构单侧栅极掩膜层的去除宽度为1nm至10nm。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀剩余所述栅极掩膜层露出的栅极结构的步骤中，刻蚀所述栅极结构的工艺对栅极结构和隔离层的刻蚀选择比大于100:1。
7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺，以剩余所述栅极掩膜层为掩膜、以所述隔离层为刻蚀停止层，刻蚀所述栅极掩膜层露出的栅极结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀工艺的参数为：刻蚀气体为SF6、CF4和Cl2，SF6气体流量为10SCCM至100SCCM，CF4气体流量为0SCCM至200SCCM，Cl2气体流量为0SCCM至500SCCM，SF6、CF4和Cl2气体的温度为0℃至150℃，工艺压强为1mtorr至200mtorr。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或含硅抗反射涂层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，通过原子层沉积工艺或化学气相沉积工艺形成所述隔离层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤包括：在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述栅极结构的部分侧壁；
平坦化所述隔离膜；
去除部分厚度的所述隔离膜，保留剩余所述隔离膜作为所述隔离层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺，去除部分厚度的所述隔离膜。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构。
14.一种半导体结构，其特征在于，采用如权利要求1至13任一项所述的半导体结构的形成方法形成，所述半导体结构包括：
衬底；
鳍部，凸出于所述衬底表面；
隔离层，位于所述鳍部露出的衬底上；
梁形栅极结构，包括栅极结构第一部分，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；以及位于所述栅极结构第一部分两侧且凸出所述栅极结构第一部分的栅极结构第二部分，所述栅极结构第二部分覆盖鳍部的部分侧壁且栅极结构第二部分顶部与所述隔离层顶部齐平。
15.如权利要求14所述的半导体结构，其特征在于，所述隔离层的厚度为
至
16.如权利要求14所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅、氮化硅或含硅抗反射涂层。
17.如权利要求14所述的半导体结构，其特征在于，沿垂直于所述梁形栅极结构侧壁的方向，所述栅极结构第二部分凸出所述栅极结构第一部分的尺寸为1nm至10nm。
18.如权利要求14所述的半导体结构，其特征在于，所述梁形栅极结构为一体型结构。
19.如权利要求14所述的半导体结构，其特征在于，所述梁形栅极结构为伪栅结构。
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