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CN113871351A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN113871351A
CN113871351A CN202010613521.XA CN202010613521A CN113871351A CN 113871351 A CN113871351 A CN 113871351A CN 202010613521 A CN202010613521 A CN 202010613521A CN 113871351 A CN113871351 A CN 113871351A
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dielectric layer
layer
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fin
forming
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赵君红
赵海
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Semiconductor Manufacturing International Beijing Corp
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Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底以及凸出于所述衬底的鳍部；在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；在所述隔离层的顶部形成保护介质层；形成所述保护介质层后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。本发明在鳍部露出的衬底上形成隔离层后，在形成伪栅结构之前，在所述隔离层的顶部形成保护介质层，当后续去除伪栅结构时，所述保护介质层能够起到保护所述隔离层的作用，从而降低所述隔离层受到损耗的概率，进而有利于减小对有效鳍部的高度的影响、以及提高有效鳍部的高度均一性，相应有利于提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底以及凸出于所述衬底的鳍部；在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；在所述隔离层的顶部形成保护介质层；形成所述保护介质层后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底；隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；保护介质层，位于所述隔离层的顶部；伪栅结构，位于所述保护介质层上且横跨所述鳍部，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在鳍部露出的衬底上形成隔离层后，在形成伪栅结构之前，在所述隔离层的顶部形成保护介质层，当后续去除伪栅结构时，所述保护介质层能够起到保护所述隔离层的作用，从而降低所述隔离层受到损耗的概率，进而有利于减小对有效鳍部的高度的影响、以及提高有效鳍部(effect Fin)的高度均一性，相应有利于提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能仍有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10以及凸出于所述衬底10的鳍部11，所述鳍部11露出的衬底10上形成隔离层15，所述隔离层150覆盖鳍部11的部分侧壁。
参考图2，形成所述隔离层15后，形成横跨所述鳍部11的伪栅结构20，所述伪栅结构20覆盖所述鳍部11的部分顶部和部分侧壁。
后续制程还包括：在所述伪栅结构20两侧的鳍部11中形成源漏掺杂区；形成覆盖所述源漏掺杂区的层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁；形成所述层间介质层后，去除所述伪栅结构20，在层间介质层中形成栅极开口；在栅极开口中形成金属栅极结构。
当衬底10上的鳍部11具有不同图形密度时(例如，部分鳍部11两侧均设置有其他鳍部11，部分鳍部11仅单侧设置有其他鳍部11)，在去除所述伪栅结构20的过程中，在负载效应(loading effect)的影响下，对图形密稀疏区中的伪栅结构20的去除速率更快，当所述隔离层15顶部被暴露后，则容易对所述隔离层15造成损耗，从而影响有效鳍部的高度，进而对半导体结构的性能造成不良影响。其中，有效鳍部指的是鳍部11中用于被器件栅极结构(例如，金属栅极结构)所覆盖的部分。
而且，在负载效应的影响下，所述隔离层15的损耗量难以控制，从而导致有效鳍部的高度均一性变差，相应也会影响半导体结构的性能。
此外，当伪栅结构20包括覆盖鳍部11表面的栅氧化层(图未示)、以及覆盖栅氧化层且横跨鳍部11的伪栅层(图未示)时，栅氧化层和隔离层15的材料通常相同，因此，在去除栅氧化层时，还会对隔离层15进行刻蚀，从而进一步恶化隔离层15的受损问题，进而进一步降低有效鳍部的高度均一性。
尤其是，当采用Certas刻蚀工艺去除栅氧化层时，由于Certas刻蚀工艺的工艺温度较低，从而容易导致对隔离层15的刻蚀速率的均一性较差，从而进一步降低有效鳍部的高度均一性。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底以及凸出于所述衬底的鳍部；在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；在所述隔离层的顶部形成保护介质层；形成所述保护介质层后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。
本发明实施例在鳍部露出的衬底上形成隔离层后，在形成伪栅结构之前，在所述隔离层的顶部形成保护介质层，当后续去除伪栅结构时，所述保护介质层能够起到保护所述隔离层的作用，从而降低所述隔离层受到损耗的概率，进而有利于减小对有效鳍部的高度的影响、以及提高有效鳍部的高度均一性，相应有利于提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底，包括衬底100以及凸出于衬底100的鳍部110。
所述衬底100用于为后续工艺提供工艺平台。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部110与衬底100为一体结构。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部110高度的目的。
因此，鳍部110的材料与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，衬底100包括用于形成器件的器件单元区(未标示)、以及用于隔离相邻器件单元区的隔离区(未标示)，器件单元区的衬底100上形成有多个鳍部110。作为一种示例，图3中示出了一个器件单元区。
衬底100上的鳍部110具有不同图形密度。例如，在器件单元区中，最边缘的鳍部110(即最靠近隔离区的鳍部110)仅单侧设置有其他鳍部110，剩余鳍部110的两侧均设置有其他鳍部110，因此，器件单元区中的鳍部110也具有不同图形密度。在其他实施例中，不同器件单元区的鳍部图形密度也可以不相同。
衬底100通常包括用于形成核心器件的核心区、以及用于形成输入/输出器件的周边区。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压(一般为1.0V、1.2V、1.5V和1.8V)，输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。作为一种示例，本实施例仅示意出所述核心区。
本实施例中，所述鳍部110顶部形成有硬掩膜层130，所述硬掩膜层130作为形成所述鳍部110时的刻蚀掩膜，在后续平坦化工艺过程中，所述硬掩膜层130表面能够用于定义平坦化工艺的停止位置，且所述硬掩膜层130还能够起到保护所述鳍部110的作用。
具体地，所述硬掩膜层130的材料为氮化硅。
本实施例中，所述硬掩膜层130和鳍部110之间还形成有应力缓冲层120。
所述应力缓冲层120用于为形成所述硬掩膜层130时提供应力缓冲作用，改善形成所述硬掩膜层130时产生位错的问题。
本实施例中，所述应力缓冲层120的材料为氧化硅。
结合参考图4至图6，在所述鳍部110露出的衬底100上形成隔离层150，所述隔离层150覆盖所述鳍部110的部分侧壁。
所述隔离层150作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，所述隔离层150的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成隔离层150的步骤包括：
如图4所示，在所述鳍部110露出的衬底100上形成初始隔离层140，所述初始隔离层140的顶面与所述硬掩膜层130的顶面相齐平。
所述初始隔离层140用于为后续形成隔离层提供工艺基础。
本实施例中，在鳍部110露出的衬底100上沉积隔离材料层，隔离材料层还覆盖硬掩膜层130；以所述硬掩膜层130顶面作为停止位置，对隔离材料层进行平坦化处理(例如，化学机械研磨工艺)，形成初始隔离层140。
本实施例中，所述初始隔离层140的材料为氧化硅。
如图5所示，去除硬掩膜层130。
在对初始隔离层140进行回刻蚀的过程中，容易导致应力缓冲层120受到刻蚀损耗，因此，通过先去除硬掩膜层130，从而避免回刻蚀初始隔离层140的过程中硬掩膜层130发生倒塌的问题。
具体地，采用湿法刻蚀工艺去除硬掩膜层130，从而能够将硬掩膜层130去除干净。
如图6所示，对初始隔离层140进行回刻蚀处理，使剩余初始隔离层140的顶面低于鳍部110的顶面，且剩余初始隔离层140作为隔离层150。
本实施例中，采用Certas刻蚀工艺对初始隔离层140进行回刻蚀处理。Certas刻蚀工艺的工艺温度较低，其刻蚀速率较缓慢，因此有利于精确控制刻蚀量。
在其他实施例中，也可以采用SiCoNi刻蚀工艺对初始隔离层140进行回刻蚀处理。SiCoNi刻蚀工艺的刻蚀选择性较高。
需要说明的是，后续还会在隔离层150的顶部形成保护介质层，保护介质层也会覆盖鳍部110的部分侧壁，因此，为了使有效鳍部的高度能够满足工艺需求，可以适当减小所述隔离层150的厚度。其中，有效鳍部指的是鳍部110中用于被器件栅极结构(例如，金属栅极结构)所覆盖的部分。
参考图7，在隔离层150的顶部形成保护介质层200。
后续还包括形成伪栅结构的制程、以及去除伪栅结构的制程，当去除伪栅结构时，所述保护介质层200能够起到保护所述隔离层150的作用，从而降低所述隔离层150受到损耗的概率，进而有利于减小对有效鳍部的高度的影响、以及提高有效鳍部的高度均一性，相应有利于提高半导体结构的性能。
因此，所述保护介质层200的耐刻蚀度大于所述隔离层150的耐刻蚀度。
此外，后续保留位于所述隔离层150上的保护介质层200，以免进行去除保护介质层200的步骤，从而进一步降低所述隔离层150受到损耗的概率。因此，所述保护介质层200的材料为绝缘材料，且具有良好的工艺兼容性。
为此，所述保护介质层200的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼和碳氮硼化硅中的一种或多种。
本实施例中，采用沉积工艺形成保护介质层200，从而提高形成保护介质层200的工艺兼容性、降低工艺难度。因此，在隔离层150的顶部形成保护介质层200的步骤中，所述保护介质层200保形覆盖隔离层150和鳍部110。后续可以通过对保护介质层200进行刻蚀的方式，以露出所述鳍部110的侧壁。
本实施例中，形成保护介质层200的工艺包括原子层沉积工艺。通过采用原子层沉积工艺，有利于提高保护介质层200的厚度均匀性，且保护介质层200具有良好的台阶覆盖能力，使得保护介质层200能够很好的覆盖鳍部110和隔离层150的拐角处。
需要说明的是，保护介质层200的厚度(未标示)不宜过小，也不宜过大。如果保护介质层200的厚度过小，则容易导致保护介质层200的厚度对隔离层150的保护效果不佳，在后续去除伪栅结构的过程中，隔离层150受到损耗的概率仍较高；随着集成电路特征尺寸持续减小，相邻鳍部110的间距越来越小，如果保护介质层200的厚度过大，容易导致相邻鳍部110侧壁上的保护介质层200相接触，从而对后续制程造成不良影响。为此，本实施例中，保护介质层200的厚度为
Figure BDA0002562946260000072
至
Figure BDA0002562946260000071
例如，保护介质层200的厚度为
Figure BDA0002562946260000074
或
Figure BDA0002562946260000073
本实施例中，保护介质层200包括底部保护介质层210以及覆盖底部保护介质层210的顶部保护介质层220，底部保护介质层210的致密度大于顶部保护介质层220的致密度。
一方面，底部保护介质层210的致密度更大，因此，底部保护介质层210的耐刻蚀度大于顶部保护介质层220的耐刻蚀度，使得保护介质层200对隔离层150的保护作用得到保障。
另一方面，与保护介质层200的总厚度相比，底部保护介质层210的厚度较小，因此，这有利于减小形成底部保护介质层210的制程对鳍部110的影响，而且，底部保护介质层210的致密度大于顶部保护介质层220的致密度，在形成顶部保护介质层220的过程中，底部保护介质层210能够对鳍部110起到保护作用，从而减小形成顶部保护介质层220的制程对鳍部110的影响(例如，底部保护介质层210有利于阻挡形成顶部保护介质层220的反应气体与鳍部110相接触)。
综上，本实施例通过形成叠层结构的保护介质层200，在保障保护介质层200的性能的同时，减小对鳍部110的影响，从而有利于进一步提高半导体结构的性能。
本实施例中，底部保护介质层210的材料为富硅氧化硅(silicon rich oxide，SRO)，顶部保护介质层220的材料为氧化硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料，使得底部保护介质层210的致密度和耐刻蚀度更高。
富硅氧化硅和氧化硅的工艺兼容性较高，且与硅具有相近的晶格常数，能够改善应力的问题，从而降低鳍部110发生形变的概率。
而且，在相同厚度下，与氧化硅层相比，形成富硅氧化硅层时会消耗更多的鳍部110，但是，硅氧化硅层的致密度和耐刻蚀度更高，因此，通过选用由下而上依次堆叠的富硅氧化硅层和氧化硅层，在保障保护介质层200的性能的同时，减小对鳍部110的消耗。
本实施例中，采用化学气相沉积工艺形成所述底部保护介质层210。所述底部保护介质层210的材料为富硅氧化硅，通过采用化学气相沉积工艺，易于控制富硅氧化硅中硅的原子百分比含量。具体地，在化学气相沉积工艺的过程中，通过调节含硅反应气体的气体流量，从而调节富硅氧化硅中硅的原子百分比含量。
本实施例中，采用原子层沉积工艺形成所述顶部保护介质层220，以提高顶部保护介质层220的厚度均匀性和台阶覆盖能力。
需要说明的是，在底部保护介质层210中，富硅氧化硅中硅的原子百分比含量不宜过小，也不宜过大。如果硅的原子百分比含量过低，在底部保护介质层210的厚度T1一定的情况下，容易导致底部保护介质层210的耐刻蚀度和致密度难以满足工艺需求；如果硅的原子百分比含量过高，则容易导致底部保护介质层210的绝缘性能变差，从而容易对器件的性能产生不良影响。为此，本实施例中，富硅氧化硅中硅的原子百分比含量为30％至60％。
通过采用氧化硅材料，从而提高保护介质层200的工艺兼容性、降低形成保护介质层200的工艺难度，且保护介质层200对鳍部110产生的应力很小，能够降低鳍部110发生形变的概率。
底部保护介质层210的厚度T1不宜过小，也不宜过大。如果底部保护介质层210的厚度T1过小，则为了使保护介质层200的性能得到保障，相应需要增加顶部保护介质层220的厚度T2，且由于底部保护介质层210的厚度T1较小，在形成顶部保护介质层220的过程中，底部保护介质层210对鳍部110的保护效果不佳，从而容易对鳍部110产生影响，而且，在去除伪栅结构的过程中，如果顶部保护介质层220被去除，导致底部保护介质层210被暴露后，厚度T1较小的底部保护介质层210可能无法对隔离层150起到保护作用。为此，本实施例中，底部保护介质层210的厚度T1为
Figure BDA0002562946260000081
至
Figure BDA0002562946260000082
例如，底部保护介质层210的厚度T1为
Figure BDA0002562946260000083
或
Figure BDA0002562946260000084
顶部保护介质层220的厚度T2不宜过小，也不宜过大。如果顶部保护介质层220的厚度T2过小，则容易导致保护介质层200的总厚度过小，从而降低保护介质层200对隔离层150的保护效果，或者，为了使保护介质层200的总厚度能够满足性能需求，相应需要增加底部保护介质层210的厚度T1的厚度，从而容易导致形成底部保护介质层210的制程对鳍部110产生不良影响；如果顶部保护介质层220的厚度T2过大，相应容易导致底部保护介质层210的厚度T1过小，在形成顶部保护介质层220的过程中，底部保护介质层210对鳍部110的保护效果不佳，从而容易导致形成顶部保护介质层220的制程对鳍部110产生影响，而且，在去除伪栅结构的过程中，如果顶部保护介质层220被去除，导致底部保护介质层210被暴露后，厚度T1较小的底部保护介质层210可能无法对隔离层110起到保护作用。为此，本实施例中，顶部保护介质层220的厚度T2为
Figure BDA0002562946260000091
至
Figure BDA0002562946260000092
例如，顶部保护介质层220的厚度T2为
Figure BDA0002562946260000093
Figure BDA0002562946260000094
或
Figure BDA0002562946260000095
结合参考图8和图9，形成保护介质层200后，在位于隔离层150上方的保护介质层200上形成牺牲层160(如图8所示)，牺牲层160的顶部低于鳍部110的顶部。
牺牲层160用于保护位于隔离层150上方的保护介质层200，后续去除牺牲层160露出的保护介质层200时，能够使得位于隔离层150上方的保护介质层200被保留。
保护介质层200和牺牲层160的材料不同，保护介质层200和牺牲层160之间具有较大的刻蚀选择比，从而在后续去除牺牲层160露出的保护介质层200时，使得牺牲层160能够保护位于隔离层150上方的保护介质层200。而且，后续还需去除牺牲层160，因此，牺牲层160选取易于被去除的材料，且去除牺牲层160的工艺对保护介质层200和鳍部110的损伤较小。
因此，牺牲层160的材料包括旋涂碳(spin on carbon，SOC)、有机介电层(organicdielectric layer，ODL)材料和底部抗反射涂层(bottom anti-reflective coating，BARC)材料中的一种或多种。本实施例中，牺牲层160的材料为旋涂碳。旋涂碳的成本较低，形成工艺简单，且工艺兼容性高。
具体地，形成牺牲层160的步骤包括：如图8所示，形成覆盖保护介质层200的牺牲材料层165；如图9所示，回刻蚀部分厚度的牺牲材料层165，使剩余牺牲材料层165的顶部低于鳍部110的顶部，且剩余牺牲材料层165作为牺牲层160。
本实施例中，牺牲层160的材料为旋涂碳，因此，采用旋涂工艺形成牺牲材料层165。
本实施例中，采用干法刻蚀工艺(例如：各向异性的干法刻蚀工艺)，回刻蚀部分厚度的牺牲材料层165。干法刻蚀工艺具有各向异性刻蚀的特性，从而能够沿垂直于衬底100表面的方向进行刻蚀，进而有利于提高牺牲层160的顶面平坦度；而且，干法刻蚀工艺的工艺稳定性和可控性较高，有利于精确控制对牺牲材料层165的刻蚀量。
需要说明的是，牺牲层160的厚度T3不宜过小，也不宜过大。如果牺牲层160的厚度T3过小，则在回刻蚀部分厚度的牺牲材料层165的过程中，难以精确控制刻蚀停止位置，容易降低牺牲层160的厚度T3的均一性，从而容易增加位于隔离层150顶部的保护介质层200被暴露的可能性，相应的，后续去除牺牲层160露出的保护介质层200时，容易导致位于隔离层150顶部的保护介质层200受到损耗，从而影响保护介质层200对隔离层150的保护作用；如果牺牲层160的厚度T3过大，则后续去除牺牲层160露出的保护介质层200后，导致被保护介质层200暴露的鳍部110的高度过小，从而对有效鳍部的高度产生影响，进而对半导体结构的性能产生不良影响。为此，本实施例中，牺牲层160的厚度T3为1纳米至10纳米。例如，牺牲层160的厚度T3为3纳米、5纳米、7纳米或9纳米。
参考图10，去除所述牺牲层160露出的保护介质层200。
通过去除牺牲层160露出的保护介质层200，以露出鳍部110，从而为后续形成横跨鳍部110的器件栅极结构(例如，金属栅极结构)做准备，即为后续形成晶体管做准备。
本实施例中，采用湿法刻蚀工艺，去除牺牲层160露出的保护介质层200。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够将牺牲层160露出的保护介质层200去除干净，进而降低鳍部110侧壁上具有保护介质层200的残留物的概率。
参考图11，去除牺牲层160露出的保护介质层200后，去除牺牲层160。
去除牺牲层160，以露出鳍部110和剩余的保护介质层200，从而为后续膜层结构的形成做准备。
本实施例中，牺牲层160的材料为旋涂碳，因此，采用灰化工艺，去除牺牲层160。灰化工艺对保护介质层200和鳍部110的损伤均较小。
需要说明的是，本实施例利用沉积的方式形成保护介质层200。在其他实施例中，还可以对部分厚度的隔离层掺杂离子，所述离子适于提高隔离层的致密度，且掺杂有离子的隔离层作为保护介质层。例如，对部分厚度的隔离层掺杂硅离子，形成材料为富硅氧化硅的保护介质层。
还需要说明的是，本实施例在形成伪栅结构之前形成保护介质层200，此时，鳍部110露出的区域面积较大，易于保护介质层200的形成。
具体地，后续形成的伪栅结构包括覆盖鳍部110表面的栅氧化层、以及覆盖栅氧化层且横跨鳍部110的伪栅层，与在去除伪栅层，在层间介质层中形成栅极开口之后，去除栅氧化层之前，在栅极开口底部的隔离层上形成保护介质层的方案相比，本实施例能够避免栅极开口的深宽比对保护介质层的形成工艺的影响，从而有利于降低保护介质层200的形成难度、提高保护介质层200的形成质量。
而且，当伪栅结构还包括栅氧化层时，本实施例中，在形成保护介质层200之前，栅氧化层还未形成，因此，能够避免形成保护介质层200的制程(例如，去除牺牲层160露出的保护介质层200的步骤)对栅氧化层造成损伤。其中，核心区的栅氧化层通常会被去除，因此，这有利于提高对核心区的栅氧化层的去除效果均一性，从而降低去除栅氧化层的工艺对鳍部110的影响，进而使得形成于核心区的核心器件的性能得到保障。周边区的栅氧化层通常会被保留，本实施例能够避免形成保护介质层200的制程对栅氧化层造成损伤，从而使得形成于周边区的输入/输出器件的性能得到保障。
参考图12，形成保护介质层200后，形成横跨鳍部110的伪栅结构300，伪栅结构300覆盖鳍部110的部分顶部和部分侧壁。
伪栅结构300用于为器件栅极结构(例如，金属栅极结构)的形成占据空间位置。
本实施例中，伪栅结构300包括覆盖鳍部110表面的栅氧化层310、以及覆盖栅氧化层310且横跨鳍部110的伪栅层320。
本实施例中，采用后形成高k栅介质层后形成金属栅极(high k last metal gatelast)工艺形成器件栅极结构，因此，后续至少会去除伪栅结构300中的伪栅层320，在去除伪栅层320的过程中，栅氧化层310用于作为刻蚀停止层，从而减小鳍部110受损的概率。
此外，在后续制程中，核心区的栅氧化层310会被去除，周边区的栅氧化层310被保留、并用于作为栅介质层的一部分。
本实施例中，栅氧化层310的材料为氧化硅。在其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层320的材料为多晶硅。在其他实施例中，伪栅层的材料还可以为无定形硅。
本实施例中，形成伪栅结构300后，所述形成方法还包括：在伪栅结构300两侧的鳍部110中形成源漏掺杂区(图未示)；形成覆盖源漏掺杂区的层间介质层(图未示)，层间介质层覆盖伪栅结构300的侧壁。
参考图13，形成层间介质层(图未示)后，所述形成方法还包括：去除伪栅结构300(如图12所示)。
去除伪栅结构300，从而在层间介质层中形成栅极开口，进而为后续在栅极开口中形成器件栅极结构(例如，金属栅极结构)做准备。
本实施例中，以衬底100包括核心区为例进行说明，因此，去除伪栅结构300的过程中，去除伪栅层320和栅氧化层310。
本实施例中，在去除伪栅结构300的过程中，以底部保护介质层210作为刻蚀停止层，去除顶部保护介质层220(如图12所示)。
为了将栅氧化层310去除干净，去除栅氧化层310的制程通常包括主刻蚀步骤和过刻蚀步骤，且顶部保护介质层220暴露在去除栅氧化层310的刻蚀环境中，去除栅氧化层310的过程中，顶部保护介质层220也容易受到损耗，因此，本实施例中，在去除所述栅氧化层310的过程中，以所述底部保护介质层210作为刻蚀停止层，去除所述顶部保护介质层220，从而提高有效鳍部的高度均一性。
具体地，利用过刻蚀工艺，去除所述顶部保护介质层220。其中，所述顶部保护介质层220的厚度较小，因此，易于在过刻蚀工艺的步骤中被去除。
而且，底部保护介质层210的致密度和耐刻蚀度更高，因此，在去除所述顶部保护介质层220的过程中，底部保护介质层210的顶面能够用于定义刻蚀停止的位置，且去除伪栅结构300的工艺对底部保护介质层210的损耗量较小。
本实施例中，采用干法刻蚀工艺，或者，采用干法刻蚀和湿法刻蚀相结合的工艺，去除伪栅层320。
本实施例中，在去除伪栅层320后，采用Certas刻蚀工艺去除栅氧化层310，Certas刻蚀工艺是一种采用氨气(NH3)和氟化氢(HF)气体进行的化学气体刻蚀工艺，从而有利于在将栅氧化层310去除干净的同时，减小对鳍部110的损伤。
而且，Certas刻蚀工艺的工艺温度较低(通常为100℃至200℃)，其刻蚀速率较缓慢，因此易于控制对厚度较小的膜层的刻蚀量，且刻蚀稳定性较高。
在其他实施例中，也可以采用SiCoNi刻蚀工艺，去除栅氧化层和顶部保护介质层。
相应的，本发明还提供一种半导体结构。继续参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；鳍部110，凸出于衬底100；隔离层150，位于鳍部110露出的衬底100上，隔离层150覆盖鳍部110的部分侧壁；保护介质层200，位于隔离层150的顶部；伪栅结构300，位于保护介质层200上且横跨鳍部110，伪栅结构300覆盖鳍部110的部分顶部和部分侧壁。
在半导体结构的形成过程中，后续还包括去除伪栅结构300的制程，当后续去除伪栅结构300时，保护介质层200能够起到保护隔离层150的作用，从而降低隔离层150受到损耗的概率，进而有利于减小对有效鳍部的高度的影响、以及提高有效鳍部的高度均一性，相应有利于提高半导体结构的性能。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部110与衬底100为一体结构。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，鳍部110的材料与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，衬底100包括用于形成器件的器件单元区(未标示)、以及用于隔离相邻器件单元区的隔离区(未标示)，器件单元区的衬底100上形成有多个鳍部110。作为一种示例，图12中示出了一个器件单元区。
衬底100上的鳍部110具有不同图形密度。例如，在器件单元区中，最边缘的鳍部110(即最靠近隔离区的鳍部110)仅单侧设置有其他鳍部110，剩余鳍部110的两侧均设置有其他鳍部110，因此，器件单元区中的鳍部110也具有不同图形密度。在其他实施例中，不同器件单元区的鳍部图形密度也可以不相同。
衬底100通常包括用于形成核心器件的核心区、以及用于形成输入/输出器件的周边区。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压(一般为1.0V、1.2V、1.5V和1.8V)，输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。作为一种示例，本实施例仅示意出所述核心区。
隔离层150作为浅沟槽隔离结构，用于对相邻器件起到隔离作用。
本实施例中，隔离层150的材料为氧化硅。在其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
保护介质层200能够起到保护隔离层150的作用。因此，所述保护介质层200的耐刻蚀度大于所述隔离层150的耐刻蚀度。
此外，后续保留位于隔离层150上的保护介质层200，以免进行去除保护介质层200的步骤，从而进一步降低隔离层150受到损耗的概率。因此，保护介质层200的材料为绝缘材料，且具有良好的工艺兼容性。
为此，保护介质层200的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼和碳氮硼化硅中的一种或多种。
需要说明的是，保护介质层200的厚度(未标示)不宜过小，也不宜过大。如果保护介质层200的厚度过小，则容易导致保护介质层200的厚度对隔离层150的保护效果不佳，在后续去除伪栅结构300的过程中，隔离层150受到损耗的概率仍较高；随着集成电路特征尺寸持续减小，相邻鳍部110的间距越来越小，如果保护介质层200的厚度过大，容易导致相邻鳍部110侧壁上的保护介质层200相接触，从而对后续制程造成不良影响。为此，本实施例中，保护介质层200的厚度为
Figure BDA0002562946260000151
至
Figure BDA0002562946260000152
例如，保护介质层200的厚度为
Figure BDA0002562946260000153
或
Figure BDA0002562946260000154
本实施例中，保护介质层200包括底部保护介质层210以及覆盖底部保护介质层210的顶部保护介质层220，底部保护介质层210的致密度大于顶部保护介质层220的致密度。
一方面，底部保护介质层210的致密度更大，因此，底部保护介质层210的耐刻蚀度大于顶部保护介质层220的耐刻蚀度，使得保护介质层200对隔离层150的保护作用得到保障。
另一方面，与保护介质层200的总厚度相比，底部保护介质层210的厚度较小，因此，这有利于减小形成底部保护介质层210的制程对鳍部110的影响，而且，底部保护介质层210的致密度大于顶部保护介质层220的致密度，在形成顶部保护介质层220的过程中，底部保护介质层210能够对鳍部110起到保护作用，从而减小形成顶部保护介质层220的制程对鳍部110的影响(例如，底部保护介质层210有利于阻挡形成顶部保护介质层220的反应气体与鳍部110相接触)。
综上，本实施例通过形成叠层结构的保护介质层200，在保障保护介质层200的性能的同时，减小对鳍部110的影响，从而有利于进一步提高半导体结构的性能。
本实施例中，底部保护介质层210的材料为富硅氧化硅(silicon rich oxide，SRO)，顶部保护介质层220的材料为氧化硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料，使得底部保护介质层210的致密度和耐刻蚀度更高。
富硅氧化硅和氧化硅的工艺兼容性较高，且与硅具有相近的晶格常数，能够改善应力的问题，从而降低鳍部110发生形变的概率。
而且，在相同厚度下，与氧化硅层相比，形成富硅氧化硅层时会消耗更多的鳍部110，但是，硅氧化硅层的致密度和耐刻蚀度更高，因此，通过选用由下而上依次堆叠的富硅氧化硅层和氧化硅层，在保障保护介质层200的性能的同时，减小对鳍部110的消耗。
需要说明的是，在底部保护介质层210中，富硅氧化硅中硅的原子百分比含量不宜过小，也不宜过大。如果硅的原子百分比含量过低，在底部保护介质层210的厚度T1(如图7所示)一定的情况下，容易导致底部保护介质层210的耐刻蚀度和致密度难以满足工艺需求；如果硅的原子百分比含量过高，则容易导致底部保护介质层210的绝缘性能变差，从而容易对器件的性能产生不良影响。为此，本实施例中，在底部保护介质层210中，富硅氧化硅中硅的原子百分比含量为30％至60％。
底部保护介质层210的厚度T1不宜过小，也不宜过大。如果底部保护介质层210的厚度T1过小，则为了使保护介质层200的性能得到保障，相应需要增加顶部保护介质层220的厚度T2，且由于底部保护介质层210的厚度T1较小，在形成顶部保护介质层220的过程中，底部保护介质层210对鳍部110的保护效果不佳，从而容易对鳍部110产生影响，而且，在去除伪栅结构300的过程中，如果顶部保护介质层220被去除，导致底部保护介质层210被暴露后，厚度T1较小的底部保护介质层210可能无法对隔离层110起到保护作用。为此，本实施例中，底部保护介质层210的厚度T1为
Figure BDA0002562946260000161
至
Figure BDA0002562946260000162
例如，底部保护介质层210的厚度T1为
Figure BDA0002562946260000163
或
Figure BDA0002562946260000164
顶部保护介质层220的厚度T2(如图7所示)不宜过小，也不宜过大。如果顶部保护介质层220的厚度T2过小，则容易导致保护介质层200的总厚度过小，从而降低保护介质层200对隔离层110的保护效果，或者，为了使保护介质层200的总厚度能够满足性能需求，相应需要增加底部保护介质层210的厚度T1的厚度，从而容易导致形成底部保护介质层210的制程对鳍部110产生不良影响；如果顶部保护介质层220的厚度T2过大，相应容易导致底部保护介质层210的厚度T1过小，在形成顶部保护介质层220的过程中，底部保护介质层210对鳍部110的保护效果不佳，从而容易导致形成顶部保护介质层220的制程对鳍部110产生影响，而且，在去除伪栅结构300的过程中，如果顶部保护介质层220被去除，导致底部保护介质层210被暴露后，厚度T1较小的底部保护介质层210可能无法对隔离层110起到保护作用。为此，本实施例中，顶部保护介质层220的厚度T2为
Figure BDA0002562946260000171
至
Figure BDA0002562946260000172
例如，顶部保护介质层220的厚度T2为
Figure BDA0002562946260000173
或
Figure BDA0002562946260000174
本实施例中，保护介质层200还延伸覆盖鳍部110的部分侧壁。
保护介质层200采用沉积工艺形成，因此，在半导体结构的形成过程中，在形成保护介质层200后，保护介质层200保形覆盖鳍部110和隔离层110。相应的，形成半导体结构的制程还包括：在位于隔离层150上方的保护介质层200上形成牺牲层，牺牲层的顶部低于鳍部110的顶部，牺牲层用于保护位于隔离层150上方的保护介质层200，去除牺牲层160露出的保护介质层200，能够使得位于隔离层150上方的保护介质层200被保留。其中，牺牲层通过牺牲材料层的沉积和回刻蚀所形成。
需要说明的是，被保护介质层200覆盖的鳍部110高度(未标示)不宜过小，也不宜过大。如果被保护介质层200覆盖的鳍部110高度过小，则在回刻蚀部分厚度的牺牲材料层的过程中，难以精确控制刻蚀停止位置，容易降低牺牲层的厚度均一性，从而容易增加位于隔离层150顶部的保护介质层200被暴露的可能性，相应的，去除牺牲层露出的保护介质层200时，容易导致位于隔离层150顶部的保护介质层200受到损耗，从而影响保护介质层200对隔离层150的保护作用；如果被保护介质层200覆盖的鳍部110高度过大，则被保护介质层200暴露的鳍部110的高度相应过小，从而对有效鳍部的高度产生影响，进而对半导体结构的性能产生不良影响。为此，本实施例中，被保护介质层200覆盖的鳍部110高度为1纳米至10纳米。例如，被保护介质层200覆盖的鳍部110高度为3纳米、5纳米、7纳米或9纳米。
伪栅结构300用于为器件栅极结构(例如，金属栅极结构)的形成占据空间位置。
本实施例中，伪栅结构300包括覆盖鳍部110表面的栅氧化层310、以及覆盖栅氧化层310且横跨鳍部110的伪栅层320。
本实施例中，采用后形成高k栅介质层后形成金属栅极工艺形成器件栅极结构，因此，后续至少会去除伪栅结构300中的伪栅层320，在去除伪栅层320的过程中，栅氧化层310用于作为刻蚀停止层，从而减小鳍部110受损的概率。
此外，在后续制程中，核心区的栅氧化层310会被去除，周边区的栅氧化层310被保留、并用于作为栅介质层的一部分。
本实施例中，栅氧化层310的材料为氧化硅。在其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层320的材料为多晶硅。在其他实施例中，伪栅层的材料还可以为无定形硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底以及凸出于所述衬底的鳍部；
在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；
在所述隔离层的顶部形成保护介质层；
形成所述保护介质层后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。
2.如权利要求1所述的形成方法，其特征在于，在所述隔离层的顶部形成保护介质层的步骤中，所述保护介质层保形覆盖所述隔离层和所述鳍部；
形成横跨所述鳍部的伪栅结构之前，所述形成方法还包括：在位于所述隔离层上方的所述保护介质层上形成牺牲层，所述牺牲层的顶部低于所述鳍部的顶部；去除所述牺牲层露出的所述保护介质层；去除所述牺牲层。
3.如权利要求2所述的形成方法，其特征在于，所述保护介质层包括底部保护介质层以及覆盖所述底部保护介质层的顶部保护介质层，所述底部保护介质层的致密度大于所述顶部保护介质层的致密度。
4.如权利要求2所述的形成方法，其特征在于，在位于所述隔离层上方的所述保护介质层上形成牺牲层的步骤包括：形成覆盖所述保护介质层的牺牲材料层；
回刻蚀部分厚度的所述牺牲材料层，使剩余牺牲材料层的顶部低于所述鳍部的顶部，且所述剩余牺牲材料层作为牺牲层。
5.如权利要求3所述的形成方法，其特征在于，所述底部保护介质层的材料包括富硅氧化硅，所述顶部保护介质层的材料包括氧化硅。
6.如权利要求5所述的形成方法，其特征在于，所述形成方法还包括：去除所述伪栅结构，且在去除所述伪栅结构的过程中，以所述底部保护介质层作为刻蚀停止层，去除所述顶部保护介质层。
7.如权利要求1所述的形成方法，其特征在于，形成所述保护介质层的工艺包括原子层沉积工艺。
8.如权利要求5所述的形成方法，其特征在于，采用化学气相沉积工艺形成所述底部保护介质层，采用原子层沉积工艺形成所述顶部保护介质层。
9.如权利要求2所述的形成方法，其特征在于，所述牺牲层的材料包括旋涂碳、有机介电层材料和底部抗反射涂层材料中的一种或多种。
10.如权利要求2所述的形成方法，其特征在于，所述牺牲层的厚度为1纳米至10纳米。
11.如权利要求2所述的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述牺牲层露出的所述保护介质层。
12.如权利要求4所述的形成方法，其特征在于，采用干法刻蚀工艺，回刻蚀部分厚度的所述牺牲材料层。
13.如权利要求1所述的形成方法，其特征在于，所述伪栅结构包括覆盖所述鳍部表面的栅氧化层、以及覆盖所述栅氧化层且横跨所述鳍部的伪栅层。
14.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底；
隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；
保护介质层，位于所述隔离层的顶部；
伪栅结构，位于所述保护介质层上且横跨所述鳍部，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁。
15.如权利要求14所述的半导体结构，其特征在于，所述保护介质层包括底部保护介质层以及覆盖所述底部保护介质层的顶部保护介质层，所述底部保护介质层的致密度大于所述顶部保护介质层的致密度。
16.如权利要求14所述的半导体结构，其特征在于，所述保护介质层的厚度为
Figure FDA0002562946250000031
至
Figure FDA0002562946250000032
17.如权利要求15所述的半导体结构，其特征在于，所述底部保护介质层的材料包括富硅氧化硅，所述顶部保护介质层的材料包括氧化硅。
18.如权利要求17所述的半导体结构，其特征在于，所述富硅氧化硅中硅的原子百分比含量为30％至60％。
19.如权利要求15所述的半导体结构，其特征在于，所述底部保护介质层的厚度为
Figure FDA0002562946250000034
至
Figure FDA0002562946250000033
所述顶部保护介质层的厚度为
Figure FDA0002562946250000035
至
Figure FDA0002562946250000036
20.如权利要求14所述的半导体结构，其特征在于，所述伪栅结构包括覆盖所述鳍部表面的栅氧化层、以及覆盖所述栅氧化层且横跨所述鳍部的伪栅层。
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