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CN110571187B - 半导体器件的制造方法 - Google Patents

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CN110571187B CN201810570150.4A CN201810570150A CN110571187B CN 110571187 B CN110571187 B CN 110571187B CN 201810570150 A CN201810570150 A CN 201810570150A CN 110571187 B CN110571187 B CN 110571187B
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Abstract

本发明提供一种半导体器件的制造方法，在形成具有暴露出第一有源区顶面的第一接触孔和暴露出第二有源区顶面的第二接触孔的层间介质层后，先在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层，并使所述第一接触孔位于所述填充层上方的部分以及所述第二接触孔位于所述填充层上方的部分变为上宽下窄的形状，一方面可以拓宽后续的独立导电插塞的填充工艺窗口，改善填充空洞的问题；另一方面可以改善后续的覆盖层的台阶覆盖性能，使得覆盖层的厚度均一性提高，由此可以避免在形成共用接触孔的刻蚀工艺中造成第一有源区的损伤，即避免了用于形成共用导电插塞的共用接触孔的穿通问题，提高器件性能。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着集成电路技术的不断发展，半导体器件的集成度不断提高，半导体器件的特征尺寸也变得越来越小。对集成电路制造工艺，诸如光刻、刻蚀、沉积、离子注入等工艺的要求更加严格，微小的工艺偏差都会导致器件性能的变化，进而使整体电路偏离设计要求。在集成电路制造过程中，如在半导体衬底上生成MOS晶体管等半导体元件结构后，需要使用形成在接触孔内的导电插塞以及互连线等将各半导体元件连接在一起形成电路，接触孔内的导电插塞连接半导体器件，互连线将不同半导体元件上的导电插塞连接起来形成电路。为了进一步提高电路的集成度，减小MOS晶体管的源区、漏区和栅极结构表面作为电互连结构的导电插塞所占用的面积，目前的集成电路中，会将需要连接相同互连线且邻近的栅极结构和有源区(包括源区或漏区)共用一个导电插塞(即共用的导电插塞所在的接触孔同时位于所述栅极结构和所述有源区表面的上)，而其他位置的导电插塞仍然相互独立。但目前的半导体器件的制造方法形成的共用导电插塞存在穿通漏电(punch through)以及形成的普通导电插塞存在填充空洞(viod)等问题，不能满足器件性能的要求，所以具有共用导电插塞和普通导电插塞的半导体器件的制造方法还有待进一步提高。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，能够避免用于形成共用导电插塞的接触孔穿通，并改善各个导电插塞的填充空洞问题，提高器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构两侧的半导体衬底中形成有第一有源区和第二有源区；
形成覆盖在所述半导体衬底和所述栅极结构的表面上的层间介质层，所述层间介质层具有暴露出所述第一有源区的顶面的第一接触孔和暴露出所述第二有源区的顶面的第二接触孔；
在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层，并使所述第一接触孔和所述第二接触孔位于所述填充层上方的部分变为上宽下窄的形状；
在所述第一接触孔表面和所述层间介质层的表面上依次形成覆盖层和图案化的掩膜层，所述图案化的掩膜层具有对应于所述第一有源区的顶面和所述栅极结构顶面的开口；
以所述图案化的掩膜层为掩膜，刻蚀所述覆盖层、层间介质层和填充层，以形成暴露出所述第一有源区的顶面和所述栅极结构的顶面的共用接触孔；
去除所述图案化的掩膜层以及剩余的覆盖层和填充层，以重新暴露出所述层间介质层以及露出所述第二有源区的顶面的第二接触孔；
形成分别填充于所述共用接触孔中的共用导电插塞以及所述第二有源区的顶面上的第二接触孔中的独立导电插塞。
可选的，所述栅极结构为多晶硅栅极结构或金属栅极结构。
可选的，当所述栅极结构为金属栅极结构时，提供形成有所述栅极结构的半导体衬底的步骤包括：
在所述半导体衬底上形成伪栅结构，并在所述伪栅结构的侧壁上形成栅极侧墙；
在所述半导体衬底上形成第一介质层，所述第一介质层暴露出所述伪栅结构的顶面；
去除所述伪栅结构，以形成栅极沟槽；
形成填充于所述栅极沟槽中的金属栅极结构。
可选的，在形成所述栅极侧墙之后且在所述半导体衬底上形成第一介质层之前，先在所述伪栅结构和所述栅极侧墙两侧的半导体衬底中形成所述第一有源区和第二有源区。
可选的，在形成所述第一有源区和第二有源区之后且在所述半导体衬底上形成第一介质层之前，先形成接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖所述半导体衬底、栅极侧墙以及伪栅结构的表面；在所述半导体衬底上沉积第一介质层后，通过化学机械抛光工艺或者刻蚀工艺来对所述第一介质层和所述接触孔刻蚀停止层进行处理，以暴露出所述伪栅结构的顶面。
可选的，采用嵌入式源漏工艺形成所述第一有源区和第二有源区。
可选的，形成覆盖在所述半导体衬底和所述栅极结构的表面上的所述层间介质层的步骤包括：
在所述第一介质层、金属栅极结构以及栅极侧墙的表面上沉积第二介质层，并平坦化所述第二介质层的顶面；
依次刻蚀所述第二介质层和第一介质层，刻蚀停止在所述第一有源区和所述第二有源区的顶面，以形成暴露出所述第一有源区的顶面的第一接触孔和暴露出所述第二有源区的顶面的第二接触孔，所述层间介质层包括所述第一介质层和所述第二介质层。
可选的，在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层的步骤包括：
在所述层间介质层、所述第一接触孔和所述第二接触孔的表面上覆盖填充层，所述填充层至少能够填满所述第一接触孔和所述第二接触孔；
对所述填充层进行回刻蚀，以使所述填充层的顶面低于所述层间介质层的顶面，并同时刻蚀所述层间介质层以使所述第一接触孔位于所述填充层上方的部分以及所述第二接触孔位于所述填充层上方的部分均变为上宽下窄的形状。
可选的，在形成所述覆盖层之前，先对所述层间介质层位于所述填充层上方的部分进行圆角化。
可选的，所述图案化的掩膜层的材质包括光刻胶，在形成所述共用接触孔后，采用灰化工艺去除所述光刻胶，采用湿法刻蚀工艺去除剩余的覆盖层和填充层。
可选的，所述覆盖层和所述填充层的材质相同。
可选的形成所述共用导电插塞和所述独立导电插塞的步骤包括:
在所述层间介质层、共用接触孔以及所述第二接触孔的表面上形成粘附层；
在所述粘附层的表面上形成导电金属层，所述导电金属层至少填满所述第二接触孔以及所述共用接触孔；
平坦化所述导电金属层的顶面至所述层间介质层的顶面，以形成所述共用导电插塞和所述独立导电插塞。
可选的，所述共用导电插塞和所述栅极结构、第一有源区的顶面之间以及所述独立导电插塞与所述第二有源区的顶面之间还形成有金属硅化物。
可选的，所述半导体衬底上形成有多个栅极结构，两个相邻的所述栅极结构共用一个所述的第一有源区或者一个所述的第二有源区，且当两个相邻的所述栅极结构共用一个所述的第一有源区时，所述共用接触孔暴露出两个相邻的所述栅极结构共用的所述第一有源区及两个相邻的所述栅极结构中的一个栅极结构的顶面。
可选的，在形成覆盖在所述半导体衬底和所述栅极结构的表面上的层间介质层的步骤中，还在所述层间介质层中形成暴露出两个相邻的所述栅极结构中的另一个栅极结构的顶面的栅极接触孔。
与现有技术相比，本发明的半导体器件的制造方法，在形成具有暴露出第一有源区顶面的第一接触孔和暴露出第二有源区顶面的第二接触孔的层间介质层后，先在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层，并使所述第一接触孔位于所述填充层上方的部分以及所述第二接触孔位于填充层上方的部分变为上宽下窄的形状，一方面可以拓宽后续的独立导电插塞的填充工艺窗口，改善填充空洞的问题；另一方面可以改善后续的覆盖层的台阶覆盖性能，使得覆盖层的厚度均一性提高，由此可以避免在形成共用接触孔的刻蚀工艺中造成第一有源区的损伤，即避免了用于形成共用导电插塞的共用接触孔的穿通问题，提高器件性能。
附图说明
图1A至图1D是一种半导体器件的制造过程中的器件结构剖面示意图；
图2是本发明具体实施例的半导体器件的制造方法流程图；
图3A至图3G是本发明具体实施例的半导体器件的制造方法中的器件结构剖面示意图。
具体实施方式
形成在源区、漏区和栅极结构表面作为电互连结构的导电插塞的尺寸受到工艺的限制，尺寸不容易变小，使得源区、漏区和栅极结构的尺寸受制于导电插塞的尺寸而不能变得太小，半导体器件的集成度不能继续提高，为此，现有技术提出一种半导体器件的制造方法，将需要连接相同互连线且邻近的有源区(可以是源区，也可以是漏区)与栅极结构共用一个导电插塞，以减少所述有源区和栅极结构的尺寸，具体过程包括：
首先，请参考图1A，在一半导体衬底100上形成MOS晶体管的栅极结构101(包括栅介质层1011和栅电极层1012)，在栅极结构101的侧壁上形成栅极侧墙101a，并在栅极结构101和栅极侧墙101a的两侧的半导体衬底100中形成第一有源区103(可以是漏区或源区)和第二有源区102(可以是源区或漏区)；；
接着，请继续参考图1A，在栅极结构101、栅极侧墙101a、第一有源区103和第二有源区102的表面上依次覆盖接触孔刻蚀停止层104以及层间介质层105，并刻蚀所述层间介质层105和接触孔刻蚀停止层104(即M0 Etch工艺)，形成暴露出第一有源区103顶面的接触孔106以及暴露出第二有源区102的顶面的接触孔107；
然后，请参考图1B，在所述层间介质层105以及接触孔106、107的表面上涂覆有机介电层(ODL)108(即M0G ODL coating工艺)，有机介电层(ODL)108的厚度填满接触孔106、107，并在接触孔106、107上方还具有一定厚度；再在所述有机介电层108的表面上依次形成底部抗反射层(BARC)109以及图案化的光刻胶层110(即MOG Photo工艺)，图案化的光刻胶层110具有对应于第一有源区103和栅极结构101顶面的开口110a；
接着，请参考图1B和1C，以所述图案化的光刻胶层110为掩膜，依次刻蚀底部抗反射层109、有机介电层108、层间介质层105以及接触孔刻蚀停止层104，直至暴露出第一有源区103的顶面和栅极结构101的顶面，从而形成能够同时暴露出第一有源区103的顶面和栅极结构101的顶面的接触孔106a，去除所述图案化的光刻胶层110、底部抗反射层109、有机介电层108，以重新暴露出第二有源区102顶面上的接触孔107；
然后，通过导电金属(可以是钨W)的沉积、化学机械抛光(CMP)等工艺，形成填充于接触孔106a的导电插塞111以及填充于接触孔107中的导电插塞112。
在上述的半导体器件的制造方法中，一方面，由于接触孔106、107的深宽比较大，在所述层间介质层105以及接触孔106、107的表面上涂覆的有机介电层108会在接触孔106、107区域凹陷(dishing)，造成有机介电层108的顶面高低不平，由此导致有机介电层108上方形成的图案化的光刻胶层110中的图案产生较大的工艺偏差，继而在刻蚀形成接触孔106a时容易造成该区域的有机介电层108的厚度不足以及第一有源区103的损失(loss，如图1C中的虚线框所示)，使得形成的接触孔106a出现穿通问题，造成形成的共用插塞出现穿通漏电现象；另一方面，由于接触孔107的深宽比相对接触孔106a的深宽比大很多，因此在同时向接触孔106a和接触孔107中沉积导电金属时，容易在接触孔107中出现填充空洞112a，经过导电金属的CMP后，该空洞112a可能会被完全暴露出来，进而造成导电插塞缺失甚至失效等问题，影响了器件性能。
基于此，本发明提出一种半导体器件的制造方法，一方面避免涂覆的有机介电层在接触孔区域的凹陷，以避免第一有源区另一方面增大各个接触孔的顶部开口宽度，能够避免用于形成共用导电插塞的接触孔穿通，并改善各个导电插塞的填充空洞问题，提高器件性能。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供一半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构两侧的半导体衬底中形成有第一有源区和第二有源区；
S2，形成覆盖在所述半导体衬底和所述栅极结构的表面上的层间介质层，所述层间介质层暴露出所述第一有源区的顶面的第一接触孔和暴露出所述第二有源区的顶面的第二接触孔；
S3，在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层，并使所述第一接触孔和所述第二接触孔位于所述填充层上方的部分变为上宽下窄的形状；
S4，在所述第一接触孔表面和所述层间介质层的表面上依次形成覆盖层和图案化的掩膜层，所述图案化的掩膜层具有对应于所述第一有源区的顶面和所述栅极结构顶面的开口；
S5，以所述图案化的掩膜层为掩膜，刻蚀所述覆盖层、层间介质层和填充层，以形成暴露出所述第一有源区的顶面和所述栅极结构的顶面的共用接触孔；
S6，去除所述图案化的掩膜层以及剩余的覆盖层和填充层，以重新暴露出所述层间介质层以及暴露出所述第二有源区的顶面上的第二接触孔；
S7，形成填充于所述共用接触孔中的共用导电柴烧以及填充于所述第二有源区的顶面上的第二接触孔中的独立导电插塞。
请参考图3A，在步骤S1中，提供的半导体衬底300为后续工艺提供工作平台，其材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)等；还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。半导体衬底300内部还形成有阱结构和隔离结构，所述隔离结构可以是浅沟槽隔离结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。此外，当待形成的半导体器件为FinFET器件，所述半导体衬底300中还可以形成有若干凸起的鳍(Fin，未图示)以及位于相邻两鳍之间且顶面齐平于或低于鳍顶面的浅沟槽隔离结构(未图示)。在步骤S1中，可以通过栅极形成工艺在所述半导体衬底300上形成栅极结构301，所述栅极结构301可以为多晶硅栅极结构或金属栅极结构，包括栅介质层3011和栅电极层3012；还可以进一步的在所述栅极结构301的侧壁上形成栅极侧墙301a；并通过源漏形成工艺在所述栅极结构301两侧的半导体衬底300中形成第一有源区303和第二有源区302。当所述栅极结构301为金属栅极结构时，提供形成有所述栅极结构301的半导体衬底300的步骤包括：
首先，可以采用沉积工艺或者热氧化工艺等在半导体衬底300表面上形成二氧化硅栅介质层(未图示)，进一步通过沉积工艺在所述二氧化硅栅介质层表面上沉积伪栅材料层(未图示)，所述伪栅材料层的材料可以包括多晶硅(包括掺杂的多晶硅和/或未掺杂的多晶硅)、非晶硅(包括掺杂的非晶硅和/或未掺杂的非晶硅)、非晶碳、光刻胶和金属硅化物中的至少一种，并采用光刻和刻蚀工艺去除部分伪栅材料层和二氧化硅栅介质层(未图示)，从而在半导体衬底300的表面上形成伪栅结构(即包括剩余的二氧化硅栅介质层和伪栅材料层)，当半导体衬底300上有鳍时，伪栅结构围绕在鳍的侧壁和顶面上，所述伪栅结构需要通过后栅工艺(Gate Last)将其替换为高K金属栅极(HKMG，High K Metal Gate)结构，其厚度决定了后续形成的高K金属栅极结构的高度；
接着，可以采用化学气相沉积等工艺在伪栅结构和半导体衬底300的表面上沉积侧墙材料，并对沉积的侧墙材料进行刻蚀，形成用于保护伪栅结构侧壁的栅极侧墙301a，所述栅极侧墙301a可以是单层结构，也可以是叠层结构，其材料包括氮化硅；
然后，可以以伪栅结构和栅极侧墙301a为掩膜，对所述栅极侧墙301a外侧的半导体衬底进行LDD(轻掺杂漏区)注入、HALO(口袋)注入以及重掺杂源漏离子注入等，以形成第一有源区303(可以为漏区或源区)以及第二有源区302(可以是源区或漏区)；或者，采用嵌入式源漏工艺形成抬升的源漏区，具体包括：以所述伪栅结构和所述栅极侧墙301a为掩膜，刻蚀所述伪栅结构两侧的半导体衬底300，以形成源漏凹槽，在所述源漏凹槽中外延生长不同于半导体衬底300材质的半导体层，直至生长的半导体层的顶部超出半导体衬底300的顶部一定厚度(当半导体衬底300上有鳍时，生长的半导体层的顶部超出鳍的顶面)，从而形成抬升的嵌入式源漏区；
接着，以采用化学气相沉积、涂覆(spin coating)等工艺在所述形成有抬升的嵌入式源漏区的半导体衬底300的表面、伪栅结构的顶面以及栅极侧墙301a的侧壁和顶面上依次沉积接触孔刻蚀停止层(contact etch stopping layer，CESL)304和第一介质层3051，所述接触孔刻蚀停止层304的材料可以是氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)或其组合，所述第一介质层3051的材料不同于接触孔刻蚀停止层304，以在后续去除第一介质层3051的刻蚀工艺中实现较高的刻蚀选择比，所述第一介质层3051的材料可以包括二氧化硅、氮氧化硅、正硅酸乙酯(TEOS)、介电常数小于二氧化硅的低K介质材料、金属氮化硅等，所述第一介质层3051在半导体衬底300表面上的沉积厚度大于伪栅结构的厚度，之后，可以通过化学机械抛光工艺(CMP，也称为化学机械平坦化工艺)平坦化所述第一介质层3051的顶面至暴露出所述伪栅结构的顶面，以暴露出所述伪栅结构和栅极侧墙301a的顶部，或者采用回刻蚀(Blanket etch back)工艺，对第一介质层3051进行刻蚀，以暴露出所述伪栅结构的顶面，此时可以同时暴露出所述栅极侧墙301a的顶部；
然后，可以先采用干法刻蚀工艺对所述伪栅结构进行初步刻蚀，再采用湿法刻蚀工艺刻蚀去除剩余的伪栅结构(包括伪栅材料层和二氧化硅栅介质层)，形成栅极沟槽；
接着，在所述第一介质层3051和栅极沟槽的表面上依次沉积高K栅介质层(即图3A中的3011)以及至少填满所述栅极沟槽的金属栅极层(即图3A中的3012)，然后对沉积的金属栅极层进行化学机械抛光，至第一介质层3051的表面，形成高K金属栅极结构(即图3A中的301)，其中，高K介质层一般采用原子层沉积法(ALD)，从而保证沉积的高K介质层在栅极沟槽的侧壁以及底部上具有优良的覆盖性(conformality)，其材质可以是氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或几种；金属栅极层可以包括功函数金属层和金属栅电极层，其中功函数金属层一般采用射频物理气相沉积法(RFPVD)来形成，其材质可以是Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，TiN常用作P型金属氧化物半导体(PMOS)的金属栅极中的功函数金属层，TiAl常用作N型金属氧化物半导体(NMOS)的的金属栅极中的功函数金属层；然后，金属栅电极层通常采用真空蒸镀、溅射、电镀或者化学气相沉积等工艺沉积，其材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。此外，在沉积功函数金属层之前，还可以先在高K介质层的表面上形成至少一层用于阻挡金属栅电极层以及功函数金属层中的金属向高K栅介质层中扩散的金属阻挡层，在沉积功函数金属层之后且沉积金属栅电极层之前，还可以先在功函数金属层的表面上形成至少一层用于阻挡金属栅电极层中的金属向下扩散的金属阻挡层。
此外，为了降低后续形成的导电插塞与第一有源区、第二有源区以及栅极结构的接触电阻，可以在第一有源区、第二有源区以及栅极结构的表面上形成金属硅化物。
请继续参考图3A，在步骤S2中，首先，为了避免后续工艺对栅极结构301的顶面造成不必要的损伤，保证栅极结构301的性能，可以采用化学气相沉积、原子层沉积等工艺在所述栅极结构301和第一介质层3051的表面上覆盖一层刻蚀保护层3052；然后，可以采用沉积工艺在刻蚀保护层3052的表面上形成第二介质层3053，并通过化学机械抛光工艺(CMP，也称为化学机械平坦化工艺)平坦化所述第二介质层3053的顶面，为后续工艺提供平坦的工艺平坦台，其中，所述第一介质层3051、刻蚀保护层3052以及第二介质层3053构成本实施例中所述的层间介质层305，第二介质层3053的材质可以与第一介质层3051的材质相同，也可以不同，所述第二介质层3053的材料可以包括二氧化硅、氮氧化硅、碳化硅、碳氮化硅、正硅酸乙酯(TEOS)、介电常数小于二氧化硅的低K介质材料、金属氮化硅等；接着，在第二介质层3053的表面上形成硬掩膜层和图案化的光刻胶层(具有定义第一接触孔的图案)，以所述图案化的光刻胶层为掩膜，依次刻蚀所述硬掩膜层、第二介质层3053、刻蚀保护层3052、第一介质层3051以及接触孔刻蚀停止层304，从而形成暴露出第一有源区303的顶面的第一接触孔306以及暴露出第二有源区302的顶面的第二接触孔307。当所述半导体衬底300上形成的栅极结构中的某些栅极结构上需要独立制作栅极接触孔时，本步骤中还可以同时形成暴露出这些栅极结构的顶面的栅极接触孔(未图示)。即，所述半导体衬底300上可以形成有多个栅极结构，两个相邻的所述栅极结构共用一个所述的第一有源区303或者一个所述的第二有源区302，且当两个相邻的所述栅极结构共用一个所述的第一有源区303时，步骤S2还可以形成暴露出这两个相邻的栅极结构中的一个栅极结构的顶面的栅极接触孔(未图示)，在后续的步骤S5中形成的共用接触孔会暴露出这两个相邻的栅极结构共用的第一有源区303及这两个相邻的栅极结构中的另一个栅极结构的顶面。
请参考图3B和图3C，在步骤S3中，首先，可以通过沉积工艺或者涂覆工艺在所述第二介质层3053以及各个第一接触孔的表面上覆盖填充材料，所述填充材料可以与第一介质层3051、刻蚀保护层3052以及第二介质层3053的材质均不相同，例如为有机介电材料(ODL)或无定形碳(SOC)等，所述填充材料的厚度至少填满各个第一接触孔；接着，可以采用干法刻蚀等工艺对所述填充材料进行回刻蚀，去除第二介质层3053上方的多余填充材料，且使得各个第一接触孔中的填充材料的顶面低于第二介质层3053的顶面，同时去除各个第一接触孔顶部侧壁上部分第二介质层3053，从而在各个第一接触孔中形成顶面低于所述第二介质层3053的顶面的填充层308，同时使第一接触孔306位于所述填充层308上方的部分以及第二接触孔307位于所述填充层308上方的部分变为上宽下窄的形状(例如倒梯形)；然后，采用等离子体刻蚀工艺等对第二介质层3053位于填充层308上方的部分进行圆角化(trench top rounding)，至少使得第二介质层3053位于填充层308上方的部分的顶角变圆滑，即使得第一接触孔306位于所述填充层308上方的部分以及第二接触孔307位于所述填充层308上方的部分的顶角均变为圆角。步骤S3的结果，一方面可以降低后续覆盖层的填充窗口的深宽比，改善台阶覆盖能力，使形成的覆盖层的厚度均一；另一方面可以降低第一接触孔306和第二接触孔307的深宽比，增大后续的独立导电插塞的填充窗口(gap-fillwindow)，有利于后续的独立导电插塞的填充，改善填充空洞的问题。
请参考图3D，在步骤S4中，首先，可以通过沉积工艺或涂覆工艺在各个第一接触孔306和第二接触孔307表面和所述第二介质层3053的表面上依次形成覆盖层309、底部抗反射层310和光刻胶层；然后，通过曝光、显影等光刻工艺图案化所述光刻胶层，以形成图案化的掩膜层311(本实施例中包括底部抗反射层310以及剩余的光刻胶层)，所述图案化的掩膜层311具有对应于所述第一有源区303的顶面和所述栅极结构301顶面的区域的开口311a。由于步骤S3预先在第一接触孔306和第二接触孔307中形成一定高度的填充层308，且使得填充层308上方的第一接触孔306和第二接触孔307圆角化，因此本步骤中的覆盖层309台阶覆盖性能优良，能够具有相对平坦的顶面，由此可以保证形成图案化的掩膜层311的图形效果，避免出现过大的工艺偏差(overlay)。
请参考图3D和图3E，在步骤S5中，以所述图案化的掩膜层311为掩膜，根据各层的材质选择合适的刻蚀工艺，来依次刻蚀所述底部抗反射层310、覆盖层309、第二介质层3053、填充层308、刻蚀保护层3052以及第一介质层3051，以形成暴露出所述第一有源区303的顶面和所述栅极结构301的顶面的共用接触孔306a，共用接触孔306a实质上是主要由图3A中所示的所述第一有源区303顶面上的第一接触孔306以及位于栅极结构301顶面上方空间组成；本步骤中，由于步骤S4中形成的覆盖层在各个区域的厚度相对均一，图案化的掩膜层311中的开口的位置和形状的精度较高，因此在刻蚀形成共用接触孔306a时，不会出现堆叠偏差以及过刻蚀造成的第一有源区303的损失，即不会出现共用接触孔306a穿通的问题。在步骤S4中，第二有源区302上方的第二接触孔307区域被图案化的掩膜层311保护起来，不会受到刻蚀。
请参考图3E，在步骤S6中，首先可以采用氧灰化工艺去除图案化的掩膜层311；然后可以采用合适的湿法刻蚀工艺分别刻蚀去除覆盖层309和填充层308，从而重新暴露出所述第二介质层3053的顶面以及所述第二有源区302的顶面上的第二接触孔307，当某些栅极结构的顶面有独立的栅极接触孔时，步骤S6还同时暴露出这些栅极结构顶面上的栅极接触孔。
请参考图3F和图3G，在步骤S7中，首先，可以通过真空溅射等工艺在共用接触孔306a、第二接触孔307以及第二介质层3053的表面上形成粘附层(Glue layer)312，其材料可以为钛Ti、钽Ta、氮化钛TiN或者氮化钽TaN等，粘附层312可以为单层结构或者多层堆叠的叠层结构，粘附层312可以用于提高后续填充的导电金属层313与第一介质层3051、第二介质层3053之间粘附性能，并阻止所述导电金属层313与第一介质层3051、第二介质层3053发生反应；之后可以通过电镀、溅射等工艺在共用接触孔306a和第二接触孔307中填充导电金属层313，直至导电金属层313填满共用接触孔306a和第二接触孔307，并进一步通过CMP工艺平坦化导电金属层313的顶面至第二介质层3053的表面，形成填充于所述共用接触孔306a中的共用导电插塞以及填充于所述第二有源区302的顶面上的第二接触孔307中的独立导电插塞，同时为后续工艺提供平坦的工艺窗口。所述导电金属层313的材质可以选自铝、银、铬、镍、钯、钼、钛、钽、钨、钴和铜中的至少一种。其中，填充于所述共用接触孔306a中的共用导电插塞被栅极结构301及其一侧相邻的第一有源区303共用，填充于所述第二有源区302的顶面上的第二接触孔307中的独立导电插塞被第二有源区302独立使用。当某些栅极结构的顶面有独立的栅极接触孔时，步骤S6同时暴露出这些栅极结构顶面上的栅极接触孔后，在步骤S7中还同时形成填充于所述栅极接触孔中的栅极导电插塞。
综上所述，本发明的半导体器件的制造方法，在形成具有暴露出第一有源区顶面的第一接触孔和暴露出第二有源区顶面的第二接触孔的层间介质层后，先在所述第一接触孔和第二接触孔中形成顶面低于所述层间介质层的顶面的填充层，并使所述第一接触孔位于所述填充层上方的部分以及所述第二接触孔位于所述填充层上方的部分变为上宽下窄的形状，一方面可以拓宽后续的独立导电插塞的填充工艺窗口(gap-fill window)，改善填充空洞(viod)以及独立导电插塞缺失(contact missing defect)的问题；另一方面可以改善后续的覆盖层的台阶覆盖性能，使得覆盖层的厚度均一性提高，由此可以避免在形成共用接触孔的刻蚀工艺中造成第一有源区的损伤，即避免了用于形成共用导电插塞的共用接触孔的穿通问题。本发明的技术方法适用于各种金属互连制程以及各种需要有源漏区等保护的制程。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构两侧的半导体衬底中形成有第一有源区和第二有源区；
形成覆盖在所述半导体衬底和所述栅极结构的表面上的层间介质层，所述层间介质层具有暴露出所述第一有源区的顶面的第一接触孔和暴露出所述第二有源区的顶面的第二接触孔；
在所述层间介质层、所述第一接触孔和所述第二接触孔的表面上覆盖填充层，所述填充层至少能够填满所述第一接触孔和所述第二接触孔；
对所述填充层进行回刻蚀，以使所述填充层的顶面低于所述层间介质层的顶面，并同时去除所述第一接触孔的侧壁上和所述第二接触孔的侧壁上的部分所述层间介质层，以使所述第一接触孔和所述第二接触孔位于所述填充层上方的部分变为上宽下窄的形状；
对所述层间介质层位于所述填充层上方的部分进行圆角化；
在所述第一接触孔表面和所述层间介质层的表面上依次形成覆盖层和图案化的掩膜层，所述图案化的掩膜层具有对应于所述第一有源区的顶面和所述栅极结构顶面的开口；
以所述图案化的掩膜层为掩膜，刻蚀所述覆盖层、层间介质层和填充层，以形成暴露出所述第一有源区的顶面和所述栅极结构的顶面的共用接触孔；
去除所述图案化的掩膜层以及剩余的覆盖层和填充层，以重新暴露出所述层间介质层以及暴露出所述第二有源区的顶面的第二接触孔；
形成填充于所述共用接触孔中的共用导电插塞以及填充于所述第二有源区的顶面上的第二接触孔中的独立导电插塞。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极结构为多晶硅栅极结构或金属栅极结构。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，当所述栅极结构为金属栅极结构时，提供形成有所述栅极结构的半导体衬底的步骤包括：
在所述半导体衬底上形成伪栅结构，并在所述伪栅结构的侧壁上形成栅极侧墙；
在所述半导体衬底上形成第一介质层，所述第一介质层暴露出所述伪栅结构的顶面；
去除所述伪栅结构，以形成栅极沟槽；
形成填充于所述栅极沟槽中的金属栅极结构。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在形成所述栅极侧墙之后且在所述半导体衬底上形成第一介质层之前，先在所述伪栅结构和所述栅极侧墙两侧的半导体衬底中形成所述第一有源区和第二有源区。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在形成所述第一有源区和第二有源区之后且在所述半导体衬底上形成第一介质层之前，先形成接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖所述半导体衬底、栅极侧墙以及伪栅结构的表面；在所述半导体衬底上沉积第一介质层后，通过化学机械抛光工艺或者刻蚀工艺来对所述第一介质层和所述接触孔刻蚀停止层进行处理，以暴露出所述伪栅结构的顶面。
6.如权利要求4所述的半导体器件的制造方法，其特征在于，采用嵌入式源漏工艺形成所述第一有源区和第二有源区。
7.如权利要求3所述的半导体器件的制造方法，其特征在于，形成覆盖在所述半导体衬底和所述栅极结构的表面上的所述层间介质层的步骤包括：
在所述第一介质层、金属栅极结构以及栅极侧墙的表面上沉积第二介质层，并平坦化所述第二介质层的顶面；
依次刻蚀所述第二介质层和第一介质层，刻蚀停止在所述第一有源区和所述第二有源区的顶面，以形成暴露出所述第一有源区的顶面的第一接触孔和暴露出所述第二有源区的顶面的第二接触孔，所述层间介质层包括所述第一介质层和所述第二介质层。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述图案化的掩膜层的材质包括光刻胶，在形成所述共用接触孔后，采用灰化工艺去除所述光刻胶，采用湿法刻蚀工艺去除剩余的覆盖层和填充层。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述覆盖层和所述填充层的材质相同。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述共用导电插塞和所述独立导电插塞的步骤包括:
在所述层间介质层、共用接触孔以及所述第二接触孔的表面上形成粘附层；
在所述粘附层的表面上形成导电金属层，所述导电金属层至少填满所述第二接触孔以及所述共用接触孔；
平坦化所述导电金属层的顶面至所述层间介质层的顶面，以形成所述共用导电插塞和所述独立导电插塞。
11.如权利要求1或10所述的半导体器件的制造方法，其特征在于，所述共用导电插塞和所述栅极结构、第一有源区的顶面之间以及所述独立导电插塞与所述第二有源区的顶面之间还形成有金属硅化物。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底上形成有多个栅极结构，两个相邻的所述栅极结构共用一个所述的第一有源区或者一个所述的第二有源区，且当两个相邻的所述栅极结构共用一个所述的第一有源区时，所述共用接触孔暴露出两个相邻的所述栅极结构共用的所述第一有源区及两个相邻的所述栅极结构中的一个栅极结构的顶面。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，在形成覆盖在所述半导体衬底和所述栅极结构的表面上的层间介质层的步骤中，还在所述层间介质层中形成暴露出两个相邻的所述栅极结构中的另一个栅极结构的顶面的栅极接触孔。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068394B (zh) * 2020-07-31 2024-04-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0435187A2 (en) * 1989-12-26 1991-07-03 Fujitsu Limited Method of fabricating a semiconductor device
CN102437100A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种使用双大马士革工艺同时形成铜接触孔和第一层金属的方法
CN102789985A (zh) * 2011-05-20 2012-11-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
CN104253087B (zh) * 2014-04-18 2019-06-11 上海华虹宏力半导体制造有限公司 铝金属工艺接触孔的填充方法
US9548239B2 (en) * 2015-02-02 2017-01-17 United Microelectronics Corp. Method for fabricating contact plug in an interlayer dielectric layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0435187A2 (en) * 1989-12-26 1991-07-03 Fujitsu Limited Method of fabricating a semiconductor device
CN102789985A (zh) * 2011-05-20 2012-11-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN102437100A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种使用双大马士革工艺同时形成铜接触孔和第一层金属的方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

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