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CN110568679A - 显示面板 - Google Patents

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CN110568679A CN201810573351.XA CN201810573351A CN110568679A CN 110568679 A CN110568679 A CN 110568679A CN 201810573351 A CN201810573351 A CN 201810573351A CN 110568679 A CN110568679 A CN 110568679A
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Abstract

本发明公开了一种显示面板，其具有主动区及周边区，其中主动区的形状为异形。显示面板包含基板、多个像素单元、多个栅极线和至少一个冗置薄膜晶体管。这些像素单元设置在基板上且位于主动区中。这些栅极线设置在基板上，每个栅极线耦接至这些像素单元中的一个或多个，这些栅极线中的第一栅极线耦接的像素单元的个数小于这些栅极线中的第二栅极线耦接的像素单元的个数。冗置薄膜晶体管位于周边区中且耦接至第一栅极线。本发明的显示面板具有异形主动区且包含栅极线的电阻或电容补偿功能，其可避免显示画面灰阶不正确等问题产生。

Description

显示面板
技术领域
本发明涉及一种显示面板，且特别是涉及一种具有异形主动区的显示面板。
背景技术
随者显示面板制造技术的演进，现今高解析度的显示面板已可应用在穿戴式和手持式电子产品上，例如智能型手表、健康手环等。另一方面，消费者对电子产品的美感需求也日益增加，且具有特殊外型设计的显示面板因而应用在电子产品上。这些电子产品上的显示面板通常具有非矩形的形状，例如圆形或是其他不规则形状等。
举例而言，图1为公知矩形显示面板的示意图，图2A和图2B分别绘示公知异形显示面板不同方面。图1、图2A和图2B的显示面板100、200A、200B包含像素行(row)R(1)-R(N)，其分别耦接对应的栅极线(图未绘示)，其中每个像素行R(1)-R(N)包含多个像素，且每个像素包含薄膜晶体管与像素电极。因为栅极线具有电阻，且栅极线与耦接的对应像素行中的薄膜晶体管之间具有寄生电容(例如薄膜晶体管TFT产生的栅极/源极电容(Cgs)和栅极/漏极电容(Cgd))，因此每个栅极线具有其对应的阻抗-电容负载(RC loading)。因为图1中显示面板100的主动区110为矩形，因此每个像素行R(1)-R(N)包含的像素个数相同，使得图1的显示面板100中每个栅极线的阻抗-电容负载皆相同。请参照图2A与图2B，如图2A与图2B所示，图2A与图2B的显示面板200A、200B的顶部均具有凹陷，且主动区210A与210B的顶部亦具有对应上述凹陷的形状。此外，图2A与图2B的差异在于图2A中的主动区210A的左下与右下角落的形状为矩形，而图2B中的主动区210B的左下与右下角落的形状为弧形。因此，在图2A的显示面板200A中，主动区210A的上半部具有不规则区域210A_U，而在图2B的显示面板200B中，主动区210B的上半部和下半部分别具有不规则区域210B_U、210B_L。如图2A与图2B所示，位于不规则区域210A_U、210B_U内的像素行(例如像素行R(j))包含的像素个数小于位于规则区域(主动区210A内除了不规则区域210A_U外的区域以及主动区210B内除了不规则区域210B_U、210B_L外的矩形区域)内的像素行(例如像素行R(i))的像素个数，也就是像素行R(j)所包含薄膜晶体管的个数小于像素行R(i)所包含薄膜晶体管的个数，因此耦接像素行R(j)的栅极线上的寄生电容会小于耦接像素行R(i)的栅极线上的寄生电容，使得耦接位于不规则区域210A_U、210B_U内的像素行(例如像素行R(j))的栅极线的阻抗-电容负载不同于耦接位于规则区域内的像素行(例如像素行R(i))的栅极线的阻抗-电容负载，其可能导致在一些特定区域中显示画面灰阶不正确等问题。特别的是，不规则区域210A_U、210B_U包含凹陷，且不规则区域210A_U、210B_U中每个像素行包含的像素个数与规则区域中每个像素行包含的像素个数相差甚多，导致位于凹陷两侧的主动区的显示画面的亮度与规则区域中的主动区的显示画面的亮度差距甚大，造成画面灰阶显示不良。因此，如何使包含凹陷的不规则区域中的栅极线的阻抗-电容负载与规则区域中的栅极线的阻抗-电容负载相等或近似，是目前极需解决的问题。
发明内容
本发明的目的是在于提供一种显示面板，其具有异形主动区且包含栅极线的电阻或电容补偿功能，以避免显示画面灰阶不正确等问题产生。
根据上述目的，本发明提出一种显示面板，其具有主动区及周边区，其中主动区的形状为异形(odd-shaped)。显示面板包含基板、多个像素单元、多个栅极线和至少一个冗置薄膜晶体管。这些像素单元设置在基板上且位于主动区中。这些栅极线设置在基板上，每个这些栅极线耦接至这些像素单元中的一个或多个，这些栅极线中的第一栅极线耦接的像素单元的个数小于这些栅极线中的第二栅极线耦接的像素单元的个数。冗置薄膜晶体管位于周边区中且耦接至第一栅极线。
依据本发明的一实施例，上述主动区包含第一子区域和第二子区域，第一子区域与第二子区域彼此相对且彼此之间具有间隙，且上述冗置薄膜晶体管设置在此间隙中。
依据本发明的又一实施例，上述主动区还包含矩形区域，上述第一子区域与上述第二子区域连接此矩形区域的侧边，且上述第二栅极线位于此矩形区域中。
依据本发明的又一实施例，上述第一栅极线包含第一部分、第二部分与第三部分，其分别位于上述第一子区域、上述间隙与上述第二子区域中，其中第二部分的两端分别耦接第一部分与第三部分，且上述冗置薄膜晶体管耦接第二部分。
依据本发明的又一实施例，上述第一栅极线的第二部分包含双层走线结构。
依据本发明的又一实施例，上述双层走线结构包含上层走线和下层走线，上层走线设置在下层走线上方，且上层走线在垂直投影方向上与下层走线重叠，其中垂直投影方向垂直于上述基板。
依据本发明的又一实施例，上述这些栅极线中的第三栅极线包含第一部分、第二部分和第三部分，第三栅极线的第一部分、第二部分与第三部分分别位于上述第一子区域、上述间隙与上述第二子区域中，且第三栅极线的第二部分包含另一双层走线结构，另一双层走线结构包含另一上层走线与另一下层走线，其中另一上层走线设置在另一下层走线上方，另一上层走线在垂直投影方向上与另一下层走线重叠，且上述上层走线的宽度与另一个上层走线的宽度不同。
依据本发明的又一实施例，上述显示面板还包含导电层，其设置在上述双层走线结构上且在垂直投影方向上与上述双层走线结构重叠且彼此间绝缘，其中垂直投影方向垂直于上述基板。
依据本发明的又一实施例，上述导电层为共同电极。
依据本发明的又一实施例，上述显示面板还包含共同电极信号走线，其设置在上述主动区的边缘与上述显示面板的边缘之间，上述冗置薄膜晶体管设置在上述主动区的边缘与共同电极信号走线之间。
本发明的优点至少在于，通过对具有异形主动区的显示面板进行栅极线的电阻或电容补偿，可以避免显示画面灰阶不正确等问题产生。
附图说明
为了更完整了解实施例及其优点，现参照结合附图所做下列描述，其中：
图1、图2A和图2B为公知具有异形主动区的显示面板的示意图；
图3为依据本发明实施例的具有异形主动区的显示面板的示意图；
图4为图3的栅极驱动电路的示意图；
图5为图3的显示面板的局部放大示意图；
图6A至图6D分别绘示在图3的主动区的不同区域的像素单元排列和和元件配置；
图7A至图7C分别绘示在图3的主动区的不同区域的像素单元排列和和元件配置；
图8A至图8E为本发明实施例的制作薄膜晶体管和冗置薄膜晶体管的各阶段的布局示意图；
图9A为依据本发明实施例的双层走线结构的布局示意图；
图9B为图9A的局部布局沿V-V切线的剖面图；
图10为若干走线和辅助走线在图3的不规则区域与凹陷区域之间的周边区中的局部布局示意图；
图11为图10的局部布局沿A-A切线的剖面图；
图12绘示图3的显示装置在主动区的子区域的局部中的像素单元排列和元件配置；
图13为图12的局部结构沿B-B切线的剖面图；以及
图14为依据本发明一些实施例的显示装置的示意图。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。
可被理解的是，虽然在本文可使用“第一”、“第二”、“第三”…等等用语来描述各种元件、零件、区域和/或部分，但这些用语不应限制这些元件、零件、区域和/或部分。这些用语仅用以区别一个元件、零件、区域和/或部分与另一个元件、零件、区域和/或部分。
在本文中所使用的用语仅是为了描述特定实施例，非用以限制申请专利范围。除非另有限制，否则单数形式的“一”或“所述”等用语也可用来表示多个形式。此外，空间相对性用语的使用是为了说明元件在使用或操作时的不同方位，而不只限于附图所绘示的方向。元件也可以其他方式定向(旋转90度或在其他方向)，而在此使用的空间相对性描述也可以相同方式解读。
为了简化和明确说明，本文可能会在各种实施例中重复使用元件符号和/或字母，但这并不表示所讨论的各种实施例和/或配置之间有因果关系。
关于本文中所使用的“耦接”一词，可指二个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二个或多个元件相互操作或动作。
请参照图3，图3为依据本发明一些实施例的显示面板300的示意图。显示面板300可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型、垂直配向(vertical alignment；VA)型、反射(reflective)型或半穿反(transflective)型等液晶显示面板或是有机发光二极管(organic light emitting diode；OLED)型显示面板，但不限于此。显示面板300包含基板302且具有主动区310和周边区320，多个像素单元(图未示)设置在基板302上且位于主动区310中，且栅极驱动电路330设置在基板302上且位于周边区320中，其用以产生扫描信号，且将扫描信号传输至栅极线，使得在主动区310中的像素单元受到扫描信号的驱动而在特定时间显示图像。
在一些实施例中，显示面板300为系统整合式玻璃面板(system on glass；SOG)。也就是说，栅极驱动电路330是制作在显示面板300的基板302上。如此一来，便可使用相同工艺来制作栅极驱动电路330中的电子元件和主动区310中的电子元件(例如薄膜晶体管，但不限于此)。在其他实施例中，栅极驱动电路330可以是位于晶片中，且上述晶片可通过玻璃覆晶(chip on glass；COG)、卷带式自动接合(tape automated bonding；TAB)、薄膜覆晶(chip on film；COF)等方式与设置在基板302上的接垫接合，以提供扫描信号至栅极线。
此外，显示面板300为异形(odd-shaped)显示面板。如图3所示，显示面板300的边缘300E为不规则形状，且在显示面板300的顶侧具有凹陷(notch)300N。主动区310为异形主动区，且主动区310的的顶侧亦具有凹陷310N，其对应第一凹陷300N设置。在本文中，主动区310的凹陷310N与显示面板300的凹陷300N亦可分别称为第一凹陷与第二凹陷。此外，显示面板300和主动区310的左上端及右上端的形状均为弧形而非为直角，但不以此为限。如图3所示，主动区310包含规则区域(例如矩形区域)310L与不规则区域310U。若是在主动区310中每个像素单元的大小均相同，则在主动区310的规则区域310L中，每个像素行中的像素单元的个数皆相同，而在主动区310的不规则区域310U中，不规则区域310U包含子区域310U1、310U2。子区域310U1、310U2彼此相对且彼此之间具有间隙310S，子区域310U1、310U2分别设置在矩形区域310L的左上方与右上方，并连接矩形区域310L的上侧边。因此，子区域310U1、310U2与矩形区域310L的结合可形成具有凹陷310N的主动区310，且子区域310U1的右侧边、子区域310U2的左侧边以及矩形区域310L的上侧边的一部分会形成凹陷310N的边缘。如图3所示，像素单元未设置于子区域310U1、310U2间的间隙310S中，因此，在不规则区域310U中，每个像素行包含位于子区域310U1、310U2中的多个像素单元，也就是每个像素行中一部分的像素单元是位于子区域310U1中，其余部分的像素单元则是位于子区域310U2中，且像素单元未设置在间隙310S(或凹陷310N)中。因此位于不规则区域310U中的每个像素行中的像素单元个数小于位于规则区域310L中的每个像素行中的像素单元个数。在本文中，子区域310U1、310U2亦可分别称为第一子区域与第二子区域。此外，在不规则区域310U中的不同像素行中的像素单元个数不完全相同，但不以此为限。在不规则区域310U中，由于最顶部的像素行的配置空间小于最底部的像素行的配置空间，故最顶部的像素行中的像素单元个数小于最底部的像素行中的像素单元个数。在变化实施例中，在不规则区域310U中的不同像素行中的像素单元个数可完全相同。综上所述，显示面板300包含像素行R(1)-R(N)，其中像素行R(1)-R(N’)设置在主动区310的规则区域310L中，且每个像素行R(1)-R(N’)中的像素单元数目皆为M，而像素行R(N’+1)-R(N)设置在主动区310的不规则区域310U中，每个像素行R(N’+1)-R(N)中的像素单元数目小于M，其中N’为小于N的正整数。此外，在一些实施例中，像素行R(N’+1)-R(N)中至少部分像素行中的像素单元不相同。在以下说明中，像素行的最大像素单元个数为M，而像素列(column)的最大像素单元个数为N。
请参照图3与图4，其中图4为图3的栅极驱动电路330的示意图。如图4所示，栅极驱动电路330设置在周边区320中。栅极驱动电路330包含N个移位寄存器332(1)-332(N)其用以分别且依序输出扫描信号OUT(1)-OUT(N)至栅极线SL(1)-SL(N)。举例而言，在同一图框期间(frame period)中，首先由第1级移位寄存器332(1)输出第1级扫描信号OUT(1)至栅极线SL(1)，接着经过时间t后，由第2级移位寄存器332(2)输出第2级扫描信号OUT(2)至栅极线SL(2)，接着再经过时间t后，由第3级移位寄存器332(3)输出第3级扫描信号OUT(3)至栅极线SL(3)，依此类推，直到第N级移位寄存器332(N)输出第N级扫描信号OUT(N)至栅极线SL(N)。在另一实施例中，栅极驱动电路330可以相反方向依序输出扫描信号OUT(1)-OUT(N)至主动区310中的栅极线SL(1)-SL(N)。举例而言，在同一图框期间中，首先由第N级移位寄存器332(N)输出第N级扫描信号OUT(N)至栅极线SL(N)，接着经过时间t后，由第(N-1)级移位寄存器332(N-1)输出第(N-1)级扫描信号OUT(N-1)至栅极线SL(N-1)，接着再经过时间t后，由第(N-2)级移位寄存器332(N-2)输出第(N-2)级扫描信号OUT(N-2)至栅极线SL(N-2)，依此类推，直到第1级移位寄存器332(1)输出第1级扫描信号OUT(1)至栅极线SL(1)。
在图3中，栅极驱动电路330包含第一栅极驱动电路330A与第二栅极驱动电路330B，其分别设置在主动区310的相对两侧。因此第一栅极驱动电路330A与第二栅极驱动电路330B的一个可包含奇数级移位寄存器332(1)、332(3)、…、332(N-1)，以分别且依序输出奇数级扫描信号OUT(1)、OUT(3)、…、OUT(N-1)至奇数行栅极线SL(1)、SL(3)、…、SL(N-1)，而第一栅极驱动电路330A与第二栅极驱动电路330B的另一个则包含偶数级移位寄存器332(2)、332(4)、…、332(N)，以分别且依序输出偶数级扫描信号OUT(2)、OUT(4)、…、OUT(N)至偶数行栅极线SL(2)、SL(4)、…、SL(N)，但本发明不以此为限。在另一实施例中，每个栅极线SL(1)-SL(N)的两端均耦接第一栅极驱动电路330A与第二栅极驱动电路330B，且第一栅极驱动电路330A与第二栅极驱动电路330B均包含N个移位寄存器332(1)-332(N)，以分别输出扫描信号OUT(1)-OUT(N)至栅极线SL(1)-SL(N)。换言之，每个栅极线SL(1)-SL(N)的两端同时接收第一栅极驱动电路330A与第二栅极驱动电路330B输出的对应扫描信号，以提升驱动能力。
在图3的实施例中，栅极驱动电路330包含第一栅极驱动电路330A与第二栅极驱动电路330B，其分别设置在主动区310的相对两侧，但不以此为限。在变化实施例中，栅极驱动电路330可仅设置在主动区310的一侧，且包含N个移位寄存器332(1)-332(N)，以输出扫描信号OUT(1)-OUT(N)至栅极线SL(1)-SL(N)。
请参照图5与图6A，图5是图3的显示面板的局部放大示意图，且省略绘示栅极驱动电路330，图6A绘示在主动区310的规则区域310L中局部的像素单元排列和元件配置，其位置对应图5中的区域A。如图5所示，显示面板300的凹陷300N包含第一至第三侧边300N_S1、300N_S2与300N_S3，主动区310的凹陷310N包含第一至第三侧边310N_S1、310N_S2与310N_S3，其中第一个侧边300N_S1与第三侧边300N_S3分别连接第二侧边300N_S2的相对两端，第一个侧边310N_S1和第三侧边310N_S3分别连接第二侧边310N_S2的相对两端，且第二侧边300N_S2、310N_S2分别为凹陷300N、310N的底部边缘。如上所述，子区域310U1的右侧边、子区域310U2的左侧边以及矩形区域310L的上侧边的一部分会形成凹陷310N的边缘，故主动区310的凹陷310N的第一至第三侧边310N_S1、310N_S2与310N_S3亦可分别为子区域310U1的右侧边、矩形区域310L的上侧边的一部分和子区域310U2的左侧边。如图6A所示，在主动区310的规则区域310L中，每个像素列C(1)-C(M)和每个像素行(例如像素行R(i1)、R(i1+1))的交会处均具有薄膜晶体管TFT和像素电极PX。以像素列C(1)和像素行R(i1)交会处的像素单元为例，薄膜晶体管TFT耦接数据线DL(1)和栅极线SL(i1)，其依据栅极线SL(i1)所提供的扫描信号(即扫描信号OUT(i1))控制是否将数据线DL(1)所提供的数据信号输入至像素电极PX。薄膜晶体管TFT可以是非晶硅(amorphous silicon)薄膜晶体管、低温多晶硅(lowtemperature polysilicon；LTPS)薄膜晶体管、氧化铟镓锌(Indium Gallium Zinc Oxide；IGZO)薄膜晶体管或其他合适的薄膜晶体管。在主动区310的规则区域310L中，每个像素行具有相同的像素单元个数(换言之，具有相同的薄膜晶体管个数和像素电极个数)。此外，在周边区320中(即位于主动区310的边缘310E与显示面板300的边缘300E之间)可具有共同电极信号走线VL，其用以提供共同电压信号至每个像素单元的共同电极(Common Electrode)(图6A未绘示)，使得在在像素单元中的液晶分子受到对应像素电极PX和共同电极之间产生的电场的作用而扭转。举例来说，共同电极信号走线VL可为封闭的环状走线(又称共同电压环(Vcom Ring))，其围绕主动区310，但不以此为限。在变化实施例中，共同电极信号走线VL可为非封闭的走线。
图6B绘示对应图5中的区域B中的像素单元排列和元件配置。如图6B所示，在对应图5中的区域B中，主动区310的规则区域310L中最顶部的像素行为像素行R(N’)，且在子区域310U1、310U2之间的周边区320中具有栅极线SL(N’+1)-SL(N)和共同电极信号走线VL，每个栅极线SL(N’+1)-SL(N)分别延伸至位于间隙310S(或凹陷310N)左右两侧的子区域310U1、310U2中以分别耦接像素行R(N’+1)-R(N)(图未绘示)，其中每个像素行R(N’+1)-R(N)中的一部分像素单元位于子区域310U1中，其余部分像素单元则位于子区域310U2中。
如图6B所示，每个像素列C(j1)-C(j1+7)和像素行R(N’)的交会处均对应设置像素单元(包含薄膜晶体管TFT和像素电极PX)，但每个像素列C(j1)-C(j1+7)和像素行R(N’+1)-R(N)的交会处均不对应设置任何像素单元。因此，为了补偿在每个栅极线SL(N’+1)～SL(N)上的阻抗-电容负载与栅极线SL(1)～SL(N’)上的阻抗-电容负载不一致的现象，可在周边区320中设置冗置薄膜晶体管(Dummy Thin Film Transistor)并使其耦接至一个或多个栅极线SL(N’+1)-SL(N)，以在栅极线SL(N’+1)-SL(N)上增加额外的寄生电容。举例而言，在一些实施例中，如图5与图6B所示，在主动区310的子区域310U1、310U2之间的间隙310S(或是凹陷310N)中设置冗置薄膜晶体管TFT’，其耦接至栅极线SL(N’+1)且分别耦接至数据线DL(j1)-DL(j1+7)。冗置薄膜晶体管TFT’的结构可与薄膜晶体管TFT’的结构相同，每个冗置薄膜晶体管TFT’亦具有栅极/源极电容和栅极/漏极电容等寄生电容，以用于补偿栅极线SL(N’+1)上的寄生电容。相似地，冗置薄膜晶体管TFT’可以是非晶硅薄膜晶体管、低温多晶硅薄膜晶体管、氧化铟镓锌薄膜晶体管或其他合适的薄膜晶体管。
如图6B所示，共同电极信号走线VL是设置在栅极线SL(N’+1)与SL(N’+2)之间，且冗置薄膜晶体管TFT’耦接栅极线SL(N’+1)。换言之，图6B的冗置薄膜晶体管TFT’是设置在主动区310的凹陷310N的第二侧边310N_S2与共同电极信号走线VL之间，但不以此为限。在变化实施例中，冗置薄膜晶体管TFT’可设置在共同电极信号走线VL与显示面板300的凹陷300N的第二侧边300N_S2之间。应注意的是，图6B绘示的冗置薄膜晶体管TFT’的设置与共同电极信号走线VL仅为示例，其非用以限制本发明的范围。例如，在另一些实施例中，可调整共同电极信号走线VL的位置(例如设置在栅极线SL(N’+2)与SL(N’+3)之间，但不以此为限)，及/或栅极线SL(N’+1)-SL(N)中的至少两条栅极线在子区域310U1、310U2之间的间隙310S(或是凹陷310N)中耦接冗置薄膜晶体管TFT’，以用于补偿栅极线SL(N’+1)-SL(N)中至少两条栅极线上的寄生电容。此外，在另一些实施例中，共同电极信号走线VL可不设置在显示面板300的凹陷300N的第二侧边300N_S2与主动区310的凹陷310N的第二侧边310N_S2之间的周边区320中，且栅极线SL(N’+1)～SL(N)中的至少一条栅极线在子区域310U1、310U2之间的间隙310S(或是凹陷310N)中耦接冗置薄膜晶体管TFT’，以用于补偿栅极线SL(N’+1)～SL(N’)中至少一条栅极线上的寄生电容。需说明的是，在一些实施例中，栅极线SL(N’+1)～SL(N)在显示面板300的凹陷300N的第二侧边300N_S2与主动区310的凹陷310N的第二侧边310N_S2间的周边区320中(例如图5中的区域B)不耦接冗置薄膜晶体管TFT’，而是在靠近主动区310的凹陷310N的第一个侧边310N_S1附近耦接冗置薄膜晶体管TFT’(例如后述图6C的实施例)，以及在靠近主动区310的凹陷310N的第三侧边310N_S3附近耦接冗置薄膜晶体管TFT’(例如后述图6D的实施例)，以用于补偿栅极线SL(N’+1)-SL(N)上的寄生电容。
图6C绘示在主动区310的子区域310U1的局部中的像素单元排列和元件配置，其位置对应图5中的区域C。如图6C所示，主在主动区310的子区域310U1中，较上方的像素行中的像素单元个数小于或等于较下方的像素行中的像素单元个数。举例而言，如图6C所示，像素行R(i2+1)中的像素单元个数小于像素行R(i2)中的像素单元个数。然而，本发明并不以此为限。在变化实施例中，子区域310U1中由下往上的像素行中的像素单元个数可依序递减、递增、彼此相等或是不规则变化。
如图5与图6C所示，在靠近主动区310的凹陷310N的第一侧边310N_S1的周边区320中设置冗置薄膜晶体管TFT’，其耦接至栅极线SL(N’+1)-SL(N)中的至少部分栅极线，以补偿至少部分栅极线SL(N’+1)-SL(N)上的寄生电容。举例来说，图6C中栅极线SL(i2+1)与数据线DL(j2+4)-DL(j2+7)的交会处以及栅极线SL(i2+2)与数据线DL(j2)-DL(j2+3)的交会处均耦接冗置薄膜晶体管TFT’，以补偿栅极线SL(i2+1)、SL(i2+2)上的寄生电容。此外，在图6C的实施例中，共同电极信号走线VL设置在显示面板300的凹陷300N的第一个侧边300N_S1与主动区310的第一个侧边310N_S1之间，且冗置薄膜晶体管TFT’设置在主动区310的凹陷310N的第一个侧边310N_S1与共同电极信号走线VL之间，但不以此为限。在变化实施例中，栅极线SL(i2+1)、SL(i2+2)可在往右穿过共同电极信号走线VL后耦接冗置薄膜晶体管TFT’。此外，在另一些实施例中，共同电极信号走线VL可未设置在显示面板300的凹陷300N的第一个侧边300N_S1与主动区310的凹陷310N的第一个侧边310N_S1间的周边区320中。
图6D绘示在主动区310的子区域310U2的局部中的像素单元排列和元件配置，其位置对应图5中的区域D。如图6D所示，在主动区310的子区域310U2中，较上方的像素行中的像素单元个数小于或等于较下方的像素行中的像素单元个数。举例而言，如图6D所示，像素行R(i3+1)中的像素单元个数小于像素行R(i3)中的像素单元个数。然而，本发明并不以此为限。在变化实施例中，子区域310U2中由下往上的像素行中的像素单元个数可依序递减、递增、彼此相等或是不规则变化。
相似于如图6C所示的冗置薄膜晶体管的设置，在在靠近主动区310的凹陷310N的第三侧边310N_S3的周边区320中设置冗置薄膜晶体管TFT’，其耦接至栅极线SL(N’+1)-SL(N)中的至少部分栅极线，以补偿至少部分栅极线SL(N’+1)-SL(N)上的寄生电容。举例来说，栅极线SL(i3+1)与数据线DL(j3)-DL(j3+3)的交会处以及栅极线SL(i3+2)与数据线DL(j3+4)-DL(j3+7)的交会处均耦接冗置薄膜晶体管TFT’，以补偿栅极线SL(i3+1)、SL(i3+2)上的寄生电容。此外，在图6D的实施例中，共同电极信号走线VL设置在显示面板300的凹陷300N的第三侧边300N_S3与主动区310的凹陷310N的第三侧边310N_S3之间，且图6D的冗置薄膜晶体管TFT’设置在主动区310的凹陷310N的第三侧边310N_S3与共同电极信号走线VL之间，但不以此为限。在变化实施例中，栅极线L(i3+1)、SL(i3+2)可在往左穿过共同电极信号走线VL后耦接冗置薄膜晶体管TFT’。此外，在另一些实施例中，共同电极信号走线VL可未设置在显示面板300的凹陷300N的第三侧边300N_S3与主动区310的凹陷310N的第三侧边310N_S3之间的周边区320中。
图6B至图6D的结合为主动区310的不规则区域310U的各局部中的像素单元排列以及在子区域310U1与310U2之间的间隙310S的各局部中的栅极线排列。此外，每个栅极线SL(N’+1)-SL(N)包含分别位于子区域310U1、间隙310S与子区域310U2中的第一部分、第二部分与第三部分，其中第一部分与第三部分分别位于子区域310U1、310U2中，第二部分位于子区域310U1、310U2之间的间隙310S(或凹陷310N)中，且每个栅极线SL(N’+1)-SL(N)的第二部分的两端分别耦接至对应的栅极线SL(N’+1)-SL(N)的分别位于子区域310U1、310U2的第一部分与第三部分。在本文中，每个栅极线SL(N’+1)-SL(N)的第二部分亦可称为走线WR(N’+1)-WR(N)，因此在图6B中的栅极线SL(N’+1)-SL(N)亦可标示为WR(N’+1)-WR(N)。栅极线SL(N’+1)～SL(N)中至少一个的第二部分耦接冗置薄膜晶体管TFT’，且冗置薄膜晶体管TFT’设置在子区域310U1与310U2之间的间隙310S(或凹陷310N)中。冗置薄膜晶体管TFT’较佳是位于间隙310S(或凹陷310N)中靠近左侧(亦即靠近子区域310U1的右侧边)的区域(如图6C的实施例)、靠近右侧(亦即靠近子区域310U2的左侧边)的区域(如图6D的实施例)以及靠近下侧(亦即靠近矩形区域310L的上侧边的一部分)的区域(如图6B的实施例)中的至少一个，但不以此为限。举例来说，冗置薄膜晶体管TFT’可位于子区域310U1与310U2之间的间隙310S(或凹陷310N)中分别靠近左侧与右侧的两个区域中，或是位于子区域310U1与310U2之间的间隙310S(或凹陷310N)中分别靠近左侧、右侧与下侧的三个区域中。由图6B至图6D可知，共同电极信号走线VL设置在显示面板300的边缘300E与主动区310的边缘310E之间。换言之，共同电极信号走线VL设置在显示面板300的凹陷300N的侧边(包含第一至第三侧边300N_S1、300N_S2、300N_S3)与主动区310的凹陷310N的侧边(包含第一至第三侧边310N_S1、310N_S2、310N_S3)间的周边区320中，因此冗置薄膜晶体管TFT’可进一步是设置在主动区310的边缘310E与共同电极信号走线VL之间。换言之，冗置薄膜晶体管TFT’可进一步是设置在主动区310的凹陷310N的侧边(包含第一至第三侧边310N_S1、310N_S2、310N_S3)与共同电极信号走线VL间的周边区320中，但不以此为限。此外，栅极线SL(N’+1)～SL(N)中不同栅极线耦接的冗置薄膜晶体管TFT’个数可不完全相同，但不以此为限。在变化实施例中，每个栅极线SL(N’+1)～SL(N)耦接的冗置薄膜晶体管TFT’个数可相同。如图6C所示，从显示面板300的左半侧来看，栅极线SL(j2+1)、SL(j2+2)位于子区域310U1中的第一部分延伸至间隙310S(或凹陷310N)中且分别耦接走线WR(i2+1)、WR(i2+2)(走线WR(i2+1)、WR(i2+2)亦可分别视为栅极线SL(j2+1)、SL(j2+2)的第二部分)，且其在显示面板300的右半侧分别耦接位于子区域310U2中的栅极线SL(j2+1)、SL(j2+2)的第三部分(图未绘示)。而从显示面板300的右半侧来看，如图6D所示，栅极线SL(j3+1)、SL(j3+2)位于子区域310U2中的第三部分延伸至间隙310S(或凹陷310N)中且分别耦接走线WR(i3+1)、WR(i3+2)(走线WR(i3+1)、WR(i3+2)可分别视为栅极线SL(j3+1)、SL(j3+2)的第二部分)，且其在显示面板300的左半侧分别耦接在子区域310U1中的栅极线SL(j3+1)、SL(j3+2))的第一部分(图未绘示)。虽然图6C和图6D未绘示出，但可从图6B至图6D的内容直接理解，栅极线SL(N’+1)-SL(N)中的其他栅极线位于子区域310U1、310U2中的第一部分与第三部分亦对应耦接位于间隙310S(或凹陷310N)中的走线WR(N’+1)-WR(N)中的其他走线。此外，在一些实施例中，WR(N’+1)～WR(N)的宽度可分别相同于对应的栅极线在主动区310中的宽度(即栅极线SL(N’+1)-SL(N)位于子区域310U1、310U2的第一部分与第三部分中的宽度)，但不以此为限。在另一些实施例中，至少部分WR(N’+1)-WR(N)的宽度可不同于对应的栅极线在主动区310中的宽度(也就是栅极线SL(N’+1)-SL(N)位于子区域310U1、310U2中的第一部分与第三部分的宽度)，以调整至少部分栅极线SL(N’+1)-SL(N)的电阻值，但不以此为限。举例来说，走线WR(i2+1)、WR(i2+2)的宽度可分别大于栅极线SL(j2+1)、SL(j2+2)在主动区310中的宽度，以降低栅极线SL(j2+1)、SL(j2+2)的电阻值。因为显示面板300与主动区310的顶侧分别具有凹陷300N、310N，因此栅极线SL(N’+1)-SL(N)的第一部分由子区域310U1延伸至间隙310S(或凹陷310N)中以耦对应的走线WR(N’+1)-WR(N)后，走线WR(N’+1)-WR(N)需经过位于子区域310U1、310U2之间的间隙310S(或凹陷310N)，以延伸至子区域310U2中耦接对应的栅极线SL(N’+1)-SL(N)的第三部分，因此至少部分走线WR(N’+1)-WR(N)的长度不同。特别地，在一些实施例中，至少部分走线WR(N’+1)-WR(N)的宽度不同，以调整栅极线SL(N’+1)-SL(N)的电阻值，使得栅极线SL(N’+1)-SL(N)的阻抗-电容负载可近似或相同。
请参图7A、图7B与图7C，其分别绘示在主动区310的子区域310U1、子区域310U2与子区域310U1、310U2间的周边区320的局部中的像素单元排列和元件配置的另一实施例。图7A、图7B、图7C分别与图6C、图6D、图6B类似，其差别在于在图6A至图6C中的栅极线的第二部分为单层走线结构，而图7A至图7C中的栅极线的第二部分包含双层走线结构，以降低栅极线的电阻值。举例而言，从显示面板300的左半侧中靠近子区域310U1的区域来看，如图7A所示，栅极线SL(i2+1)的第二部分包含走线WR(i2+1)与AW(i2+1)，栅极线SL(i2+2)的第二部分包含走线WR(i2+2)与AW(i2+2)。在本文中，走线WR(i2+1)、WR(i2+2)亦可称为第一走线，走线AW(i2+1)、AW(i2+2)亦可称为第二走线。第二走线AW(i2+1)、AW(i2+2)分别与第一走线WR(i2+1)、WR(i2+2)至少部分重叠，以形成双层走线结构AW(i2+1)/WR(i2+1)与AW(i2+2)/WR(i2+2)。在图7A中，走线WR(i2+1)、WR(i2+2)在间隙310S(或凹陷310N)延伸一段距离后才分别与走线AW(i2+1)、AW(i2+2)重叠形成双层走线结构，换言之，栅极线SL(i2+1)的第二部分的一部分与栅极线SL(i2+2)的第二部分的一部分为双层走线结构，但不以此为限。在变化实施例中，走线WR(i2+1)、WR(i2+2)可在间隙310S(或凹陷310N)的侧边就分别与走线AW(i2+1)、AW(i2+2)重叠形成双层走线结构，也就是栅极线SL(i2+1)的第二部分与栅极线SL(i2+2)的第二部分可均为双层走线结构。综上所述，栅极线的第二部分的至少一部分为双层走线结构。双层走线结构包含上层走线与下层走线，其分别由不同导体层形成。举例来说，双层走线结构AW(i2+1)/WR(i2+1)中的下层走线与上层走线可分别为走线WR(i2+1)的至少一部分与走线AW(i2+1)中的一个与另一个，且可分别由不同导体层(例如金属层)形成。走线AW(i2+1)、AW(i2+2)分别通过接点PL(i2+1)、PL(i2+2)耦接至走线WR(i2+1)、WR(i2+2)，且这些走线AW(i2+1)、AW(i2+2)亦在显示面板300的右半侧通过接点分别耦接至走线WR(i2+1)、WR(i2+2)(图未绘示)。如此一来，双层走线结构AW(i2+1)/WR(i2+1)与AW(i2+2)/WR(i2+2)中的上层走线与下层走线为并联配置，且栅极线SL(I2+1)、SL(i2+2)的电阻值因而降低。而从显示面板300的右半侧中靠近子区域310U2的区域来看，如图7B所示，栅极线SL(i3+1)包含走线WR(i3+1)与AW(i3+1)，栅极线SL(i3+2)包含走线WR(i3+2)与AW(i3+2)，其中走线AW(i3+1)、AW(i3+2)分别与走线WR(i3+1)、WR(i3+2)至少部分重叠以形成双层走线结构AW(i3+1)/WR(i3+1)与AW(i3+2)/WR(i3+2)。走线AW(i3+1)、AW(i3+2)分别通过接点PR(i3+1)、PR(i3+2)耦接至走线WR(i3+1)、WR(i3+2)，且这些走线AW(i3+1)、AW(i3+2)亦在显示面板300的左半侧通过接点分别耦接至走线WR(i3+1)、WR(i3+2)。如此一来，双层走线结构AW(i3+1)/WR(i3+1)与AW(i3+2)/WR(i3+2)中的上层走线与下层走线为并联配置，且栅极线SL(i3+1)、SL(i3+2)的电阻值因而降低。而从靠近主动区310的凹陷310N的底部来看，如图7C所示，走线AW(N’+2)-AW(N’+5)分别与走线WR(N’+2)-WR(N’+5)至少部分重叠，以形成双层走线结构AW(N’+2)/WR(N’+2)-AW(N’+5)/WR(N’+5)，且这些走线AW(N’+2)-AW(N’+5)在显示面板300的左半侧中靠近子区域310U1的区域与显示面板300的右半侧中靠近子区域310U2的区域通过接点分别耦接至走线WR(N’+2)+WR(N’+5)。如此一来，双层走线结构AW(N’+2)/WR(N’+2)-AW(N’+5)/WR(N’+5)中的上层走线与下层走线为并联配置，且栅极线SL(N’+2)-SL(N’+5)的电阻值因而降低。应注意的是，在图7C的实施例中，栅极线SL(N’+1)的第二部分包含单层走线结构，但不以此为限。在变化实施例中，栅极线SL(N’+1)的第二部分可包含双层走线结构。在上述的实施例中，双层走线结构中的上层走线与下层走线在基板302的垂直投影方向(亦即垂直基板302的方向)上至少部分重叠，亦即双层走线结构包含堆叠的的上层走线与下层走线，以缩小双层走线结构所占的面积，但不以此为限。在变化实施例中，双层走线结构中的上层走线与下层走线可彼此不重叠(例如彼此平行)，且上层走线的相对两端通过接点耦接对应的下层走线，以形成并联配置。
图8A至图8E为本发明实施例的制作像素单元的各阶段的布局示意图，其中图8A至图8E包含薄膜晶体管TFT和冗置薄膜晶体管TFT’的布局示意图。首先，如图8A所示，在基板(图8A未绘示)上沉积金属，且对沉积的金属进行微影和蚀刻等工艺，以形成包含薄膜晶体管TFT和冗置薄膜晶体管TFT’的栅极及扫瞄线的金属层M1。形成金属层M1所使用的材料可包括铬、钨、钽、钛、钼、铝、铜等金属元素或其他类似元素，或是包括上述金属元素的任意组合所形成的合金或化合物等，但不限于此。
接着，如图8B所示，在基板(图8B未绘示)和金属层M1上形成栅极绝缘层(亦称第一绝缘层)(图8B至图8E未绘示)，且接着在栅极绝缘层上且分别在薄膜晶体管TFT和冗置薄膜晶体管TFT’的栅极上形成半导体层SE。栅极绝缘层由主动区310延伸至周边区320，且其覆盖金属层M1。形成栅极绝缘层的材料可以是氮化硅或其他类似材料，且形成半导体层SE的材料可以是非晶硅、单晶硅、多晶硅或其他类似材料。
之后，如图8C所示，在包含薄膜晶体管TFT的像素单元中形成像素电极PX。形成像素电极PX的材料可以是例如氧化铟锡(indium tin oxide；ITO)、氧化铟锌(indium zincoxide；IZO)、氧化铟(indium oxide)、氧化锡(tin oxide)或其他合适的透明导电材料。请注意，因为冗置薄膜晶体管TFT’仅用于补偿栅极线的电阻电容而非用于影像的显示，即冗置薄膜晶体管TFT’不属于任何一个像素单元，故不会形成对应冗置薄膜晶体管TFT’的像素电极。
接着，如图8D所示，在栅极绝缘层、金属层M1、半导体层SE和像素电极PX上沉积金属，且对沉积的金属进行蚀刻，以以形成包含薄膜晶体管TFT和冗置薄膜晶体管TFT’的源极和漏极及数据线的金属层M2。形成金属层M2所使用的材料可包括铬、钨、钽、钛、钼、铝、铜等金属元素或其他类似元素，或是包括上述金属元素的任意组合所形成的合金或化合物等，但不限于此。
接着，如图8E所示，在金属层M2、半导体层SE和像素电极PX上形成保护层(亦称第二绝缘层)(图8E未绘示)，且在保护层上形成共同电极COM。保护层由主动区310延伸至周边区320，且其覆盖薄膜晶体管TFT、冗置薄膜晶体管TFT’、数据线和栅极线，以对薄膜晶体管TFT、冗置薄膜晶体管TFT’、数据线和栅极线等元件提供保护及绝缘等效果。形成保护层所使用的材料可以是氮化硅、氮化硅、氮氧化硅或其他类似材料。共同电极COM与像素电极PX形成内部电场，以用于控制液晶分子的转动。相似地，形成共同电极COM的材料可以是例如氧化铟锡、氧化铟锌、氧化铟、氧化锡或其他合适的透明导电材料。
需说明的是，上述图8A至图8E中的像素单元是以边缘电场切换型显示面板的像素单元为例，并且像素电极在共同电极下方，但本发明不以此为限。本发明实施例亦可应用于其他类型的显示面板。举例来说，显示面板可以是例如扭转向列型、水平切换型、共同电极在像素电极下方的边缘电场切换型、垂直配向型、反射型或半穿反型等液晶显示面板或是有机发光二极管型显示面板，但不限于此。
在一些实施例中，双层走线结构中的上层走线与下层走线可在基板302的垂直投影方向上至少部分重叠，以缩小双层走线结构所占的面积。举例而言，图7A所示的走线WR(i2+1)的一部分和走线AW(i2+1)可在基板302的垂直投影方向上重叠。图9A为依据本发明实施例的双层走线结构的布局示意图，而图9B为图9A的局部布局沿V-V切线的剖面图。需说明的是，图9A是以图7A中的双层走线结构AW(i2+1)/WR(i2+1)为例，但不以此为限。图9A的布局方式与图9B的剖面结构同样可应用于位于子区域310U1、310U2之间的间隙310S(或凹陷310N)中的其他栅极线的双层走线结构。在图9A与图9B中，走线WR(i2+1)、AW(i2+1)分别属于金属层M1、M2，栅极绝缘层GI由主动区310延伸至周边区320且覆盖金属层M1，且通孔TH1穿过栅极绝缘层GI，因此金属层M2可填入通孔TH1中以接触金属层M1，使得金属层M1、M2因而彼此电性连接，即走线WR(i2+1)与AW(i2+1)彼此电性连接，而保护层PV由主动区310延伸至周边区320且覆盖金属层M2。请同时参考图7A，以栅极线SL(i2+1)为例，走线WR(i2+1)和走线AW(i2+1)分别属于金属层M1、M2，且接点PL(i2+1)对应通孔TH1。综上所述，栅极线的双层走线结构包含上层走线与下层走线，上层走线与下层走线间具有一绝缘层(例如栅极绝缘层GI)，多个通孔(例如通孔TH1)位于此绝缘层中，每个通孔显露下层走线的一部分，上述多个通孔中的一部分通孔与另一部分通孔在基板302的垂直投影方向上分别与上层走线的相对两端重叠，且上层走线通过上述多个通孔的一部分通孔与另一部分通孔与下层走线电性连接。应注意的是，图9A、9B绘示的双层走线结构的布局示意图与剖面图仅为示例，其非用以限制本发明的范围。例如，在另一些实施例中，上层走线中的一端可透过桥接电极电性连接下层走线，而上层走线中的另一端可透过另一桥接电极电性连接下层走线，以形成双层走线结构，其中桥接电极是透过两个通孔分别电性连接上层走线中的一端与下层走线，上述两个通孔分别形成于覆盖上层走线的至少一绝缘层中与覆盖下层走线的至少一绝缘层中，且分别显露上层走线中的一端与下层走线的一部分，而另一桥接电极是透过另外两个通孔分别电性连接上层走线中的另一端与下层走线，上述另外两个通孔分别形成于覆盖上层走线的至少一绝缘层中与覆盖下层走线的至少一绝缘层中，且分别显露上层走线中的另一端与下层走线的另一部分，但不以此为限。
在图8A至图9B的实施例中，薄膜晶体管TFT和冗置薄膜晶体管TFT’为底部栅极(bottom-gate)结构；走线WR(N’+2)-WR(N)与在显示面板300中的每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的栅极同属于金属层M1，而走线AW(N’+2)-AW(N)与在显示面板300中的每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的源极和漏极同属于金属层M2。也就是说，走线WR(N’+2)-WR(N)可与每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的栅极经由相同的工艺同时形成，且走线AW(N’+2)-AW(N)也可与在显示面板300中的每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的源极和漏极经由相同的工艺同时形成。而在另一些实施例中，薄膜晶体管TFT和冗置薄膜晶体管TFT’为顶部栅极(top-gate)结构；走线AW(N’+2)-AW(N)与在显示面板300中的每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的源极和漏极同属于金属层M1，而走线WR(N’+2)-WR(N)与在显示面板300中的每个薄膜晶体管TFT和冗置薄膜晶体管TFT’的栅极同属于金属层M2。
此外，走线WR(N’+2)-WR(N)和走线AW(N’+2)-AW(N)也可与栅极驱动电路330中的电子元件同时制作。举例而言，走线WR(N’+2)-WR(N)可与移位寄存器332(1)-332(N)中的晶体管的栅极同时制作，且辅助走线AW(N’+2)-AW(N)可与移位寄存器332(1)-332(N)中的晶体管的源极和漏极同时制作。
图10为走线WR(N’+2)-WR(N’+5)和走线AW(N’+2)-AW(N’+5)在子区域310U1、310U2之间的间隙310S(或凹陷310N)中的局部布局示意图，其位置可对应图6B中的栅极线SL(N’+2)-SL(N’+5)的位置。换言之，图10可视为将图6B的栅极线SL(N’+2)-SL(N’+5)的第二部分(也就是走线WR(N’+2)-WR(N’+5))的至少一部分置换为双层走线结构AW(N’+2)/WR(N’+2)-AW(N’+5)/WR(N’+5)。详细而言，双层走线结构AW(N’+2)/WR(N’+2)-AW(N’+5)/WR(N’+5)分别为栅极线SL(N’+2)-SL(N’+5)的一部分。在图10中，因走线AW(N’+2)-AW(N’+5)在基板302的垂直投影方向上分别覆盖走线WR(N’+2)-WR(N’+5)，故走线WR(N’+2)-WR(N’+5)均以虚线表示，其中走线WR(N’+2)-WR(N’+5)分别具有宽度W1-W4，而走线AW(N’+2)-AW(N’+5)分别具有宽度W1’-W4’。
图11为图10的局部布局沿A-A切线的剖面图。如图11所示，栅极绝缘层GI覆盖走线WR(N’+2)-WR(N’+5)，走线AW(N’+2)-AW(N’+5)位于栅极绝缘层GI上并由保护层PV覆盖，且在基板302的垂直投影方向上分别与走线WR(N’+2)-WR(N’+5)重叠。走线WR(N’+2)-WR(N’+5)中任两个相邻走线之间具有间距G12、G23或G34，而走线AW(N’+2)-AW(N’+5)中任两个相邻走线之间具有间距G12’、G23’或G34’。因为显示面板300与主动区310的顶侧分别具有凹陷300N、310N，栅极线SL(N’+1)-SL(N)的第一部分由子区域310U1延伸至子区域310U1、310U2之间的间隙310S(或凹陷310N)中以耦接对应的走线WR(N’+1)-WR(N)后，走线WR(N’+1)-WR(N)需经过子区域310U1、310U2间的间隙310S(或凹陷310N)，以延伸至子区域310U2中耦接对应的栅极线SL(N’+1)-SL(N)的第三部分，故至少部分走线WR(N’+1)-WR(N)的长度不同。在本发明中，因为双层导电结构中的上层走线与下层走线彼此并联，因此调整上层走线与下层走线中至少一个的宽度可改变对应栅极线的电阻值。举例来说，位于不规则区域310U中的至少部分栅极线的第二部分包含双层走线结构，通过调整双层导电结构中的上层走线与下层走线中至少一个的宽度，可调整栅极线SL(N’+1)-SL(N)的电阻值，使得栅极线SL(1)-SL(N)的阻抗-电容负载可近似或相同。举例来说，在图10与11的实施例中，走线AW(N’+2)-AW(N’+5)的宽度均不同，以调整栅极线SL(N’+2)-SL(N’+5)的电阻值。在本实施例中，走线WR(N’+2)-WR(N’+5)的宽度W1-W4相等，且走线AW(N’+2)-AW(N’+5)的宽度大小关系为W1’>W2’>W3’>W4’，但不以此为限。在变化实施例中，走线WR(N’+2)-WR(N’+5)的宽度W1-W4可不完全相同，走线AW(N’+2)-AW(N’+5)的宽度可依序递减或是不规则变化。此外，走线AW(N’+2)-AW(N’+5)中每两个相邻走线之间具有相同的间距，即G12’＝G23’＝G34’。举例来说，走线WR(N’+2)-WR(N’+5)的宽度可均为5微米，走线AW(N’+2)-AW(N’+5)的宽度W1’-W4’可分别为10微米、9微米、8微米与7微米，且走线AW(N’+2)-AW(N’+5)中每两个相邻走线之间具有5微米的间距，但不以此为限。
综上所述，图7A至图7C、图10与图11结合为主动区310的不规则区域310U的各局部中的像素单元排列以及在子区域310U1与310U2之间的间隙310S(或凹陷310N)中的各局部中的栅极线排列。如图7A至图7C、图10和图11所示，位于子区域310U1、310U2之间的间隙310S(或凹陷310N)中的至少部分栅极线的第二部分可包括双层走线结构，以降低栅极线的电阻值，且较佳为至少部分双层走线结构中的上层走线的宽度不同及/或是下层走线的宽度不同，以对应调整栅极线的电阻值。此外，双层走线中的上层走线与下层走线较佳是在基板302的垂直投影方向上至少部分重叠，且上层走线的相对两端分别通过接点(例如通孔)耦接对应的下层走线，以缩小双层走线在周边区320中所占的面积。
图12绘示在主动区310的子区域310U2的局部中的像素单元排列和元件配置，其位置对应图5中的E区域。如图12所示，像素行R(i4)-R(i4+6)中的像素单元个数逐渐减少。此外，栅极线SL(i4)-SL(i4+7)由主动区310的子区域310U2延伸至周边区320且穿过共同电极信号走线VL，因栅极线SL(i4)-SL(i4+7)属于金属层M1，而共同电极信号走线VL属于金属层M2，故栅极线SL(i4)-SL(i4+7)与共同电极信号走线VL彼此绝缘。在栅极线SL(i4)-SL(i4+7)穿过共同电极信号走线VL后，走线AW(i4)-AW(i4+7)与走线WR(i4)-WR(i4+7)重叠，并且走线AW(i4)-AW(i4+7)的一端通过通孔TH1分别耦接至走线WR(i4)-WR(i4+7)以形成双层走线AW(i4)/WR(i4)-AW(i4+7)/WR(i4+7)，并在靠近显示面板300的边缘300E处向下折弯。需说明的是，图12为显示面板300的右半侧的局部图，而图12未绘示的部分为折弯后的双层走线AW(i4)/WR(i4)-AW(i4+7)/WR(i4+7)经由显示面板300的凹陷300N的侧边与主动区310的凹陷310N的侧边之间的周边区320延伸至显示面板300的左半侧，并且走线AW(i4)-AW(i4+7)的另一端分别通过通孔TH1而耦接至走线WR(i4)-WR(i4+7)，使走线AW(i4)-AW(i4+7)分别与走线WR(i4)-WR(i4+7)的至少一部分形成并联结构，以降低栅极线SL(i4)-SL(i4+7)的电阻值。接着，走线WR(i4)-WR(i4+7)往左延伸，以耦接位于主动区310的子区域310U1中的栅极线SL(i4)-SL(i4+7)的第一部分。需说明的是，图12为显示面板300的右半侧的局部图，显示面板300的左半侧的局部图可以第二方向D2为轴将图12翻转180度而获得，但不以此为限。
在一些实施例中，可在显示面板300的周边区320中设置导电层，此导电层的至少一部分在基板302的垂直投影方向上与双层走线结构重叠。此导电层覆盖双层走线结构中的上层走线，且导电层和上层走线之间具有至少一绝缘层，使得导电层和上层走线彼此间绝缘，且导电层、至少一绝缘层和上层走线形成一电容，以增加栅极线上的寄生电容。在显示面板300的周边区320中设置导电层的举例说明如图13所示，其为图12的局部结构沿B-B切线的剖面图。在图13中，走线WR(i4+5)-WR(i4+8)由栅极绝缘层GI所覆盖，走线AW(i4+5)-AW(i4+8)位于栅极绝缘层GI上并由保护层PV覆盖，且在基板302的垂直投影方向上分别与走线WR(i4+5)-WR(i4+8)重叠。此外，导电层CE位于保护层PV上且与走线WR(i4+5)-WR(i4+8)绝缘，并经由通孔TH2与共同电极信号走线VL电性连接，使得共同电极信号走线VL经由通孔TH2提供共同电压至导电层CE，换言之，导电层CE可为共同电极(Common Electrode)，但不以此为限。导电层CE与走线AW(i4+5)-AW(i4+8)分别产生寄生电容PC(i4+5)-PC(i4+8)，进而补偿栅极线SL(i4+5)-SL(i4+8)耦接的寄生电容。
在一些实施例中，导电层CE可由主动区310延伸至周边区320，且在每个像素单元中的共同电极COM可以是属于导电层CE。如此一来，在主动区310中的每个共同电极COM与在周边区320中的导电层CE可经由相同的工艺形成。
另外，导电层CE与走线AW(N’+2)-AW(N)分别产生的寄生电容大小可与走线AW(N’+2)-AW(N)的宽度相关。举例而言，图14为图10的局部布局加上导电层CE后沿A-A切线的剖面图。如图14所示，导电层CE与走线AW(N’+2)-AW(N’+5)分别产生寄生电容PC(N’+2)-PC(N’+5)。因为走线AW(N’+2)-AW(N’+5)的宽度大小关系为W1’>W2’>W3’>W4’，故寄生电容PC(N’+2)-PC(N’+5)的电容量大小关系同样为PC(N’+2)>PC(N’+3)>PC(N’+4)>PC(N’+5)。综上所述，位于子区域310U1、310U2之间的间隙310S(或凹陷310N)中的至少部分栅极线的第二部分可包括双层走线结构，导电层覆盖双层走线中的上层走线，且导电层和上层走线之间具有至少一绝缘层，以增加栅极线上的寄生电容，且较佳为至少部分双层走线结构中的上层走线的宽度不同，以调整位于不规则区域310U中的栅极线上的寄生电容，使得每个栅极线的阻抗-电容负载相等或近似。
综上所述，本发明的显示面板具有异形主动区且包含栅极线的电阻及电容补偿功能，使得每个栅极线的阻抗-电容负载相等或近似，以避免显示画面灰阶不正确等问题产生。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种显示面板，其特征在于，所述显示面板具有主动区及周边区，所述主动区的形状为异形，且所述显示面板包含：
基板；
多个像素单元，设置在所述基板上且位于所述主动区中；
多个栅极线，设置在所述基板上，每个所述栅极线耦接至所述多个像素单元中的一个或多个，所述多个栅极线中的第一栅极线耦接的像素单元的个数小于所述多个栅极线中的第二栅极线耦接的像素单元的个数；以及
至少一个冗置薄膜晶体管，设置在所述基板上且耦接至所述第一栅极线。
2.如权利要求1所述的显示面板，其特征在于，所述主动区包含第一子区域和第二子区域，所述第一子区域与所述第二子区域彼此相对且彼此之间具有间隙，且所述至少一个冗置薄膜晶体管设置在所述间隙中。
3.如权利要求2所述的显示面板，其特征在于，所述主动区还包含矩形区域，所述第一子区域与所述第二子区域连接所述矩形区域的一个侧边，且所述第二栅极线位于所述矩形区域中。
4.如权利要求2所述的显示面板，其特征在于，所述第一栅极线包含第一部分、第二部分和第三部分，所述第一部分、所述第二部分与所述第三部分分别位于所述第一子区域、所述间隙与所述第二子区域中，所述第二部分的两端分别耦接所述第一部分与所述第三部分，且所述至少一个冗置薄膜晶体管耦接所述第二部分。
5.如权利要求4所述的显示面板，其特征在于，所述第一栅极线的所述第二部分包含双层走线结构。
6.如权利要求5所述的显示面板，其特征在于，所述双层走线结构包含上层走线和下层走线，所述上层走线设置在所述下层走线上方，且所述上层走线在垂直投影方向上与所述下层走线重叠，其中所述垂直投影方向垂直于所述基板。
7.如权利要求6所述的显示面板，其特征在于，所述多个栅极线中的一第三栅极线包含第一部分、第二部分与第三部分，所述第三栅极线的所述第一部分、所述第二部分与所述第三部分分别位于所述第一子区域、所述间隙与所述第二子区域中，且所述第三栅极线的所述第二部分包含另一双层走线结构，所述另一双层走线结构包含另一上层走线与另一下层走线，所述另一上层走线设置在所述另一下层走线上方，且所述另一上层走线在所述垂直投影方向上与所述另一下层走线重叠；
其中，所述上层走线的宽度与所述另一个上层走线的宽度不同。
8.如权利要求5所述的显示面板，其特征在于，所述显示面板还包含：
导电层，设置在所述双层走线结构上，且所述导电层在垂直投影方向上与所述双层走线结构重叠且彼此间绝缘，其中所述垂直投影方向垂直于所述基板。
9.如权利要求8所述的显示面板，其特征在于，所述导电层为共同电极。
10.如权利要求2所述的显示面板，其特征在于，所述显示面板还包含：
共同电极信号走线，设置在所述主动区的边缘与所述显示面板的边缘之间，所述至少一个冗置薄膜晶体管设置在所述主动区的边缘与所述共同电极信号走线之间。
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