KR101687227B1 - 씨오지 타입 어레이 기판 - Google Patents
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Abstract
본 발명은, 다수의 화소영역을 갖는 표시영역과 이의 주변에 게이트 구동 회로부를 갖는 비표시영역이 정의된 기판과; 상기 기판 상의 표시영역에 서로 교차하여 상기 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과; 상기 각 화소영역에 상기 게이트 및 데이터 배선과 연결되며 형성된 스위칭 박막트랜지스터와; 상기 게이트 구동 회로부에 상기 스위칭 박막트랜지스터와 동일한 구조를 갖는 다수의 구동 박막트랜지스터와; 상기 각 화소영역에 상기 스위칭 박막트랜지스터의 드레인 전극과 접촉하며 형성된 화소전극과; 상기 화소전극 위로 상기 기판 전면에 형성되며 제 1 두께를 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 표시영역 전면에 상기 각 화소영역에 대응하여 일정간격 이격하는 다수의 바(bar) 형태의 제 1 개구를 갖는 공통전극과; 상기 스위칭 영역에 상기 다수의 구동 박막트랜지스터와 연결되며 형성된 다수의 구동 스토리지 커패시터를 포함하며, 상기 다수의 구동 스토리지 커패시터 각각은 상기 화소전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 1 전극과 상기 제 1 보호층과 상기 공통전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 2 전극으로 구성된 것이 특징인 어레이 기판을 제공한다.
Description
본 발명은 액정표시장치용 어레이 기판에 관한 것으로 특히, 게이트 드라이버 구현을 위해 비표시영역에 구비된 구동회로부에 있어서 표시영역의 구동을 원활히 하기 위해 형성되는 다수의 커패시터의 면적을 줄여 구동회로부의 면적을 저감시키는 동시에 면적이 줄어들더라도 커패시터 용량은 종래대비 변동이 없거나 또는 증가시킬 수 있는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 디스플레이 장치의 필요성이 대두되었고, 이에 따라 평판표시장치(flat panel display)에 대한 개발이 활발히 이루어지고 있으며, 특히 액정표시장치(liquid crystal display)가 해상도, 컬러표시, 화질 등에서 우수하여 노트북이나 데스크탑 컴퓨터의 모니터에 활발하게 적용되고 있다.
일반적으로 액정표시장치는 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 그 구조에 대해 설명하면, 도시한 바와 같이, 액정표시장치는 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판(10)과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적(R), 녹(G), 청(B)색의 컬러필터 패턴(26a, 26b, 26c)을 포함하는 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판(10)의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다
이러한 구조를 갖는 액정표시장치에서, 상기 어레이 기판 및 컬러필터 기판과, 이들 두 기판 사이에 개재된 액정층은 액정패널로 정의되며, 액정패널의 외곽에는 이를 구동하기 위한 구동부가 구성된다.
구동부는 여러 가지 제어 신호, 데이터 신호 등을 생성하는 부품들이 실장되는 인쇄회로기판(PCB : printed circuit board)과, 액정패널 및 인쇄회로기판에 연결되고 액정패널의 배선에 신호를 인가하기 위한 구동 집적회로(drive IC)를 포함하는데, 구동 집적회로를 상기 액정패널에 실장(packaging)시키는 방법에 따라, 칩 온 글래스(COG : chip on glass) 방식, 테이프 캐리어 패키지(TCP : tape carrier package) 방식, 칩 온 필름(COF : chip on film) 방식 등으로 나누어진다.
이중 COG 방식은, TCP 방식 및 COF 방식에 비해 구조가 간단하고 액정표시장치에서 액정패널의 표시영역이 차지하는 비율을 높일 수 있기 때문에 최근에 액정표시장치에 널리 적용되고 있다.
도 2는 종래의 액정표시장치용 어레이 기판의 비표시영역에 구비된 게이트 구동 회로부 일부를 도시한 평면도이며, 도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도이다.
상기 게이트 구동집적회로부에는 다수의 클럭신호 배선과 Vss, Vdd 및 Vst를 인가하기 위한 구동 배선과 이들 구동 배선과 선택적으로 연결된 다수의 구동 박막트랜지스터 및 표시영역 내의 게이트 배선으로 원활한 스캔신호를 안정적으로 인가하기 위해 제 1, 2, 3 구동 스토리지 커패시터가 구비되고 있다.
이때, 이러한 제 1, 2, 3 구동 스토리지 커패시터 각각은 표시영역에 구비된 게이트 전극 및 게이트 배선이 형성된 층에 상기 게이트 전극 및 배선을 형성한 동일한 금속물질로 이루어진 구동 스토리지 커패시터 제 1 전극과, 유전체층을 이루는 층간절연막과, 표시영역에 구비된 데이터 배선을 이루는 동일한 금속물질로 각각 구동 스토리지 커패시터 제 2 전극으로 구성되고 있다.
이때, 상기 층간절연막은 기생용량의 영향에 따른 로드 증가 및 소비전력 상승의 문제로 인해 통상 무기절연물질로서 5000Å 이상의 두께로 형성되고 있으며, 따라서 상기 이러한 제 1, 2, 3 구동 스토리지 커패시터 각각은 층간절연막을 유전체층으로 이용하고 있으므로 원활하고 안정적인 스캔신호 공급을 위한 커패시터 용량 확보를 위해 특정 면적 이상으로 형성되고 있다.
한편, 고해상도 모델 개발에 있어 어레이 기판의 비표시영역에 구성되는 게이트 구동 회로부(GDA)의 면적 축소는 불가피하다. 이에 따라 상기 게이트 구동 회로부(GDA) 내부에 각 배선의 이격거리의 마진을 최소로 함은 물론, 채널 형성부 또한 소자 신뢰성을 확보할 수 있는 최소한의 수준으로 설계되고 있지만, 하지만 안정적이 스캔 신호 출력을 위해서는 상기 제 1, 2, 3 구동 스토리지 커패시터는 일정 수준 이상의 면적을 갖도록 형성할 수 밖에 없으며, 이로 인해 구동 회로부(GDA) 축소에 있어 한계를 가진다.
본 발명은 게이트 구동회로부에 구비되는 제 1, 2, 3 구동 스토리지 커패시터의 용량 저감없이 그 면적을 줄일 수 있는 COG 타입의 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 어레이 기판은, 다수의 화소영역을 갖는 표시영역과 이의 주변에 게이트 구동 회로부를 갖는 비표시영역이 정의된 기판과; 상기 기판 상의 표시영역에 서로 교차하여 상기 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과; 상기 각 화소영역에 상기 게이트 및 데이터 배선과 연결되며 형성된 스위칭 박막트랜지스터와; 상기 게이트 구동 회로부에 상기 스위칭 박막트랜지스터와 동일한 구조를 갖는 다수의 구동 박막트랜지스터와; 상기 각 화소영역에 상기 스위칭 박막트랜지스터의 드레인 전극과 접촉하며 형성된 화소전극과; 상기 화소전극 위로 상기 기판 전면에 형성되며 제 1 두께를 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 표시영역 전면에 상기 각 화소영역에 대응하여 일정간격 이격하는 다수의 바(bar) 형태의 제 1 개구를 갖는 공통전극과; 상기 스위칭 영역에 상기 다수의 구동 박막트랜지스터와 연결되며 형성된 다수의 구동 스토리지 커패시터를 포함하며, 상기 다수의 구동 스토리지 커패시터 각각은 상기 화소전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 1 전극과 상기 제 1 보호층과 상기 공통전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 2 전극으로 구성된 것이 특징이다.
이때, 상기 제 1 두께는 1000Å 내지 2000Å인 것이 특징이다.
상기 스위칭 및 구동 박막트랜지스터를 덮으며 상기 기판 전면에 상기 스위칭 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층이 형성되며, 상기 화소전극과 상기 다수의 구동 스토리지 커패시터 각각의 제 1 전극은 상기 제 2 보호층 상에 형성되며, 상기 화소전극은 상기 드레인 콘택홀을 통해 상기 스위칭 박막트랜지스터의 드레인 전극과 접촉하는 것이 특징이다.
상기 제 1 보호층은 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 것이 특징이다.
또한, 상기 스위칭 및 구동 박막트랜지스터는 각각 순차 적층된 형태의 반도체층과 게이트 절연막과 게이트 전극과 상기 반도체층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막과 상기 반도체층 콘택홀을 통해 상기 반도체층과 접촉하며 서로 이격하는 소스 및 드레인 전극으로 이루어진 것이 특징이다. 이때, 상기 반도체층은 순수 폴리실리콘의 제 1 영역과, 상기 제 1 영역 양측으로 불순물이 도핑된 폴리실리콘의 제 2 영역으로 이루어지며, 상기 제 1 영역에 대응하여 상기 게이트 전극이 형성되며, 상기 반도체층 콘택홀을 상기 제 2 영역을 노출시키는 것이 특징이다.
또한, 상기 다수의 구동 박막트랜지스터 각각은 이들 각각 구동 박막트랜지스터를 이루는 게이트 전극과 소스 전극 및 드레인 전극이 선택적으로 접촉하여 연결되거나 또는 다수의 보조배선을 개재하여 연결되거나, 상기 다수의 구동 스토리지 커패시터를 통해 전기적으로 연결된 것이 특징이며, 이때, 상기 다수의 구동 박막트랜지스터 중 어느 하나는 상기 게이트 배선과 연결된 것이 특징이다.
또한, 상기 비표시영역에는 상기 다수의 구동 박막트랜지스터의 일전극과 연결되는 다수의 구동 신호배선이 구비된 것이 특징이다.
또한, 상기 다수의 보조배선은 상기 층간절연막 또는 상기 게이트 절연막 상부에 형성되며, 상기 층간절연막과 상기 게이트 절연막에는 상기 다수의 구동 박막트랜지스터의 일 전극을 노출시키는 다수의 콘택홀이 구비되며, 상기 다수의 콘택홀을 통해 상기 다수의 보조배선이 상기 다수의 구동 박막트랜지스터의 각 전극과 전기적으로 연결되는 것이 특징이다.
또한, 상기 공통전극은 상기 스위칭 박막트랜지스터에 대응하여 제 2 개구가 구비된 것이 특징이다.
본 발명에 따른 COG 방식 액정표시장치용 어레이 기판은, 화소전극과 공통전극 사이에 위치하는 1000Å 내지 2000Å 정도의 두께를 갖는 절연층을 유전체층으로 하며, 게이트 구동회로부의 제 1, 2, 3, 4 구동 스토리지 커패시터를 형성함으로써 용량 저감없이 그 면적을 줄임으로써 게이트 구동 회로부의 면적을 줄이는 효과가 있다.
비표시영역에 구비되는 게이트 구동 회로부의 면적이 줄이고 이를 대신하여 표시영역을 면적을 넓힘으로서 기판 이용률을 향상시키고 이를 통해 제품 제조 비용을 저감시키며 가격 경쟁력을 향상시키는 효과가 있다.
비표시영역의 베젤폭이 줄어듦으로 표시영역의 크기 변화없이 경량의 컴팩트한 표시장치를 구현하는 효과가 있다.
도 1은 일반적인 액정표시장치에 대한 사시도.
도 2는 종래의 액정표시장치용 어레이 기판의 비표시영역에 구비된 게이트 구동 회로부 일부를 도시한 평면도.
도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도.
도 4는 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부의 일부에 개략적인 평면도.
도 5는 도 4를 절단선 V-V를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 7은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부(GDA) 일부에 대한 간략한 회로도.
도 2는 종래의 액정표시장치용 어레이 기판의 비표시영역에 구비된 게이트 구동 회로부 일부를 도시한 평면도.
도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도.
도 4는 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부의 일부에 개략적인 평면도.
도 5는 도 4를 절단선 V-V를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 7은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부(GDA) 일부에 대한 간략한 회로도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부의 일부에 개략적인 평면도이며, 도 5는 도 4를 절단선 V-V를 따라 절단한 부분에 대한 단면도이며, 도 6은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이며, 도 7은 본 발명의 실시예에 따른 COG타입 액정표시장치용 어레이 기판에 있어 게이트 구동 회로부(GDA) 일부에 대한 간략한 회로도이다.
우선, 구동 회로부(GDA)를 살펴보면, 도시한 바와 같이 제 1 내지 제 4 클럭 신호 전달을 위한 제 1 내지 제 4 클럭신호 배선(CLK1, CLK2, CLK3, CLK4)이 구비되고 있으며, 구동소자 작동을 위한 여러 전압 인가를 위한 다수의 구동배선(Vst, Vss, Vdd)이 구비되고 있으며, 이들 구동배선(Vst, Vss, Vdd)과 연결되며 구동소자인 제 1 내지 제 7 구동용 박막트랜지스터(TFT1 내지 TFT7)가 구비되고 있다.
또한, 상기 제 1 내지 제 7 구동용 박막트랜지스터(TFT1 내지 TFT7) 중 일부와 연결되며 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)가 형성되고 있다.
이때, 상기 제 1 내지 제 7 구동용 박막트랜지스터(TFT1 내지 TFT7)와 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 연결 관계에 대해 조금 더 조금 더 상세히 설명하면, 제 1 구동 박막트랜지스터(TFT1)의 게이트 전극 및 드레인 전극은 Vst배선과 연결되고 있으며, 동시에 상기 제 1 구동 박막트랜지스터(TFT1)의 드레인 전극은 제 5 구동 박막트랜지스터(TFT5)의 게이트 전극과 연결되고 있다.
또한, 상기 제 2 구동 박막트랜지스터(TFT2)는 제 4 클럭신호 배선(CLK4) 및 그 게이트 전극과 연결되고 형성되어 있으며, 상기 제 1 구동 박막트랜지스터(TFT1)의 소스 전극과 상기 제 2 구동 박막트랜지스터(TFT2)의 드레인 전극이 연결되고 있다. 상기 제 2 구동 박막트랜지스터(TFT2)의 드레인 전극은 제 4 구동 스토리지 커패시터(C4)의 제 1 전극과 연결되고 있으며, 그 소스 전극은 상기 제 3 박막트랜지스터의 소스 전극과 제 2 구동 스토리지 커패시터(C2)의 제 1 전극 및 제 3 구동 스토리지 커패시터(C3)의 제 1 전극과 제 6 구동 박막트랜지스터(TFT6)의 게이트 전극과 연결되고 있다.
이때, 상기 제 4 구동 스토리지 커패시터(C4)의 제 2 전극은 그라운드와 접지되고 있다.
또한, 제 3 구동 박막트랜지스터(TFT3)는 그 드레인 전극은 각각 제 5 및 제 7 박막트랜지스터(TFT5, TFT7) 각각의 소스 전극과 제 1 구동 스토리지 커패시터(C1)의 제 1 전극 및 제 2 구동 스토리지 커패시터(C2)의 제 2 전극과 연결되고 있으며, 제 3 구동 박막트랜지스터(TFT3)의 게이트 전극은 상기 제 5 구동 박막트랜지스터(TFT5)의 드레인 전극 및 제 7 구동 박막트랜지스터(TFT7)의 게이트 전극과 연결되고 있으며, 동시에 제 1 구동 스토리지 커패시터(C1)의 제 2 전극과 연결되고 있다.
또한, 제 4 구동 박막트랜지스터(TFT4)는 그 게이트 전극이 제 3 클럭신호 배선(CLK3)과 연결되고 있으며, 그 소스 전극은 상기 제 5 구동 박막트랜지스터(TFT5)의 드레인 전극과 연결되고 있으며, 그 드레인 전극은 상기 제 1 클럭신호 배선(CLK1)과 연결되고 있다.
또한, 제 6 구동 박막트랜지스터(TFT6)는 그 드레인 전극이 제 1 클럭신호 배선(CLK1)과 연결되고 있으며, 그 소스 전극은 제 7 구동 박막트랜지스터(TFT7)의 드레인 전극 및 제 3 구동 스토리지 커패시터(C3)의 제 2 전극과 연결되고 있다.
전술한 구성을 갖는 게이트 구동 회로부(GDA)와 더불어 표시영역에 구비된 하나의 화소영역(P)에는 스위칭 소자로서 스위칭 박막트랜지스터(Tr)가 구비되고 있으며, 상기 스위칭 박막트랜지스터(Tr)의 드레인 전극(146)과 연결되며 화소전극(160)이 구비되고 있으며, 상기 화소전극(160)과 중첩되며 절연층(제 2 보호층(165))을 개재하여 바(bar) 형태의 다수의 제 1 개구(oa1)를 갖는 공통전극(170)이 형성되어 있다.
조금 더 상세히 각 화소영역(P) 및 게이트 구동 회로부(GDA)의 적층 구조에 대해 설명한다.
상기 기판(101)에 있어 상기 표시영역 내의 각 화소영역(P)에는 순수 폴리실리콘으로 이루어지며 그 중앙부는 채널을 이루는 제 1 영역(105a), 그리고 상기 제 1 영역(105a) 양측면으로 고농도의 불순물이 도핑된 제 2 영역(105b)으로 구성된 반도체층(105)이 형성되어 있다. 이때, 상기 반도체층(105)과 상기 기판(101) 사이에는 전면에 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(미도시)이 더욱 구비될 수도 있다. 상기 버퍼층(미도시)은 상기 반도체층(105)의 결정화시 상기 절연기판(101) 내부로부터 나오는 알카리 이온의 방출에 의한 상기 반도체층(105)의 특성 저하를 방지하기 위함이다.
또한, 상기 반도체층(105)을 덮으며 게이트 절연막(110)이 상기 기판(101) 전면에 형성되어 있다. 상기 게이트 절연막(110) 위로는 상기 반도체층(105)의 제 1 영역(105a)에 대응하여 게이트 전극(113)이 형성되어 있다.
또한, 상기 게이트 절연막(110) 위로는 상기 화소영역(P)에 형성된 게이트 전극(113)과 연결되며 일방향으로 연장하며 다수의 게이트 배선(미도시)이 형성되어 있다. 이때, 상기 게이트 전극(120)과 상기 게이트 배선(미도시)은 저저항 특성을 갖는 제 1 금속물질 예를 들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 가질 수도 있으며, 또는 둘 이상의 금속물질로서 이중층 또는 삼중층 구조를 가질 수도 있다.
또한, 상기 표시영역에 있어서 상기 게이트 전극(120)과 게이트 배선(미도시) 위로 상기 기판(101) 전면에 5000Å 내지 10,000Å 정도의 두께를 갖는 층간절연막(130)이 형성되어 있다. 이때, 상기 각 화소영역(P)에 있어서 상기 층간절연막(130)과 그 하부의 게이트 절연막(110)에는 상기 반도체층의 제 1 영역(105a) 양측면에 위치한 상기 제 2 영역(105b) 각각을 노출시키는 반도체층 콘택홀(135)이 구비되고 있다.
다음, 상기 반도체층 콘택홀(135)을 포함하는 층간절연막(130) 상부에는 상기 표시영역에 있어서 상기 게이트 배선(미도시)과 교차하며 제 2 금속물질 예를 들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi), 크롬(Cr), 티타늄(Ti) 중 어느 하나 또는 둘 이상의 물질로서 이루어진 데이터 배선(140)이 형성되고 있다.
또한, 상기 층간절연막(130) 위로 상기 각 화소영역(P)에는 서로 이격하며 상기 반도체층 콘택홀(135)을 통해 노출된 상기 제 2 영역(105b)과 각각 접촉하며 상기 데이터 배선(140)과 동일한 물질로 이루어진 소스 및 드레인 전극(143, 146)이 형성되어 있다. 이때, 상기 구동영역(DA)에 형성된 상기 소스 및 드레인 전극(143, 146)과, 이들 두 전극(143, 146)과 각각 접촉하는 제 2 영역(105b)을 포함하는 반도체층(105)과, 상기 반도체층(105) 상부에 형성된 게이트 절연막(110) 및 게이트 전극(113)은 스위칭 박막트랜지스터(Tr)를 이룬다.
도면에 있어서는 상기 데이터 배선(140)과 소스 및 드레인 전극(143, 146)은 모두 단일층 구조를 갖는 것을 일례로 보이고 있지만, 이들 구성요소는 이중층 또는 삼중층 구조를 이룰 수도 있다.
한편, 상기 게이트 구동 회로부(GDA)에는 상기 게이트 절연막(110) 위로 다수의 제 1 보조배선(미도시)이 구비되고 있으며, 상기 스위칭 박막트랜지스터(Tr)와 동일한 적층 구조를 가지며 구동소자로서 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)가 구성되고 있으며, 나아가 상기 층간절연막(130) 및 게이트 절연막(110)에는 상기 다수의 제 1 보조배선(미도시) 끝단 또는 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 게이트 전극, 소스 전극 및 드레인 전극에 대응하여 이들 다수의 제 1 보조배선(미도시) 또는 각 전극을 선택적으로 노출시키는 제 1 콘택홀(미도시)이 구비되며, 상기 층간절연막(130) 상부에는 상기 다수의 제 1 콘택홀(미도시)을 통해 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 각 전극을 선택적으로 전기적으로 연결시키는 다수의 제 2 보조배선(미도시)이 구비되고 있다. 이때, 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 각 전극 간 연결 관계는 회로도를 통해 이리 설명하였으므로 구체적인 설명은 생략한다.
다음, 상기 스위칭 박막트랜지스터(Tr) 및 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7) 위로 상기 기판(101) 전면에 제 1 보호층(155)이 형성되어 있다. 이때, 상기 제 1 보호층(155)에는 표시영역에 있어 상기 각 스위칭 박막트랜지스터(Tr)의 드레인 전극(146)을 노출시키는 드레인 콘택홀(157)이 구비되고 있다.
또한, 도면에 나타내지 않았지만, 상기 게이트 구동 회로부(GDA)에 있어서도 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 게이트, 소스 및 드레인 전극에 대응하여 선택적으로 서로 연결되는 전극에 대응하여 이들 전극을 노출시키는 다수의 제 2 콘택홀(미도시)이 형성될 수도 있다.
다음, 상기 제 1 보호층(155) 위로 각 화소영역(P)에는 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로서 상기 제 2 콘택홀을 통해 상기 스위칭 박막트랜지스터(Tr)의 드레인 전극(146)과 접촉하며 화소전극(160)이 형성되어 있다.
또한, 도면에 나타나지 않았지만, 상기 게이트 구동 회로부(GDA)에는 상기 다수의 제 2 콘택홀(미도시)을 통해 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 게이트, 소스 및 드레인 전극 중 다수의 선택적인 두 전극과 접촉하여 이들 두 전극을 전기적으로 연결시키는 다수의 제 3 보조배선(미도시)이 형성되고 있다.
또한, 상기 게이트 구동 회로부(GDA)에는 본 발명에 있어 가장 특징적인 구성으로 상기 제 1 보호층(155) 상부에는 각각 서로 이격하며 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극(162)이 형성되어 있다. 이때, 도면에 나타나지 않았지만, 상기 제 1 구동 스토리지 커패시터(C1)의 제 1 전극(162)과 제 3 구동 박막트랜지스터(TFT3)의 드레인 전극은 서로 전기적으로 연결되고 있으며, 상기 제 2 및 제 3 구동 스토리지 커패시터(C2, C3) 각각의 제 1 전극은 제 2 구동 박막트랜지스터(TFT2)의 소스 전극과 전기적으로 연결되고 있으며, 상기 4 구동 스토리지 커패시터(C4)의 제 1 전극은 상기 제 1 구동 박막트랜지스터(TFT1)의 소스 전극과 전기적으로 연결되고 있다.
이때, 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 각 제 1 전극과 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 게이트, 소스 및 드레인 전극간의 전기적 연결은 상기 제 1 보호층(155) 내에 구비된 다수의 제 2 콘택홀(미도시)을 통해 직접 접촉하여 형성됨으로써 이루어지거나, 또는 상기 제 1 보호층(155)에 구비된 다수의 제 3 보조배선(미도시)을 통해 이루어지고 있는 것이 특징이다.
다음, 상기 화소전극(160)과 다수의 제 3 보조배선(미도시)과 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로서 1000Å 내지 2000Å 정도의 두께를 가지며 상기 기판(101) 전면에 제 2 보호층(165)이 형성되어 있다. 이때, 상기 제 2 보호층(165)에는 특히 상기 제 1 보호층(155) 상부에 형성된 다수의 제 3 보조배선(미도시) 또는 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 일 전극을 노출시키는 다수의 제 3 콘택홀(미도시)이 더욱 구비될 수 있다.
다음, 상기 제 2 보호층(165) 위로 상기 표시영역에는 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로서 각 화소영역(P)에 대응하여 일정간격 이격하는 바(bar) 형태의 다수의 제 1 개구(oa1)를 갖는 공통전극(170)이 형성되어 있다. 이때, 각 화소영역(P)에 있어서는 서로 중첩하는 상기 화소전극(160)과 상기 공통전극(170)이 스토리지 커패시터를 이루는 것이 특징이다.
한편, 상기 공통전극(170)에는 상기 각 화소영역(P)에 구비된 다수의 제 1 개구(oa1) 이외에 각 화소영역(P) 내에 구비된 상기 스위칭 박막트랜지스터(Tr)에 대응하여 이를 노출시키는 제 2 개구(oa2)가 더욱 구비될 수도 있다. 도면에 있어서는 제 2 개구(oa2)가 형성된 것을 도시하였다.
한편, 상기 구동 게이트 회로부에는 상기 제 2 보호층(165) 위로 상기 공통전극(170)을 이루는 동일한 물질로 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극 각각에 대응하여 제 2 전극(172)이 형성되어 있다. 따라서, 서로 중첩하는 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극(162)과 상기 제 2 보호층(165)과 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 2 전극(172)은 각각 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)를 이룬다.
이때, 상기 제 1 구동 스토리지 커패시터(C1)의 제 2 전극(172)은 제 7 구동 박막트랜지스터(TFT7)의 게이트 전극과 전기적으로 연결되며, 상기 제 2 구동 스토리지 커패시터(C2)의 제 2 전극은 상기 제 3 구동 박막트랜지스터(TFT3)의 드레인 전극과 전기적으로 연결되며, 상기 제 3 구동 스토리지 커패시터(C3)의 제 2 전극은 제 6 구동 박막트랜지스터(TFT6)의 소스 전극과 전기적으로 연결되어 있다.
이때, 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 각 제 2 전극(162)과 상기 제 1 내지 제 7 구동 박막트랜지스터(TFT1 내지 TFT7)의 게이트, 소스 및 드레인 전극간의 전기적 연결은 상기 제 2 보호층(165) 내에 구비된 다수의 제 3 콘택홀(미도시)을 통해 직접 접촉하여 형성됨으로써 이루어지거나, 또는 상기 제 2 보호층(165)에 구비된 다수의 제 3 보조배선(미도시)을 통해 이루어지고 있는 것이 특징이다.
이러한 구성을 갖는 본 발명의 실시예에 따른 COG 타입 액정표시자치용 어레이 기판(101)은 구동 회로부(GDA)에 구비된 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)는 제 1 및 제 2 전극(162, 172) 사이에 개재된 유전체층으로 1000Å 내지 2000Å 정도의 두께를 가지며 상기 표시영역의 화소전극(160)과 공통전극(170) 사이에 개재되는 상기 제 2 보호층(165)을 이용함으로써 종래의 5000Å 내지 1000Å 정도의 두께를 갖는 층간절연막(도 3의 60)을 유전체층으로 한 구동 스토리지 커패시터(도 3의 C1) 대비 2.5 배 내지 5배 정도의 커패시터 용량이 향상될 수 있다.
따라서, 종래의 구동 스토리지 커패시터와 동일한 용량을 갖도록 설계하는 경우 종래의 구동 스토리지 커패시터의 면적 대비 1/5 내지 2/5 정도의 면적을 갖도록 형성될 수 있으므로 구동 스토리지 커패시터의 면적을 저감시킬 수 있다. 그러므로 게이트 구동 회로부(GDA)의 면적을 줄임으로서 최종적으로 비표시영역의 면적을 줄일 수 있으므로 베젤폭이 저감되어 컴팩트한 COG타입 액정표시장치를 구현할 수 있는 것이 특징이다.
한편, 본 발명의 실시예에 따른 변형예로서 도면에 나타내지 않았지만, 상기 제 1 보호층(155)은 생략될 수도 있다. 이 경우, 상기 화소전극(160)과 다수의 제 2 보조배선은 상기 층간절연막(130) 상에 형성되며, 이때, 상기 각 화소전극(160)은 상기 스위칭 박막트랜지스터(Tr)의 드레인 전극(146)의 일끝단과 드레인 콘택홀없이 직접 접촉하며 형성되는 것이 특징이다.
이때, 상기 게이트 구동 회로부(GDA)에 있어서도 상기 제 1 보호층(155)이 생략됨으로써 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극(162)은 각각 상기 층간절연막(130) 상에 형성되며, 1000Å 내지 2000Å 정도의 두께를 갖는 제 2 보호층이 상기 기판(101) 전면에 형성되며 이의 상부에 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 1 전극(162)에 대응하여 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 제 2 전극(172)이 형성되므로 이러한 경우도 실시예와 마찬가지로 상기 제 1 내지 제 4 구동 스토리지 커패시터(C1, C2, C3, C4)의 용량이 종래대비 2.5배 내지 5배 증가하므로 그 면적은 종래대비 2/5 내지 1/5로 줄일 수 있는 것이 특징이다.
한편, 본 발명은 상기 전술한 실시예 및 그 변형예에 한정되지 않고 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
101 : 기판
110 : 게이트 절연막
130 : 층간절연막
155 : 제 1 보호층
162 : 제 1 구동 스토리지 커패시터의 제 1 전극
165 : 제 2 보호층
172 : 제 1 구동 스토리지 커패시터의 제 2 전극
110 : 게이트 절연막
130 : 층간절연막
155 : 제 1 보호층
162 : 제 1 구동 스토리지 커패시터의 제 1 전극
165 : 제 2 보호층
172 : 제 1 구동 스토리지 커패시터의 제 2 전극
Claims (11)
- 다수의 화소영역을 갖는 표시영역과 이의 주변에 게이트 구동 회로부를 갖는 비표시영역이 정의된 기판과;
상기 기판 상의 표시영역에 서로 교차하여 상기 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과;
상기 각 화소영역에 상기 게이트 및 데이터 배선과 연결되며 형성된 스위칭 박막트랜지스터와;
상기 게이트 구동 회로부에 상기 스위칭 박막트랜지스터와 동일한 구조를 갖는 다수의 구동 박막트랜지스터와;
상기 각 화소영역에 상기 스위칭 박막트랜지스터의 드레인 전극과 접촉하며 형성된 화소전극과;
상기 화소전극 위로 상기 기판 전면에 형성되며 제 1 두께를 가지며 형성된 제 1 보호층과;
상기 제 1 보호층 위로 상기 표시영역 전면에 상기 각 화소영역에 대응하여 일정간격 이격하는 다수의 바(bar) 형태의 제 1 개구를 갖는 공통전극과;
상기 게이트 구동 회로부에 상기 다수의 구동 박막트랜지스터와 연결되며 형성된 다수의 구동 스토리지 커패시터
를 포함하며, 상기 다수의 구동 스토리지 커패시터 각각은 상기 화소전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 1 전극과 상기 제 1 보호층과 상기 공통전극이 형성된 동일한 층에 동일한 물질로 이루어진 제 2 전극으로 구성된 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 두께는 1000Å 내지 2000Å인 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 스위칭 및 구동 박막트랜지스터를 덮으며 상기 기판 전면에 상기 스위칭 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층이 형성되며,
상기 화소전극과 상기 다수의 구동 스토리지 커패시터 각각의 제 1 전극은 상기 제 2 보호층 상에 형성되며,
상기 화소전극은 상기 드레인 콘택홀을 통해 상기 스위칭 박막트랜지스터의 드레인 전극과 접촉하는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 보호층은 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 스위칭 및 구동 박막트랜지스터는 각각 순차 적층된 형태의 반도체층과 게이트 절연막과 게이트 전극과 상기 반도체층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막과 상기 반도체층 콘택홀을 통해 상기 반도체층과 접촉하며 서로 이격하는 소스 및 드레인 전극으로 이루어진 것이 특징인 어레이 기판.
- 제 5 항에 있어서,
상기 반도체층은 순수 폴리실리콘의 제 1 영역과, 상기 제 1 영역 양측으로 불순물이 도핑된 폴리실리콘의 제 2 영역으로 이루어지며, 상기 제 1 영역에 대응하여 상기 게이트 전극이 형성되며, 상기 반도체층 콘택홀을 상기 제 2 영역을 노출시키는 것이 특징인 어레이 기판.
- 제 5 항에 있어서,
상기 다수의 구동 박막트랜지스터 각각은 이들 각각 구동 박막트랜지스터를 이루는 게이트 전극과 소스 전극 및 드레인 전극이 선택적으로 접촉하여 연결되거나 또는 다수의 보조배선을 개재하여 연결되거나, 상기 다수의 구동 스토리지 커패시터를 통해 전기적으로 연결된 것이 특징인 어레이 기판.
- 제 7 항에 있어서,
상기 다수의 구동 박막트랜지스터 중 어느 하나는 상기 게이트 배선과 연결
된 것이 특징인 어레이 기판.
- 제 7 항에 있어서,
상기 비표시영역에는 상기 다수의 구동 박막트랜지스터의 일전극과 연결되는 다수의 구동 신호배선이 구비된 것이 특징인 어레이 기판.
- 제 7 항에 있어서,
상기 다수의 보조배선은 상기 층간절연막 또는 상기 게이트 절연막 상부에 형성되며, 상기 층간절연막과 상기 게이트 절연막에는 상기 다수의 구동 박막트랜지스터의 일 전극을 노출시키는 다수의 콘택홀이 구비되며, 상기 다수의 콘택홀을 통해 상기 다수의 보조배선이 상기 다수의 구동 박막트랜지스터의 각 전극과 전기적으로 연결되는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 공통전극은 상기 스위칭 박막트랜지스터에 대응하여 제 2 개구가 구비된 것이 특징인 어레이 기판.
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| KR1020100037011A KR101687227B1 (ko) | 2010-04-21 | 2010-04-21 | 씨오지 타입 어레이 기판 |
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