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CN110349921A - 一种基板双面封装结构及其制造方法 - Google Patents

一种基板双面封装结构及其制造方法 Download PDF

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CN110349921A
CN110349921A CN201910597969.4A CN201910597969A CN110349921A CN 110349921 A CN110349921 A CN 110349921A CN 201910597969 A CN201910597969 A CN 201910597969A CN 110349921 A CN110349921 A CN 110349921A
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CN
China
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support plate
layer
reverse side
salient point
package substrate
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CN201910597969.4A
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孙鹏
倪寿杰
曹立强
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Shanghai Xianfang Semiconductor Co Ltd
Original Assignee
Shanghai Xianfang Semiconductor Co Ltd
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Publication date
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Abstract

本发明提供了一种基板双面封装结构及其制造方法，双面封装结构包括封装基板、正面器件及正面封装层、第一凸点层、载板、反面器件、第二凸点层、反面塑封层。其中，载板连接在第一凸点层，载板开有一个通孔，反面器件安装在通孔内并连接至封装基板的反面，反面器件的总高度小于第一焊点层和载板的厚度之和，第一凸点层与第二凸点层分别位于载板的上下表面，反面塑封层包覆反面器件、第一凸点层，且填充反面器件、第一焊点层、载板与封装基板之间的间隙。本发明的有益效果：(1)双面基板整体塑封、提升锡球、产品整体可靠性；(2)提升基板双面贴件产品的可行性空间、应用更加广泛；(3)提供一种高效率的系统封装产解决方案。

Description

一种基板双面封装结构及其制造方法
技术领域
本发明涉及一种封装结构，具体涉及一种基板双面封装结构及其制造方法，属于半导体封装技术领域。
背景技术
层叠封装(PoP，Package-on-Package)由上下两层封装叠加而成，底层封装与上层封装之间以及底层封装与母板之间通过焊球阵列实现互连。通常，系统公司分别购买底层封装元件和上层封装元件，并在系统板组装过程中将它们焊接在一起。层叠封装的底层封装一般是基带元件，或应用处理器等，而上层封装可以是存储器等。传统PoP塑封产品，对正面塑封体进行激光开槽再植球，效率较低。传统基板塑封产品，背面器件厚度受限于锡球尺寸，仅适用于SMT贴装的SMD器件。
发明内容
本发明所要解决的技术问题是：传统塑封结构受限于锡球尺寸，对器件高度有限制，且加工制造的效率较低。
为了解决上述技术问题，本发明的第一方面，提供了一种基板双面封装结构，包括：
封装基板；
正面器件及正面封装层，正面器件及正面封装层都设置在封装基板的正面；
第一凸点层，第一凸点层由设置在封装基板反面的若干个第一凸点组成；
载板，载板连接在第一凸点层，载板开有一个通孔；
反面器件，反面器件安装在通孔内并连接至封装基板的反面；反面器件的总高度小于第一凸点层和载板的厚度之和；
第二凸点层，第二凸点层由设置在载板的若干个第二凸点组成；第一凸点层与第二凸点层分别位于载板的第一表面与第二表面；
反面塑封层，反面塑封层包覆反面器件、第一凸点层，且填充反面器件、第一凸点层、载板与封装基板之间的间隙。
在一些实施例中，正面器件包括第一芯片和/或贴片元器件，正面塑封层包覆正面器件且填充正面器件与封装基板间的间隙；反面器件包括第二芯片。
在一些实施例中，反面塑封层的表面与载板的第二表面齐平。
在一些实施例中，反面塑封层的表面超过载板的第二表面。优选地，反面塑封层的表面不超过第二凸点层高度的一半。
在一些实施例中，载板采用有机载板。
在一些实施例中，第一凸点与第二凸点都是锡球。
本发明的第二方面，提供了一种基板双面封装结构的制造方法，包括如下步骤：
(1)提供封装基板与正面器件，正面器件连接在封装基板的正面，然后以第一塑封层对正面器件进行塑封保护；
(2)在封装基板反面设置若干个第一凸点形成第一凸点层；提供带有至少一个通孔的载板，载板覆盖在第一凸点层上；然后在载板上再设置若干个第二凸点形成第二凸点层；
(3)提供反面器件，反面器件位于通孔内并连接至封装基板的反面；
(4)在载板和第一凸点层之间的间隙填充第二塑封层。
以下是基板双面封装结构的制造方法的另一个实施例，包括如下步骤：
(1)提供封装基板与正面器件，正面器件连接在封装基板的正面，然后以第一塑封层对正面器件进行塑封保护；
(2)在封装基板反面设置若干个第一凸点形成第一凸点层；提供带有至少一个通孔的载板，载板覆盖在第一凸点层上；
(3)提供反面器件，反面器件位于通孔内并连接至封装基板的反面；
(4)在载板和第一凸点层之间的间隙填充第二塑封层；
(5)在载板上再设置若干个第二凸点形成第二凸点层。
在一些实施例中，第二塑封层的表面超过载板的第二表面，或者，第二塑封层的表面与载板的第二表面齐平；此处第二表面是指载板远离封装基板的表面。
本发明的有益效果：
(1)双面基板整体塑封、提升锡球、产品整体可靠性；
(2)提升基板双面贴件产品的可行性空间、应用更加广泛；
(3)提供一种高效率的系统封装产解决方案。
附图说明
通过结合附图对于本发明的实施方式进行描述，可以更好地理解本申请，在附图中：
图1是本发明一个较佳实施例中的基板双面封装结构的剖面示意图；
图2至图7是本发明一个较佳实施例中制作基板双面封装结构的流程剖面示意图；
图8是本发明另一个较佳实施例中的基板双面封装结构的剖面示意图；
图9是本发明一个较佳实施例中制作基板双面封装结构的流程图。
具体实施方式
以下将描述本发明的具体实施方式，需要指出的是，在这些实施方式的具体描述过程中，为了进行简明扼要的描述，本说明书不可能对实际的实施方式的所有特征均作详尽的描述。本说明书用具体实施例来描述本申请，并且可以帮助任何熟悉本发明工艺或系统的人员进行实验操作，但不旨在限制其保护范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。“包括”或者“具有”等类似的词语意指出现在“包括”或者“具有”前面的元件或者物件涵盖出现在“包括”或者“具有”后面列举的元件或者物件及其等同元件，并不排除其他元件或者物件。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明涉及一种基板双面塑封结构，可以优化多种塑封产品结构。如：
传统塑封产品基板双面贴件时，背面器件厚度受限于锡球尺寸，本发明中的双面基板塑封结构，可提升锡球面器件纵向空间的需求。
传统POP塑封产品，对正面塑封体进行激光开槽再植球，效率较低，本发明中的双面基板塑封结构，可提供一种高效的正面植球方案，提供一种新型的系统封装解决方案。
实施例1
图1所示为基板双面封装结构的剖面示意图，图2至图7是以上基板双面封装结构的制作过程。基板双面封装结构主要包括封装基板110、正面器件(图中芯片210与SMT器件230)、正面塑封层240、反面器件(图中芯片310)、凸点330、载板340、凸点350以及反面塑封层等。
封装基板110为普通封装基板，如亚克力、PCB、玻璃等封装基板。在本发明的一个实施例中封装基板为多层板，其内和/或表面设置有重新布局布线线路，上下表面的对应位置分别设置有焊盘。芯片210与SMT器件230安装在封装基板110的正面。
芯片210可以为处理器、存储器、SOC等各类功能芯片，芯片210通过其触点211安装至封装基板110的对应位置，并与封装基板110实现电气连接。同时，通过加固材料层220将芯片210牢牢固定在封装基板110的正面。
SMT器件230贴合安装在封装基板110的正面。SMT器件是组成电子产品的基础，SMT器件230可包括但不限于电阻、电容、排阻、排容、电感、二极管、三极管、IC脚座、保险丝等。
正面塑封层240完全覆盖芯片210、触点211、加固材料层220、SMT器件230，并填充它们之间的间隙，如图3所示。
以上为封装基板110的正面布局，大多为常规技术选择，不是本发明的重点，不再过多展开阐述。以下详细阐述封装基板110的反面布局。
封装基板110的反面安装有凸点330、载板340、凸点350、芯片310等，然后采用塑封层将它们塑封保护。
凸点330和凸点350采用锡球，提供电气互连和信息互通。凸点330设置在封装基板110的反面并直接与封装基板110表面连接。在图4中，若干个凸点330围成两个方形，即一个“回”字形。在图6中，若干个凸点350同样围成两个方形，也是一个“回”字形。在本实施例中，凸点330和凸点350一一对应，它们作为电源连接或信号连接。优选地，凸点330和凸点350的尺寸范围是0.1～1毫米，形状可以是但不限于球形，以锡为主要成分的合金或者铜等其他导电材料制成。
载板340设于凸点330和凸点350之间，主要作用是增加高度。载板340可以与封装基板110的材料相同，如亚克力、PCB、玻璃等。载板340的内部和表面设置有重新布局布线线路，以供电流通过。根据芯片310的布置位置，在载板340开设有通孔341(贯穿载板340的上下表面)。载板340的存在，使封装基板110的反面可以安装更高的器件，只需保证其总高度小于一层载板340和一层凸点330的总高度即可。
在通孔341中安装芯片310，依靠加固材料层320固定在封装基板110的表面。芯片310依靠引线311与封装基板110实现电气互连和信息互通，即采用了“引线键合”方式。引线键合是一种使用细金属线，利用热、压力、超声波能量为使金属引线与基板焊盘紧密焊合，实现芯片与基板间的电气互连和芯片间的信息互通。在理想控制条件下，引线和基板间会发生电子共享或原子的相互扩散，从而使两种金属间实现原子量级上的键合。
封装基板110正反面采用了不同的芯片安装方式，这只是为了表述的多样性。正反面完全可以采用同一种芯片安装方式，也可以不使用芯片，而安装其他器件。在封装基板110的反面，只要保证这些器件的总高度小于一层载板340和一层凸点330的总高度即可。
反面塑封层(图7中反面塑封层361或图8中反面塑封层362)完全覆盖芯片310、引线311、加固材料层320、凸点330等，并填充它们之间的间隙以及它们与载板340之间的间隙。反面塑封层的高度可以有以下两种不同方式。在图7中，反面塑封层361的高度超过载板340的上表面342，即反面塑封层361完全覆盖载板340，并包围凸点350下部，但不能超过凸点350高度的一半。另一种方式见图8中所示，反面塑封层362的高度与载板340的上表面342齐平，即反面塑封层362未完全覆盖载板340。
下面以图7中所示方式，结合图2至图7以及图9来详细描述形成该种基板双面封装结构的过程。其中，图2至图7是制作此种基板双面封装结构的过程剖面示意图。图9是制作此种基板双面封装结构的流程图。
第一步：基板正面贴装芯片、SMT器件等，如图9中步骤401，见图2所示。具体操作步骤为：在封装基板110的正面安装芯片210，芯片210通过其触点211安装至封装基板110的对应位置，并与封装基板110实现电气连接。加固材料层220将芯片210牢固安装在封装基板110的正面，加固材料层220可以是粘接层、粘接胶、导电胶水、非导电胶水、DAF等多种形式。安装芯片210后，在封装基板110的正面空白处贴装SMT器件230。
第二步：基板正面塑封，如图9中步骤402，见图3所示。具体操作步骤为：正面塑封层240完全覆盖芯片210、触点211、加固材料层220、SMT器件230，并填充它们之间的间隙。
第三步：基板背面贴装“回”字形有机载板，该有机载板通过锡球焊接在基板背面，如图9中步骤403，见图4所示。具体操作步骤为：在封装基板110反面设置两圈凸点330(锡球)，形成“回”字形，然后把“回”字形有机载板340安装在凸点330上。或者，先在“回”字形有机载板340表面设置两圈凸点330(锡球)，然后把它们安装在封装基板110。载板340提前开设有一个通孔341，用于容纳安装在封装基板110表面的芯片。
第四步：基板背面贴装芯片，并完成芯片与基板之间的电气互联，如图9中步骤404，见图5所示。具体操作步骤为：在通孔341中安装芯片310，依靠加固材料层320固定在封装基板110的表面，加固材料层320可以是粘接层、粘接胶、导电胶水、非导电胶水、DAF等多种形式。芯片310依靠引线311与封装基板110实现电气互连和信息互通。特别地，要求芯片310的高度不能超过载板340的上表面。相比单层的锡球，本发明对于安装在此位置的芯片或者其他器件的高度宽容度较高。
第五步：“回”字形有机载板上植锡球，如图9中步骤405，见图6所示。具体操作步骤为：在载板340的上表面安装凸点350(锡球)。优选地，载板340上下表面的锡球一一对应，实现电源连接和信号连接，且锡球数量较多，这样的冗余设计可以大大增强连接的可靠性。
第六步：基板背面塑封，如图9中步骤406，见图7所示。具体操作步骤为：以塑封材料361对封装基板110的反面进行塑封，完全覆盖芯片310、引线311、加固材料层320、凸点330等，并填充它们之间的间隙以及它们与载板340之间的间隙。在图7中，反面塑封层361的高度超过载板340的上表面342，即反面塑封层361完全覆盖载板340，并包围凸点350下部，但不能超过凸点350高度的一半。
实施例2
本实施例的基本步骤同实施例1，最终形成的封装结构见图8。本实施例中，在最后一步以塑封材料对封装基板110的反面进行塑封时，塑封材料层362的表面高度与载板上表面342齐平，这样载板上表面342的锡球完全裸露。
实施例3
本实施例是实施例2的一个变形。在本实施例中，完成图5所示的工艺后，先用塑封材料层362填充保护，并使塑封材料层362的表面高度与载板上表面342齐平；然后在载板340上种锡球，最终得到的塑封结构同图8中所示。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种基板双面封装结构，其特征在于，包括：
封装基板；
正面器件及正面封装层，所述正面器件及所述正面封装层都设置在所述封装基板的正面；
第一凸点层，所述第一凸点层由设置在所述封装基板反面的若干个第一凸点组成；
载板，所述载板连接在所述第一凸点层，所述载板开有一个通孔；
反面器件，所述反面器件安装在所述通孔内并连接至所述封装基板的反面；所述反面器件的最大高度小于所述第一凸点层和所述载板的厚度之和；
第二凸点层，所述第二凸点层由设置在所述载板的若干个第二凸点组成；所述第一凸点层与所述第二凸点层分别位于所述载板的第一表面与第二表面；
反面塑封层，所述反面塑封层包覆所述反面器件、所述第一凸点层，且填充所述所述反面器件、所述第一凸点层、所述载板与所述封装基板之间的间隙。
2.根据权利要求1所述的基板双面封装结构，其特征在于，所述正面器件包括第一芯片和/或贴片元器件，所述正面塑封层包覆所述正面器件且填充所述正面器件与所述封装基板间的间隙；所述反面器件包括第二芯片。
3.根据权利要求1所述的基板双面封装结构，其特征在于，所述反面塑封层的表面与所述载板的第二表面齐平。
4.根据权利要求1所述的基板双面封装结构，其特征在于，所述反面塑封层的表面超过所述载板的第二表面。
5.根据权利要求4所述的基板双面封装结构，其特征在于，所述反面塑封层的表面不超过所述第二凸点层高度的一半。
6.根据权利要求1所述的基板双面封装结构，其特征在于，所述载板采用有机载板。
7.根据权利要求1所述的基板双面封装结构，其特征在于，所述第一凸点与所述第二凸点都是锡球。
8.一种基板双面封装结构的制造方法，其特征在于，包括如下步骤：
(1)提供封装基板与正面器件，所述正面器件连接在所述封装基板的正面，然后以第一塑封层对所述正面器件进行塑封保护；
(2)在所述封装基板反面设置若干个第一凸点形成第一凸点层；提供带有至少一个通孔的载板，所述载板覆盖在所述第一凸点层上；然后在所述载板上再设置若干个第二凸点形成第二凸点层；
(3)提供反面器件，所述反面器件位于所述通孔内并连接至所述封装基板的反面；
(4)在所述载板和第一凸点层之间的间隙填充第二塑封层。
9.一种基板双面封装结构的制造方法，其特征在于，包括如下步骤：
(1)提供封装基板与正面器件，所述正面器件连接在所述封装基板的正面，然后以第一塑封层对所述正面器件进行塑封保护；
(2)在所述封装基板反面设置若干个第一凸点形成第一凸点层；提供带有至少一个通孔的载板，所述载板覆盖在所述第一凸点层上；
(3)提供反面器件，所述反面器件位于所述通孔内并连接至所述封装基板的反面；
(4)在所述载板和第一凸点层之间的间隙填充第二塑封层；
(5)在所述载板上再设置若干个第二凸点形成第二凸点层。
10.根据权利要求8或9所述的基板双面封装结构的制造方法，其特征在于，所述第二塑封层的表面超过所述载板的第二表面，或者，所述第二塑封层的表面与所述载板的第二表面齐平，所述第二表面是指所述载板远离所述封装基板的表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114340203A (zh) * 2021-12-31 2022-04-12 展讯通信（上海）有限公司 双面系统级封装结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017142A (zh) * 2008-05-09 2011-04-13 国立大学法人九州工业大学 三维安装半导体装置及其制造方法
CN103311207A (zh) * 2013-05-29 2013-09-18 华为技术有限公司 堆叠式封装结构
CN104425465A (zh) * 2013-08-28 2015-03-18 三星电机株式会社 电子组件模块和制造该电子组件模块的方法
CN206650056U (zh) * 2017-03-14 2017-11-17 兴讯科技股份有限公司 双面载放零件的电子芯片模块
CN107749411A (zh) * 2017-09-25 2018-03-02 江苏长电科技股份有限公司 双面SiP的三维封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017142A (zh) * 2008-05-09 2011-04-13 国立大学法人九州工业大学 三维安装半导体装置及其制造方法
CN103311207A (zh) * 2013-05-29 2013-09-18 华为技术有限公司 堆叠式封装结构
CN104425465A (zh) * 2013-08-28 2015-03-18 三星电机株式会社 电子组件模块和制造该电子组件模块的方法
CN206650056U (zh) * 2017-03-14 2017-11-17 兴讯科技股份有限公司 双面载放零件的电子芯片模块
CN107749411A (zh) * 2017-09-25 2018-03-02 江苏长电科技股份有限公司 双面SiP的三维封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114340203A (zh) * 2021-12-31 2022-04-12 展讯通信（上海）有限公司 双面系统级封装结构及其制备方法
WO2023125368A1 (zh) * 2021-12-31 2023-07-06 展讯通信（上海）有限公司 双面系统级封装结构及其制备方法

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