CN110212022A - 一种沟槽结构结势垒肖特基二极管 - Google Patents
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Abstract
本发明涉及一种沟槽结构结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N‑外延层、N+衬底层和阴极电极层，其中，在N‑外延层的上表面开设有多个沟槽结构，在沟槽结构的内部形成有P型离子注入区；相邻沟槽结构的间距从N‑外延层的上表面中心至边缘减小，且多个P型离子注入区的形状尺寸均相同。本发明的沟槽结构结势垒肖特基二极管相邻沟槽结构的间距从中心至边缘呈减小趋势，从而在保证反向漏电流的前提下，改善了器件正向工作时的导通电阻特性，提高了器件的性能和可靠性。
Description
技术领域
本发明属于电子元器件技术领域，具体涉及一种沟槽结构结势垒肖特基二极管。
背景技术
肖特基势垒二极管是利用金属与半导体之间的接触势垒进行工作的器件，适合在低压和大电流输出场合用作高频整流、检波和混频，在高速逻辑电路中用作箝位。结势垒肖特基二极管(Juction barrier Schottky，JBS)是在普通肖特基二极管的漂移区集成了多个PN结栅的器件。在功率电子领域中，JBS二极管已被广泛应用，其具有良好正向导通特性和反向漏电流小等特点。相比于JBS二极管，沟槽型结势垒肖特基二极管(TrenchedJuction barrier Schottky，TJBS)由于减小了肖特基接触区的电场，因此二极管漏电流明显减小。
在现有的TJBS二极管结构中，不同位置处肖特基接触面积的大小是相同的。然而，由于TJBS芯片不同位置所接触的封装面积不同，导致TJBS芯片不同位置处的散热条件不同，导致TJBS芯片中心温度大于芯片周围温度。这个温度差会导致TJBS芯片不同位置载流子迁移率不同，电流分布不均匀，出现局部电迁移的现象，从而影响TJBS二极管的器件可靠性。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种沟槽结构结势垒肖特基二极管。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种沟槽结构结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N-外延层、N+衬底层和阴极电极层，其中，
在所述N-外延层的上表面开设有多个沟槽结构，在所述沟槽结构的内部形成有P型离子注入区；
相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘呈减小趋势，且多个所述P型离子注入区的形状尺寸均相同。
在本发明的一个实施例中，多个所述沟槽结构均为同心的环形结构。
在本发明的一个实施例中，多个所述沟槽结构均为矩形，且在所述N-外延层的上表面分布成阵列结构。
在本发明的一个实施例中，相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘以连续方式减小。
在本发明的一个实施例中，相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘以阶梯方式减小。
在本发明的一个实施例中，所述N-外延层与所述阳极电极层之间形成第一肖特基接触区，每个所述P型离子注入区与所述阳极电极层之间形成第二肖特基接触区。
在本发明的一个实施例中，在所述沟槽结构的底部和内壁上均形成有所述P型离子注入区。
在本发明的一个实施例中，所述多个沟槽结构的槽深均相同。
在本发明的一个实施例中，相邻所述沟槽结构的间距大于等于3μm。
与现有技术相比，本发明的有益效果在于：
本发明的沟槽结构结势垒肖特基二极管，通过使相邻沟槽结构的间距从器件中心至边缘呈减小趋势，增大了器件中心位置处肖特基接触区的面积，减小了器件边缘位置处肖特基接触区的面积，从而在保证反向漏电流和正向导通电阻没有退化的前提下，减小了器件中心处和边缘处的温度差，有效抑制了局部电迁移现象的发生，提高器件的可靠性。
附图说明
图1是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的结构示意图；
图2是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的尺寸标注图；
图3是本发明实施例提供的另一种沟槽结构结势垒肖特基二极管的尺寸标注图；
图4是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的沟槽结构尺寸标注图；
图5是本发明实施例提供的一种示出了P型离子注入区分布情况的俯视示意图；
图6是本发明实施例提供的另一种示出了P型离子注入区分布情况的俯视示意图；
图7a-图7f是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的制备过程示意图。
附图标记如下：
1-阳极电极层；2-隔离介质层；3-N-外延层；4-N+衬底层；5-阴极电极层；6-沟槽结构；7-P型离子注入区；8第一肖特基接触区；9-第二肖特基接触区；10-欧姆接触区。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的沟槽结构结势垒肖特基二极管进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1，图1是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的结构示意图。该沟槽结构结势垒肖特基二极管自上而下依次包括阳极电极层1、隔离介质层2、N-外延层3、N+衬底层4和阴极电极层5，其中，在N-外延层3的上表面刻蚀有多个沟槽结构6，在沟槽结构的内部形成有P型离子注入区7。
隔离介质层2环绕在N-外延层3上表面的边缘四周，多个沟槽结构6均开设在N-外延层3位于隔离介质层2内侧的表面上。请参见图4，图4是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的沟槽结构尺寸标注图。在本实施例中，每个沟槽结构6的形状和尺寸均相等，其中，宽度m1≤6.2μm；深度D1≤2.5μm。在本实施例中，隔离介质层2由SiO2材料制成，厚度在200-500nm范围内。阳极电极层1设置在N-外延层3上表面未被隔离介质层2覆盖的区域以及隔离介质层2的上表面，并且覆盖在P型离子注入区7的表面上。
进一步地，在本实施例中，N-外延层3与阳极电极层1之间形成第一肖特基接触区8；每个P型离子注入区7与阳极电极层1之间均形成第二肖特基接触区9；而N+衬底层4与阴极电极层5的接触表面之间形成欧姆接触区10。
更进一步地，阳极电极层1由两层金属构成，其中，上层金属为2-5μm的Al或Ag，下层金属为厚度50-100nm的Ti，也就是说，下层金属Ti直接覆盖在N-外延层3和P型离子注入区7上，并在与N-外延层3的交界面形成第一肖特基接触区8，在与P型离子注入区7的交界面形成第二肖特基接触区9。
N-外延层3的厚度及掺杂浓度可以根据器件的导体特性和击穿特性具体进行选择，通常在10-30μm范围内。例如，当要求器件的击穿电压为1200V时，N-外延层3的厚度可选择为10μm。N+衬底层4通常为高掺杂的N型碳化硅衬底。
阴极电极层5同样由两层金属构成，其中，上层金属为厚度50-100nm的金属Ni，下层金属为厚度2-5μm的Ti/Ni/Ag合金，也就是说，上层金属Ni直接与N+衬底层4接触，并在与N+衬底层4的交界面形成欧姆接触区10。
进一步地，相邻沟槽结构6的间距从N-外延层3的上表面中心至边缘逐渐减小，且多个P型离子注入区7的尺寸均相同。
在TJBS器件中，不同位置所接触的封装面积不同，使得TJBS器件不同位置的散热条件不同。由于N型肖特基接触区的面积越大，TJBS器件的电流密度越大，TJBS器件的功率越大，因此发热也越严重。通过减小TJBS器件边缘处相邻沟槽结构6的间距，减小了边缘处第一肖特基接触区8的面积，从而减小了与阳极电极层1形成的肖特基接触区域(包括第一肖特基接触区域和第二肖特基接触区域)的总面积。此外，利用TJBS器件边缘处散热特性好的特点，可以有效降低器件边缘处的温度。
然而，如果单纯减小边缘处的第一肖特基接触区8的面积会导致该TJBS器件的正向特性削弱，因此本实施例的沟槽结构结势垒肖特基二极管相邻沟槽结构6的间距从N-外延层3的上表面中心至边缘逐渐减小，从而使得第一肖特基接触区8的面积从中心至边缘逐渐减小，也就是通过增大中心的第一肖特基接触区8的面积，减小边缘的第一肖特基接触区8的面积，在保证反向漏电流和正向导通电阻没有退化的前提下，减小了TJBS器件的中心和边缘的温度差，有效抑制了局部电迁移现象的发生，从而提高了器件的可靠性。
在本实施例中，请参见图4，所述多个P型离子注入区7的尺寸均相同，即每个多个P型离子注入区7的宽度m2和结深D2均相同。在沟槽结构6的底部和内壁上均形成有P型离子注入区7。在沟槽结构6的内壁上形成的P型离子注入区7的厚度≤0.6μm。
进一步地，请参见图2，图2是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的尺寸标注图。在本实施例中，相邻沟槽结构6的间距从N-外延层3的上表面中心至边缘以连续方式减小。如图所示，第一肖特基接触区8的宽度从左至右依次用WS1、WS2、WS3、WS4、WS5、WS6、WS7、WS8和WS9表示，在本实施例中，第一肖特基接触区8的宽度大小关系为WS1<WS2<WS3<WS4<WS5>WS6>WS7>WS8>WS9。相邻沟槽结构6的间距大于等于3μm。即WS1≥3μm，WS9≥3μm。
本实施例的沟槽结构结势垒肖特基二极管，相邻沟槽结构6的间距，即第一肖特基接触区8的宽度从中心到边缘连续增大，通过增大中心的第一肖特基接触区8的面积，减小边缘的第一肖特基接触区8的面积，在保证反向漏电流和正向导通电阻没有退化的前提下，减小了所述TJBS器件的温度差，有效抑制了局部电迁移现象的发生，从而提高了器件的可靠性。
进一步地，请参见图5，图5是本发明实施例提供的一种示出了P型离子注入区分布情况的俯视示意图。在本实施例中，所述多个沟槽结构6均为同心的环状结构。所述多个沟槽结构6从中间到两边间距逐渐减小，使得位于相邻沟槽结构6之间的第一肖特基接触区8的面积逐渐减小。相应的，每个P型离子注入区7的俯视图也均为同心的环状结构。请参见图6，图6是本发明实施例提供的另一种示出了P型离子注入区的俯视示意图。在其他实施例中，每个沟槽结构6均为矩形形状，且在N-外延层3的上表面分布成矩形阵列。相应的，每个P型离子注入区7的俯视图也均为矩形，分布成矩形阵列。所述多个沟槽结构6从中间到四周间距逐渐减小，使得位于相邻沟槽结构6之间的第一肖特基接触区8的面积逐渐减小。
本实施例的沟槽结构结势垒肖特基二极管，通过增大器件中心位置处的相邻沟槽结构的间距，减小器件边缘位置处的相邻沟槽结构的间距，在保证反向漏电流和正向导通电阻没有退化的前提下，减小了沟槽结构结势垒肖特基二极管的温度差，有效抑制了局部电迁移现象的发生，从而提高器件的可靠性。
实施例二
在上述实施例的基础上，本实施例提供了沟槽结构地另一种分布方式。请参见图3，图3是本发明实施例提供的另一种沟槽结构结势垒肖特基二极管的尺寸标注图。在本实施例中，相邻沟槽结构6的间距从N-外延层3的上表面中心至边缘以阶梯方式减小。如图所示，第一肖特基接触区8的宽度从左至右依次用W1、W2、W3、W4、W5、W6、W7、W8和W9表示，在本实施例中，第一肖特基接触区8的宽度大小关系为W1＝W2<W3＝W4<W5>W6＝W7>W8＝S9，相邻沟槽结构6的间距大于等于3μm。即W1≥3μm，W9≥3μm。
本实施例的沟槽结构结势垒肖特基二极管，相邻沟槽结构6的间距，即第一肖特基接触区8的宽度从中心到边缘阶梯式减小，即可以将器件从中心到边缘分割成若干个区域，在同一区域内，相邻沟槽结构6的间距内，在不同区域内，相邻沟槽结构6的间距通常不同，且越靠近中心处的区域内，相邻沟槽结构6的间距越大。这样，从总体变化趋势来看，相邻沟槽结构6的间距，即第一肖特基接触区8的宽度从中心到边缘逐渐增大，通过增大中心的第一肖特基接触区8的面积，减小边缘的第一肖特基接触区8的面积，在保证反向漏电流和正向导通电阻没有退化的前提下，减小了所述TJBS器件的温度差，有效抑制了局部电迁移现象的发生，从而提高了器件的可靠性。
进一步地，请参见图6，图6是本发明实施例提供的另一种示出了P型离子注入区分布情况的俯视示意图。在本实施例中，多个沟槽结构6均为矩形形状，且在N-外延层3的上表面分布成矩形阵列。相应的，每个P型离子注入区7的俯视图也均为矩形，分布成矩形阵列。所述多个沟槽结构6从中间到四周间距逐渐减小，使得位于相邻沟槽结构6之间的第一肖特基接触区8的面积逐渐减小。
接着，请参见图7a-图7e，图7a-图7e是本发明实施例提供的一种沟槽结构结势垒肖特基二极管的制备过程示意图。本实施例的沟槽结构结势垒肖特基二极管的制备方法具体包括以下步骤：
步骤1：提供N+衬底层4并在N+衬底层4的上表面外延生长N-外延层3。具体地，请参见图7a，选择高掺杂的N型碳化硅衬底片作为N+衬底层4，首先对N+衬底层4进行RCA标准清洗，再在其上表面外延生长厚度为10-30μm的N-外延层3。
步骤2：请参见图7b，通过光刻和刻蚀在N-外延层3的上表面刻蚀沟槽结构6，所述沟槽结构6之间的间距从边缘到中心逐渐增大，在制备时可以通过设计和使用不同尺寸的光罩来刻蚀出具有不同间距的沟槽结构6。具体间距分布情况在上述实施例中已经详细描述，这里不再赘述。
步骤3：在沟槽结构6中形成P型离子注入区。具体地，请参见图7c，首先，淀积2μm的SiO2作为阻挡层；其次，通过离子注入工艺在沟槽结构6中注满P型离子材料；最后，在所述P型离子材料的中部刻蚀出一定尺寸的凹槽，从而形成截面为凹型的P型离子注入区7，所述P型离子注入区7覆盖沟槽结构6的底部和侧壁。
步骤4：在N+衬底层4的下表面形成阴极电极层5，具体地，请参见图7d，在N+衬底层4的下表面通过磁控溅射的方式溅射一层厚度50-100nm的金属Ni，再溅射一层厚度2-5μm的Ti/Ni/Ag合金，形成阴极电极层5，N+衬底层2与阴极电极层5的接触区为欧姆接触区10。
步骤5：在N-外延层3的上表面边缘形成隔离介质层2，具体地，请参见图7e，在N-外延层3上淀积一层厚度为200-500nm的SiO2隔离介质层2，通过光刻掩模腐蚀所述SiO2隔离介质层，形成隔离介质层2，使得所述隔离介质层2环绕在N-外延层3上表面的四周。
步骤6：阳极电极层1。具体地，请参见图7f，在N-外延层3上方通过磁控溅射的方式溅射厚度50-100nm的Ti，再溅射2-5μm的Al或Ag，形成阳极电极层1，其中，下层金属Ti直接覆盖在N-外延层3、SiO2隔离介质层和P型离子注入区7上，并在与N-外延层3的交界面形成第一肖特基接触区8，在与P型离子注入区7的交界面形成第二肖特基接触区9。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种沟槽结构结势垒肖特基二极管，其特征在于，自上而下依次包括阳极电极层(1)、隔离介质层(2)、N-外延层(3)、N+衬底层(4)和阴极电极层(5)，其中，
在所述N-外延层(3)的上表面开设有多个沟槽结构(6)，在所述沟槽结构的内部形成有P型离子注入区(7)；
相邻所述沟槽结构(6)的间距从所述N-外延层(3)的上表面中心至边缘呈减小趋势，且多个所述P型离子注入区(7)的形状尺寸均相同。
2.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，多个所述沟槽结构(6)均为同心的环形结构。
3.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，多个所述沟槽结构(6)均为矩形，并且在所述N-外延层(3)的上表面分布成阵列结构。
4.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，相邻所述沟槽结构(6)的间距从所述N-外延层(3)的上表面中心至边缘以连续方式减小。
5.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，相邻所述沟槽结构(6)的间距从所述N-外延层(3)的上表面中心至边缘以阶梯方式减小。
6.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，
所述N-外延层(3)与所述阳极电极层(1)之间形成第一肖特基接触区(8)，每个所述P型离子注入区(7)与所述阳极电极层(1)之间形成第二肖特基接触区(9)。
7.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，在所述沟槽结构(6)的底部和内壁上均形成有所述P型离子注入区(7)。
8.根据权利要求1所述的沟槽结构结势垒肖特基二极管，其特征在于，
所述多个沟槽结构(6)的槽深均相同。
9.根据权利要求1-8中任一项所述的沟槽结构结势垒肖特基二极管，其特征在于，相邻所述沟槽结构(6)的间距大于等于3μm。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140175457A1 (en) * | 2012-12-20 | 2014-06-26 | Industrial Technology Research Institute | Sic-based trench-type schottky device |
| CN106935661A (zh) * | 2017-01-23 | 2017-07-07 | 西安电子科技大学 | 垂直型肖特基二极管及其制作方法 |
| CN107331616A (zh) * | 2017-06-19 | 2017-11-07 | 中国科学院微电子研究所 | 一种沟槽结势垒肖特基二极管及其制作方法 |
-
2019
- 2019-05-29 CN CN201910459140.8A patent/CN110212022A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140175457A1 (en) * | 2012-12-20 | 2014-06-26 | Industrial Technology Research Institute | Sic-based trench-type schottky device |
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