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CN110176487B - 半导体装置及其制造方法、电力变换装置 - Google Patents

半导体装置及其制造方法、电力变换装置 Download PDF

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Abstract

得到在接通状态下抑制JFET电阻，在断开状态下保护栅极沟槽底部的栅极绝缘膜的半导体装置。具备：第1导电型的第1半导体层；其上层部的第2导电型的第1半导体区域；其上层部的第1导电型的第2半导体区域；栅极沟槽，将第1、2半导体区域沿厚度方向贯通，底面到达第1半导体层内；栅极绝缘膜，覆盖栅极沟槽内壁面；栅极电极，埋入至栅极沟槽内；第2导电型的第2半导体层，在比栅极沟槽底面深的位置沿第1半导体层的厚度方向延伸；第2导电型的第3半导体层，与栅极沟槽的1个侧面以及第1半导体区域底面接触，延伸至比栅极沟槽底面深的位置；以及第1导电型的第4半导体层，在比栅极沟槽底面深的位置夹设在第2与第3半导体层之间。

Description

半导体装置及其制造方法、电力变换装置
技术领域
本发明涉及半导体装置，特别地，涉及具有沟槽栅极的半导体装置。
背景技术
就使用了硅(Si)的沟槽栅极型的半导体装置而言，由于半导体层的雪崩电场强度比栅极绝缘膜的绝缘破坏电场强度低，因此由半导体层的雪崩电场强度决定出半导体装置的耐压。另一方面，SiC(碳化硅)的雪崩电场强度成为Si的大约10倍，因而就使用了碳化硅的半导体装置(碳化硅半导体装置)而言，半导体层(SiC)的雪崩电场强度与栅极绝缘膜的绝缘破坏电场强度相等。并且，就沟槽栅极型的半导体装置而言，由于如果向半导体装置施加电压，则在沟槽下部的角部产生电场集中，因此在碳化硅半导体装置中首先从沟槽角部的栅极绝缘膜产生绝缘破坏。因此，就沟槽栅极型的碳化硅半导体装置而言，由于栅极绝缘膜的电场强度，耐压受到限制。
因此，就现有的沟槽栅极型的碳化硅半导体装置而言，例如在专利文献1中所公开的那样，提出了在n沟道型的情况下，在沟槽下部的漂移层设置被高浓度注入了p型杂质的保护扩散层。另外，就现有的沟槽栅极型的半导体装置而言，如专利文献2所公开的那样，已知设置多个沟槽，在各个沟槽下部设置保护扩散层。通过如上所述在沟槽下部设置保护扩散层，从而能够缓和沟槽角部处的电场集中，使耐压提高。
如上述所示，在沟槽下部设置保护扩散层的情况下，在设置于相邻的沟槽之间的保护扩散层之间的漂移层内形成耗尽层，通过该耗尽层而形成JFET区域(Junction FieldEffect Transistor)。JFET区域作为电阻体而工作，其电阻值由从保护扩散层延展的耗尽层的宽度与沟槽间隔决定。即，随着沟槽间隔变窄(窄间距化)，JFET区域的电阻变大，成为接通电阻增大，使器件特性降低的原因。
针对上述问题，例如就专利文献3所公开的沟槽栅极型的碳化硅半导体装置而言，在沟槽的中央部侧壁形成浮置的p型扩散层，在施加低电压时(接通状态时)沟槽底部的p型扩散层是浮置的，抑制由耗尽层引起的窄缩，抑制JFET电阻。另一方面，提出了以下构造，即，通过在施加高电压时(断开状态时)使在各个p型扩散层之间延展的耗尽层接触，换言之，通过所谓的穿通而设为同电位，对沟槽底部的电场进行缓和。但是，就在上部配置了p型扩散层的构造而言，由于上部的p型扩散层的电位与沟槽底部的p型扩散层的电位存在差异，因此存在以下问题，即，穿通的电位变得过大，沟槽底部的栅极绝缘膜的保护效果变低。另外，在耗尽层到达沟槽的中央部侧壁的p型扩散层之后，到达沟槽底部的p型扩散层，因而有时由于体区域与p型扩散层之间的距离，直至电位被固定为止耗费时间，通断特性等的改善变得不充分。
专利文献1：日本特开2001-267570号公报
专利文献2：日本特开2007-242852号公报
专利文献3：日本特开2005-142243号公报
发明内容
本发明就是为了解决上述这样的问题而提出的，其目的在于提供如下半导体装置，即，针对在栅极沟槽的底部具备用于对栅极绝缘膜进行保护的保护扩散层的沟槽栅极型的半导体装置，在接通状态时能够抑制JFET电阻，在断开状态时能够保护栅极沟槽底部的栅极绝缘膜。
本发明涉及的半导体装置具备：第1导电型的第1半导体层；第2导电型的第1半导体区域，其设置于所述第1半导体层的上层部；第1导电型的第2半导体区域，其设置于所述第1半导体区域的上层部；栅极沟槽，其以将所述第1以及第2半导体区域沿厚度方向贯通的方式设置，其底面到达所述第1半导体层内；栅极绝缘膜，其覆盖所述栅极沟槽的内壁面；栅极电极，其埋入至所述栅极沟槽内；第2导电型的第2半导体层，其在比所述栅极沟槽的底面深的位置，沿所述第1半导体层的厚度方向延伸；第2导电型的第3半导体层，其与所述栅极沟槽的1个侧面以及所述第1半导体区域的底面接触，延伸至比所述栅极沟槽的底面深的位置；以及第1导电型的第4半导体层，其在比所述栅极沟槽的底面深的位置，夹设在所述第2半导体层与所述第3半导体层之间。
发明的效果
根据本发明涉及的半导体装置，在接通状态时作为保护扩散层的第2半导体层的电位是浮置的，在断开状态时作为保护扩散层的第2半导体层的电位被接地，因而能够通过可靠的接地实现通断特性等的改善。另外，在接通状态时能够抑制JFET电阻，在断开状态时能够对栅极沟槽的底部的栅极绝缘膜进行保护。
附图说明
图1是示意性地表示本发明涉及的半导体装置整体的上表面结构的一个例子的俯视图。
图2是表示本发明涉及的实施方式1的半导体装置的结构的剖面图。
图3是对本发明涉及的实施方式1的半导体装置的动作进行说明的图。
图4是对本发明涉及的实施方式1的半导体装置的动作进行说明的图。
图5是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图6是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图7是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图8是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图9是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图10是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图11是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图12是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图13是表示本发明涉及的实施方式1的半导体装置的制造工序的剖面图。
图14是表示本发明涉及的实施方式2的半导体装置的结构的剖面图。
图15是表示本发明涉及的实施方式2的半导体装置的制造工序的剖面图。
图16是表示电力变换系统的结构的框图，在该电力变换系统中应用了本发明涉及的实施方式3的电力变换装置。
标号的说明
1碳化硅半导体衬底，3外延层，4阱区域，5源极区域，6栅极沟槽，12、121阱连接层，13保护扩散层，14分离扩散层。
具体实施方式
＜前言＞
下面，一边参照附图一边对本发明涉及的实施方式进行说明。此外，“MOS”这一术语以前被用作金属/氧化物/半导体的接合构造，采用了Metal-Oxide-Semiconductor的首字母。但是，特别地在具有MOS构造的场效应晶体管(以下，简称为“MOS晶体管”)中，从近年的集成化、制造工艺的改善等观点出发，栅极绝缘膜、栅极电极的材料不断得到改善。
例如在MOS晶体管中，主要从以自对准的方式形成源极、漏极的观点出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的观点出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定为氧化物。
因此，“MOS”这一术语并非必须只限定于采用金属/氧化物/半导体的层叠构造，本说明书也不将那样的限定作为前提。即，鉴于技术常识，这里“MOS”不仅作为源自其语源的缩略语，更广泛地具有还包含导电体/绝缘体/半导体的层叠构造的意义。
另外，在以下的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是其相反的定义。
＜实施方式1＞
＜装置结构＞
图1是示意性地表示本发明涉及的半导体装置整体的上表面结构的一个例子的俯视图。如图1所示，在四边形状的外形的中央部设置有有源区域30，在该有源区域30配置有多个被称为“单位单元(unit cell)”的MOSFET的最小单位构造(MOSFET单元)。在有源区域30，多个栅极沟槽6彼此隔开间隔而并列地设置。此外，多个栅极沟槽6与设置于有源区域30内的栅极配线连接，栅极配线与栅极焊盘连接，但省略它们的图示以及说明。
图2是表示本发明涉及的实施方式1的半导体装置，更具体而言，是在碳化硅半导体衬底(SiC衬底)之上形成的沟槽栅极型的MOSFET100的特征部的结构的剖面图，与图1所示的A-A线处的矢向剖面图对应。
如图2所示，就实施方式1的MOSFET 100而言，由相邻的2个栅极沟槽6与在它们之间设置的各杂质区域构成1个单位单元31。
如图2所示，实施方式1的MOSFET 100具有：在第1导电型(n型)的碳化硅半导体衬底1的一个主面(第1主面)之上设置的第1导电型的外延层3(第1半导体层)，在外延层3之上设置的第2导电型(p型)的阱区域4(第1半导体区域)，在阱区域4的上层部选择性地设置的第1导电型的源极区域5(第2半导体区域)以及第2导电型的阱接触区域15。此外，外延层3在功能上能够称为漂移层。并且，在从源极区域5的最表面起将源极区域5以及阱区域4沿厚度方向贯通而到达外延层3内的栅极沟槽6的底面之下，设置到达比底面深的位置的第2导电型的保护扩散层13(第2半导体层)，以与栅极沟槽6的1个侧面接触的方式设置第2导电型的阱连接层12(第3半导体层)，其上端与阱区域4的底面连接，下端延伸至比栅极沟槽6的底面深的位置，例如位于与保护扩散层13的底面相等的深度。
阱连接层12在其下层部在与保护扩散层13平行的部分具有台阶，在台阶部分设置有第1导电型的分离扩散层14(第4半导体层)。换言之，分离扩散层14夹设在保护扩散层13的与栅极沟槽6的1个侧面相同侧的侧面与阱连接层12之间。分离扩散层14成为沿着保护扩散层13的侧面延伸，使阱连接层12与保护扩散层13不直接接触的构造。此外，分离扩散层14的宽度(栅极沟槽6的排列方向的长度)大致恒定，至少覆盖保护扩散层13的整个侧面。
分离扩散层14的上端延伸至比栅极沟槽6的底面浅的位置，分离扩散层14的下端延伸至与保护扩散层13以及分离扩散层14的底面相同的位置。此外，分离扩散层14的上端的位置不限定于上述，也可以是与栅极沟槽6的底面相同的位置，分离扩散层14的下端的位置不限定于上述，也可以延伸至比保护扩散层13以及分离扩散层14的底面深的位置。
栅极沟槽6的内壁被栅极绝缘膜7覆盖，在被栅极绝缘膜7包围的区域内埋入有栅极电极8。另外，以将栅极沟槽6之上和其周围覆盖的方式设置层间绝缘膜9，未被层间绝缘膜9覆盖的栅极沟槽6之间成为源极接触部16(接触部开口部)。并且，层间绝缘膜9的表面以及层间绝缘膜9之间的衬底表面被硅化物膜17覆盖，在硅化物膜17之上设置源极电极10(第1主电极)，源极接触部16被源极电极10埋入，源极接触部16的底面之下的阱接触区域15经由硅化物膜17与源极电极10电连接。
另外，在碳化硅半导体衬底1的与源极电极10侧相反侧的另一个主面(第2主面)之上设置有漏极电极11(第2主电极)。
这里，碳化硅半导体衬底1例如具有4H的多型，碳化硅半导体衬底1的主面以及外延层3的主面为具有偏角(off-angle)θ的(0001)面。作为偏角θ，例如只要小于或等于10°即可。
＜动作＞
接下来，使用图3以及图4，对本发明涉及的实施方式1的MOSFET 100的动作进行说明。图3是示意性地表示MOSFET 100的接通状态下的分别从阱连接层12以及保护扩散层13延展的耗尽层VC的图，将耗尽层VC由虚线示出。
在MOSFET 100的接通状态时，通过向栅极电极8经由未图示的栅极配线施加栅极电压而流过电流，从而保护扩散层13附近的电位成为几伏特(V)左右。此时，对保护扩散层13与阱连接层12之间的分离扩散层14的n型杂质的浓度进行调整，以使得从保护扩散层13和阱连接层12延展的耗尽层不与从在相邻的栅极沟槽6设置的保护扩散层13和阱连接层12延展的耗尽层接触。由此，保护扩散层13能够成为与在相邻的栅极沟槽6设置的阱连接层12电分离的状态，保持浮置状态。
由于保护扩散层13是浮置状态，因此通过保护扩散层13与分离扩散层14之间的pn结电容以及阱连接层12与分离扩散层14之间的pn结电容，漏极电压被电容分压，保护扩散层13的电位低于漏极电压，例如成为漏极电压的大约一半。此外，电容分压由上述各pn结电容决定，各pn结电容由pn结部的面积比决定，因而能够通过对各pn结部的面积比进行调整，从而调整保护扩散层13的电位。
如上述所示，在MOSFET 100的接通状态时，保护扩散层13维持浮置状态，由此与保护扩散层13经由阱连接层12接地的情况相比较，保护扩散层13与其附近之间的电位成为漏极电压的大约一半，因此耗尽层的延展得到抑制。
其结果，在被从设置于相邻的栅极沟槽6处的保护扩散层13和阱连接层12延展的耗尽层VC夹着的区域形成的JFET区域的宽度变宽，JFET电阻JFR变低，能够抑制接通电阻的上升。
图4是示意性地表示MOSFET 100的断开状态下的分别从阱连接层12以及保护扩散层13延展的耗尽层VC的图，将耗尽层VC由虚线示出。
如果不向栅极电极8施加栅极电压，则MOSFET 100从接通状态切换至断开状态，保护扩散层13附近的电位例如成为10V左右，从阱连接层12以及保护扩散层13各自延展的耗尽层VC接触，成为所谓的穿通状态。此时，保护扩散层13的电位通过穿通而成为与阱连接层12相同的电位，即，成为与阱区域4相同的接地电位，保护扩散层13与其附近之间的电位相比于保护扩散层13为浮置状态的情况而倍增。其结果，用于对栅极沟槽6的底部的栅极绝缘膜7进行保护的耗尽层的延展变大，能够缓和向栅极绝缘膜7施加的电场，对栅极绝缘膜7进行保护。
这里，为了使从在相邻的栅极沟槽6设置的保护扩散层13和阱连接层12延展的耗尽层VC在MOSFET 100的断开状态时穿通，使分离扩散层14的n型杂质的浓度与外延层3的n型杂质的浓度相等或者比外延层3低。通过使浓度比外延层3低，从而耗尽层变得易于延展。
另外，分离扩散层14的宽度(栅极沟槽6的排列方向的长度)设定为0.1～0.3μm。通过将分离扩散层14的宽度变窄，从而在MOSFET100的断开时耗尽层变得易于穿通。
此外，上述的该分离扩散层14的宽度的范围是在外延层3的n型杂质的浓度为5×1015～2×1016cm-3的范围的情况下，能够对上述这样的耗尽层VC进行控制的范围。因此，在外延层3的n型杂质的浓度成为5×1015～2×1016cm-3的范围外的情况下，使分离扩散层14的宽度也成为0.1～0.3μm的范围外的值。
＜制造方法＞
下面，使用作为将工序依次示出的剖面图的图5～图13对实施方式1的MOSFET 100的制造方法进行说明。
此外，以下，在各杂质层以及杂质区域的杂质浓度具有浓度分布的情况下，杂质浓度(cm-3)表示的是各杂质层以及杂质区域的杂质浓度的峰值。
另外，作为n型杂质使用氮(N)或者磷(P)，作为p型杂质使用铝(Al)或者硼(B)。
首先，在图5示出的工序中，在具有4H的多型的处于晶片状态的n型碳化硅半导体衬底1的一个主面之上，通过外延生长而形成较低浓度(n-)地含有n型杂质，较高电阻的碳化硅的外延层3。此时，将外延层3的杂质浓度以成为5×1015cm-3～2×1016cm-3的范围的方式形成。
然后，通过从外延层3之上进行p型杂质的离子注入，从而在外延层3的上层部形成p型的阱区域4，然后，通过在p型的阱区域4之上进行n型杂质的离子注入，从而在p型的阱区域4的上层部形成n型的杂质浓度较高(n+)，较低电阻的源极区域5。
这里，源极区域5形成为具有1×1018cm-3～1×1020cm-3的范围的杂质浓度，阱区域4形成为具有1×1016cm-3～1×1018cm-3的范围的杂质浓度。
接下来，在图6示出的工序中，在源极区域5内通过离子注入而选择性地形成p型的阱接触区域15。此外，阱接触区域15的形成位置是与之后形成的源极接触部16(图1)的形成位置相匹配地设定的。
此时，阱接触区域15形成为具有1×1019cm-3～1×1021cm-3的范围的杂质浓度。另外，阱接触区域15的厚度通过形成为与源极区域5的厚度相同，或者大于源极区域5的厚度，从而使得阱接触区域15与阱区域4可靠地接触。此外，上述的阱区域4、源极区域5以及阱接触区域15的形成顺序不限定于上述情况。
接下来，在图7示出的工序中，在形成有源极区域5以及阱接触区域15的外延层3之上，使用抗蚀材料形成在与栅极沟槽6的形成区域对应的部分具有开口部OP的蚀刻掩模RM。然后，经由蚀刻掩模RM，例如，通过反应性离子蚀刻(RIE：Reactive Ion Etching)法，将源极区域5以及阱区域4沿厚度方向贯通，形成到达外延层3内的栅极沟槽6。然后，将蚀刻掩模RM用作离子注入掩模，从上方进行p型杂质的离子注入，在栅极沟槽6的底面之下形成p型的保护扩散层13。此时，保护扩散层13以成为1×1017cm-3～1×1019cm-3的范围的方式形成，例如设为5×1018cm-3。
在将蚀刻掩模RM去除之后，接下来，在图8示出的工序中，使用抗蚀材料形成离子注入掩模RM1。离子注入掩模RM1具有与栅极沟槽6中的设置阱连接层12侧的侧面和其附近部分对应的区域成为开口部OP 1的图案。通过经由这样的离子注入掩模RM1，将p型的杂质从上方进行离子注入，由此形成与栅极沟槽6的侧面以及保护扩散层13的侧面接触的p型的阱连接层12。此时，阱连接层12以成为1×1017cm-3～1×1019cm-3的范围的方式形成，例如设为5×1018cm-3。
在将离子注入掩模RM1去除之后，接下来，在图9示出的工序中，使用抗蚀材料形成离子注入掩模RM2。离子注入掩模RM2具有与栅极沟槽6中的设置分离扩散层14侧的侧面和其附近部分对应的区域成为开口部OP 2的图案。通过经由这样的离子注入掩模RM2，将n型的杂质从上方进行离子注入，由此形成与栅极沟槽6的底面附近的侧面以及保护扩散层13的侧面接触的分离扩散层14。此外，n型的分离扩散层14形成在p型的阱连接层12的下层部，因此将p型杂质的影响抵消，以n型的实质的杂质浓度成为5×1015cm-3～5×1016cm-3的范围的方式形成。此外，分离扩散层14的杂质浓度是从上述范围，与MOSFET100的耐压的规格相应地，以满足保护扩散层13在MOSFET 100的接通状态时成为浮置状态、在MOSFET 100的断开状态时接地这一条件的方式设定的。此外，优选分离扩散层14的杂质浓度比外延层3的杂质浓度低，但只要优先满足上述的条件而对分离扩散层14的杂质浓度进行设定即可。
另外，上面示出了在形成保护扩散层13之后形成阱连接层12，然后，形成分离扩散层14的例子，但它们的形成顺序不限定于上述情况。
另外，上面说明了在形成栅极沟槽6之后，形成保护扩散层13、阱连接层12以及分离扩散层14的例子，但也可以在形成栅极沟槽6之前，形成保护扩散层13、阱连接层12以及分离扩散层14，与它们的形成位置相匹配地形成栅极沟槽6。
在将离子注入掩模RM2去除之后，接下来，在图10示出的工序中，通过热氧化法或者化学气相生长(CVD：chemical vapor deposition)法等，以至少覆盖栅极沟槽6的内壁面以及栅极沟槽6的周边的方式，形成栅极绝缘膜7。
接下来，在形成有栅极绝缘膜7的外延层3之上，通过CVD法等而形成较高浓度地包含杂质的多晶硅等导电体层，将导电体层埋入至内壁面被栅极绝缘膜7覆盖的栅极沟槽6内，然后，将外延层3之上的导电体层通过蚀刻进行去除，从而如图11所示，得到在栅极沟槽6内埋入有栅极电极8的构造。
接下来，在图12示出的工序中，在包含栅极沟槽6之上的衬底之上通过热氧化法或者CVD法等形成层间绝缘膜9，然后，在层间绝缘膜9之上，使用抗蚀材料对在与源极接触部16的形成区域对应的部分具有开口部OP3的蚀刻掩模RM3进行图案化。然后，经由蚀刻掩模RM3利用干蚀刻等将层间绝缘膜9去除，从而如图13所示形成贯通层间绝缘膜9而到达外延层3之上的源极接触部16。此时，与层间绝缘膜9一起将不需要的栅极绝缘膜7也去除。
接下来，以覆盖层间绝缘膜9的表面以及层间绝缘膜9之间的衬底之上的方式通过溅射法等形成镍等金属膜。然后，通过进行退火处理，从而在层间绝缘膜9的表面以及层间绝缘膜9之间的衬底之上形成金属硅化物膜(这里是NiSi2膜)而作为硅化物膜17(图1)。然后，以将源极接触部16埋入的方式通过溅射法等形成源极电极10，最后，在碳化硅半导体衬底1的另一个主面(第2主面)之上通过溅射法等形成漏极电极11，从而能够得到如图1所示的MOSFET 100。
此外，在上述的MOSFET 100的杂质层以及杂质区域的形成时能够使用公知的离子注入技术，因而对于注入能量以及剂量，如果是本领域技术人员，则能够适当地进行设定，省略了说明。
＜实施方式2＞
＜装置结构＞
图14是表示本发明涉及的实施方式2的沟槽栅极型的MOSFET200的特征部的结构的剖面图，与图1示出的A-A线处的矢向剖面图对应。此外，在图14中，对与使用图1所说明的MOSFET 100相同的结构标注相同的标号，省略重复说明。
如图14所示，就实施方式2的MOSFET 200而言，以与栅极沟槽6的1个侧面接触的方式设置的第2导电型的阱连接层121的轮廓成为椭圆状，成为以下这样的配置，即，椭圆相对于栅极沟槽6的1个侧面倾斜地与该1个侧面接触。椭圆状的阱连接层121的上部以从阱区域4的底面进入至阱区域4的内部的方式与阱区域4连接，阱连接层121的下部相对于栅极沟槽6的1个侧面沿倾斜方向延伸至比栅极沟槽6的底面深的位置。换言之，分离扩散层14夹设在保护扩散层13的与栅极沟槽6的1个侧面相同侧的侧面和阱连接层121之间。即，外延层3夹设在由图14中的虚线DL和阱连接层121的外缘规定的区域，阱连接层121成为不与保护扩散层13直接接触的构造。
夹设在该保护扩散层13与阱连接层121之间的外延层3实现作为分离扩散层的功能，在MOSFET 200的接通状态时，使保护扩散层13为浮置状态，在被从设置于相邻的栅极沟槽6处的保护扩散层13和阱连接层121延展的耗尽层夹着的区域形成的JFET区域的宽度变宽，JFET电阻变低，能够抑制接通电阻的上升。
另一方面，在MOSFET 200的断开状态时，分别从阱连接层121以及保护扩散层13延展的耗尽层成为穿通状态，保护扩散层13的电位通过穿通成为与阱连接层121相同的电位、即接地电位，保护扩散层13与其附近之间的电位相比于保护扩散层13为浮置状态的情况而倍增。其结果，用于对栅极沟槽6的底部的栅极绝缘膜7进行保护的耗尽层的延展变大，能够防止栅极绝缘膜7的破坏。
＜制造方法＞
下面，使用图15对实施方式2的MOSFET 200的制造方法进行说明。首先，经过使用图5～图7所说明的工序，将源极区域5以及阱区域4沿厚度方向贯通，形成到达外延层3内的栅极沟槽6。然后，将图7示出的蚀刻掩模RM用作离子注入掩模，从上方进行p型杂质的离子注入，在栅极沟槽6的底面之下形成p型的保护扩散层13。
在将蚀刻掩模RM去除之后，在图15示出的工序中，通过来自相对于栅极沟槽6的侧面而倾斜的方向的离子注入，将Al等p型杂质进行离子注入，由此形成与栅极沟槽6的1个侧面接触的阱连接层121。
在该离子注入中，如图15所示，将相对于栅极沟槽6的侧面的离子注入的角度(θ)，相对于沟槽深度(dt)和沟槽宽度(wt)设定为满足θ≤wt/dt的关系。
通过将离子注入的角度(θ)设为上述值，从而能够使外延层3夹设在保护扩散层13与阱连接层121之间，如图14所示由虚线DL和阱连接层121的外缘规定的区域可以说实质上为分离扩散层14。
如上述所示，通过来自相对于栅极沟槽6的侧面倾斜的方向的离子注入而形成阱连接层121，由此能够还同时地形成分离扩散层14，因而能够将MOSFET 200的制造工序简化，能够抑制通过设置分离扩散层14而导致的制造成本的增加。
此外，保护扩散层13以及阱连接层121的形成顺序不限定于上述情况，但在首先形成保护扩散层13的情况下，能够将形成栅极沟槽6时的蚀刻掩模用作离子注入掩模，因而能够将制造工序简化。
然后，通过热氧化法或者CVD法等，以至少覆盖栅极沟槽6的内壁面以及栅极沟槽6的周边的方式形成栅极绝缘膜7(图14)。
接下来，在形成有栅极绝缘膜7的外延层3之上，通过CVD法等形成较高浓度地包含杂质的多晶硅等导电体层，将导电体层埋入至内壁面被栅极绝缘膜7覆盖的栅极沟槽6内，然后，将外延层3之上的导电体层通过蚀刻进行去除，从而得到在栅极沟槽6内埋入有栅极电极8(图14)的构造。
接下来，在包含栅极沟槽6之上的衬底之上通过热氧化法或者CVD法等形成层间绝缘膜9(图14)，然后，使用在与源极接触部16(图14)的形成区域对应的部分具有开口部的蚀刻掩模通过干蚀刻等将层间绝缘膜9进行去除，由此如图14所示形成贯通层间绝缘膜9而到达外延层3之上的源极接触部16。
然后，在层间绝缘膜9的表面以及层间绝缘膜9之间的衬底之上形成金属硅化物膜(这里是NiSi2膜)而作为硅化物膜17(图14)，然后，以将源极接触部16埋入的方式通过溅射法等形成源极电极10，最后，在碳化硅半导体衬底1的另一个主面(第2主面)之上通过溅射法等形成漏极电极11，由此得到图14所示的MOSFET 200。
已知就碳化硅半导体装置而言，在栅极绝缘膜7与作为碳化硅层的外延层3之间的MOS界面产生的电子陷阱比Si半导体装置多，MOS界面以及栅极绝缘膜7的可靠性比Si半导体装置低。因此，应用能够对在断开状态时向栅极绝缘膜7施加的电场进行缓和的实施方式1以及2的效果大。此外，在以上的说明中，采用MOSFET作为例子进行了说明，但也可以将阱连接层、保护扩散层以及分离扩散层设置于IGBT(Insulated Gate Bipolar Transistor)。
＜实施方式3＞
本实施方式是将上述实施方式1以及2涉及的半导体装置应用于电力变换装置。本发明不限定于特定的电力变换装置，但下面，作为实施方式3，对将本发明应用于三相逆变器的情况进行说明。
图16是表示电力变换系统的结构的框图，在该电力变换系统中应用了本实施方式涉及的电力变换装置。
图16所示的电力变换系统由电源500、电力变换装置600、负载700构成。电源500是直流电源，向电力变换装置600供给直流电力。电源500能够由各种电源构成，例如，能够由直流系统、太阳能电池、蓄电池构成，另外，也可以由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以使电源500由将从直流系统输出的直流电力变换为规定的电力的DC/DC转换器构成。
电力变换装置600是连接在电源500和负载700之间的三相逆变器，将从电源500供给的直流电力变换为交流电力，向负载700供给交流电力。电力变换装置600如图16所示，具备：主变换电路601，其将直流电力变换为交流电力而输出；驱动电路602，其将对主变换电路601的各开关元件进行驱动的驱动信号进行输出；以及控制电路603，其将对驱动电路602进行控制的控制信号向驱动电路602输出。
负载700是由从电力变换装置600供给的交流电力进行驱动的三相电动机。此外，负载700不限定于特定的用途，是搭载于各种电气设备的电动机，例如，用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
下面，对电力变换装置600详细地进行说明。主变换电路601具备开关器件和续流二极管(未图示)，通过使开关器件进行通断，从而将从电源500供给的直流电力变换为交流电力，向负载700供给。主变换电路601的具体的电路结构存在各种结构，但本实施方式涉及的主变换电路601是两电平的三相全桥电路，能够由6个开关器件和与各个开关器件逆并联的6个续流二极管构成。向主变换电路601的各开关器件应用上述实施方式1以及2的任意者所涉及的半导体装置。6个开关器件两个两个地串联连接而构成上下桥臂，各上下桥臂构成全桥电路的各相(U相、V相、W相)。并且，各上下桥臂的输出端子即主变换电路601的3个输出端子与负载700连接。
驱动电路602生成对主变换电路601的开关器件进行驱动的驱动信号，供给至主变换电路601的开关器件的控制电极。具体地说，按照来自后述的控制电路603的控制信号，向各开关器件的控制电极输出将开关器件设为接通状态的驱动信号和将开关器件设为断开状态的驱动信号。在将开关器件维持为接通状态的情况下，驱动信号是大于或等于开关器件的阈值电压的电压信号(接通信号)，在将开关器件维持为断开状态的情况下，驱动信号成为小于开关器件的阈值电压的电压信号(断开信号)。
控制电路603对主变换电路601的开关器件进行控制，以向负载700供给所期望的电力。具体地说，基于应向负载700供给的电力，对主变换电路601的各开关器件应成为接通状态的时间(接通时间)进行计算。例如，能够通过与应输出的电压相对应地对开关器件的接通时间进行调制的PWM控制，对主变换电路601进行控制。并且，向驱动电路602输出控制指令(控制信号)，以使得在各时刻向应成为接通状态的开关器件输出接通信号，向应成为断开状态的开关器件输出断开信号。驱动电路602按照该控制信号，将接通信号或者断开信号作为驱动信号而向各开关器件的控制电极输出。
在本实施方式涉及的电力变换装置中，作为主变换电路601的开关器件而应用实施方式1以及2的任意者涉及的半导体装置，因此在开关器件的接通状态时，在被从设置于相邻的栅极沟槽6处的保护扩散层13以及阱连接层12各自延展的耗尽层夹着的区域形成的JFET区域的宽度变宽，JFET电阻变低，能够抑制接通电阻的上升。另外，在开关器件的断开状态时，从在相邻的栅极沟槽6设置的保护扩散层13以及阱连接层12各自延展的耗尽层接触，成为穿通状态，保护扩散层13与其附近之间的电位相比于保护扩散层13为浮置状态的情况而倍增。其结果，用于对栅极沟槽6的底部的栅极绝缘膜7进行保护的耗尽层的延展变大，能够防止栅极绝缘膜7的破坏。
在本实施方式中，对在两电平的三相逆变器应用本发明的例子进行了说明，但本发明不限定于此，能够在各种电力变换装置应用本发明。在本实施方式中，采用了两电平的电力变换装置，但也可以是三电平、多电平的电力变换装置，在向单相负载供给电力的情况下，也可以向单相逆变器应用本发明。另外，在向直流负载等供给电力的情况下，也能够向DC/DC转换器、AC/DC转换器应用本发明。
另外，应用了本发明的电力变换装置不限定于上述的负载为电动机的情况，例如，还能够用作放电加工机、激光加工机、或感应加热烹调器、非接触器供电系统的电源装置，并且，也能够用作太阳能发电系统、蓄电系统等的功率调节器。
此外，本发明能够在本发明的范围内对各实施方式自由地进行组合，对各实施方式适当地进行变形、省略。

Claims (8)

1.一种半导体装置，其具备：
第1导电型的第1半导体层；
与第1导电型不同的导电型即第2导电型的第1半导体区域，其设置于所述第1半导体层的上层部；
第1导电型的第2半导体区域，其设置于所述第1半导体区域的上层部；
栅极沟槽，其以将所述第1以及第2半导体区域沿厚度方向贯通的方式设置，其底面到达所述第1半导体层内；
栅极绝缘膜，其覆盖所述栅极沟槽的内壁面；
栅极电极，其埋入至所述栅极沟槽内；
第2导电型的第2半导体层，其在比所述栅极沟槽的底面深的位置，沿所述第1半导体层的厚度方向延伸；
第2导电型的第3半导体层，其与所述栅极沟槽的1个侧面以及所述第1半导体区域的底面接触，延伸至比所述栅极沟槽的底面深的位置；以及
第1导电型的第4半导体层，其在比所述栅极沟槽的底面深的位置，夹设在所述第2半导体层与所述第3半导体层之间。
2.根据权利要求1所述的半导体装置，其中，
所述第4半导体层以沿着所述第2半导体层的侧面而具有恒定的宽度地延伸、至少覆盖所述第2半导体层的所述侧面的方式设置。
3.根据权利要求2所述的半导体装置，其中，
所述第4半导体层的宽度为0.1μm～0.3μm。
4.根据权利要求1所述的半导体装置，其中，
所述第4半导体层的杂质浓度具有与所述第1半导体层的杂质浓度相同，或者比所述第1半导体层低的浓度。
5.根据权利要求1所述的半导体装置，其中，
所述第3半导体层具有椭圆状的轮廓，以椭圆相对于所述栅极沟槽的所述1个侧面倾斜地与所述1个侧面接触的方式配置，所述第3半导体层的下部相对于所述栅极沟槽的所述1个侧面沿倾斜方向延伸至比所述栅极沟槽的所述底面深的位置，
所述第4半导体层由夹设在所述第2半导体层的所述侧面与所述第3半导体层的所述下部的表面之间的所述第1半导体层构成。
6.根据权利要求1所述的半导体装置，其中，
所述第1半导体层是碳化硅层。
7.一种半导体装置的制造方法，其是权利要求5所述的半导体装置的制造方法，具备以下工序：
工序(a)，在形成所述栅极沟槽之后，从所述栅极沟槽的上方将第2导电型的杂质进行离子注入，形成从所述栅极沟槽的底面沿所述第1半导体层的厚度方向延伸的所述第2半导体层；以及
工序(b)，相对于所述栅极沟槽的所述1个侧面而从倾斜方向将第2导电型的杂质进行离子注入，形成所述第3半导体层，
所述工序(b)包含下述工序，即，将相对于所述栅极沟槽的所述1个侧面的离子注入的角度θ，相对于沟槽深度dt和沟槽宽度wt设定为满足θ≤wt/dt的关系。
8.一种电力变换装置，其具备：
主变换电路，其具有权利要求1所述的半导体装置，该主变换电路将被输入来的电力进行变换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号向所述半导体装置输出；以及
控制电路，其将对所述驱动电路进行控制的控制信号向所述驱动电路输出。
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