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CN110024289B - 具有低泄漏晶体管的触发器电路 - Google Patents

具有低泄漏晶体管的触发器电路 Download PDF

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CN110024289B CN201780073464.7A CN201780073464A CN110024289B CN 110024289 B CN110024289 B CN 110024289B CN 201780073464 A CN201780073464 A CN 201780073464A CN 110024289 B CN110024289 B CN 110024289B
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Abstract

实施例包括用于具有低泄漏晶体管的触发器电路的装置、方法和系统。所述触发器电路可以耦接到集成电路的逻辑电路以在所述逻辑电路处于睡眠状态时存储所述逻辑电路的数据。所述触发器电路可以沿信号路径传递所述逻辑电路的数据信号。电容器可以耦接在所述信号路径与接地之间以在所述逻辑电路处于所述睡眠状态时存储所述数据信号的值。诸如IGZO晶体管的低泄漏晶体管可以耦接在所述电容器与所述信号路径之间，并且可以在所述逻辑电路从所述活动状态转变到所述睡眠状态时选择性地导通以将所述数据信号的值存储在所述电容器中。可以描述和要求保护其他实施例。

Description

具有低泄漏晶体管的触发器电路
相关申请的交叉引用
本申请要求2016年12月28日提交的题目为“FLIP-FLOP CIRCUIT WITH LOW-LEAKAGE TRANSISTORS”的美国申请15/392,559的优先权。
技术领域
本发明的实施例大体涉及电子电路技术领域，并且更具体地涉及具有低泄漏晶体管的触发器电路。
背景技术
本文提供的背景描述用于大体呈现本公开的上下文的目的。目前命名的发明人的工作(在本背景部分中描述其的范围内)以及在提交时可能不具备现有技术资格的描述的各个方面对于本公开而言既不明示也不暗示地承认为现有技术。除非本文另有说明，否则本部分中描述的方法不是本公开中的权利要求的现有技术，并且不因包括在本部分中而被认为是现有技术。
许多电子电路(诸如处理器)使用功率门控来关闭未使用的电路块，由此节省电力。通常，必须保留一些数据以便关闭电路块。该数据可以存储在存储器阵列、触发器和/或锁存器中。用于存储数据的电路元件必须连接到常开电源，所述常开电源在其他电路块被功率门控时未被功率门控。
附图说明
通过结合附图的以下详述可以容易地理解实施例。为了便于本说明，类似的参考标号表示类似的结构元件。在附图的图形中，实施例以示例的方式而非以限制性的方式示出。
图1A示出了根据各种实施例的耦接到电源的集成电路，所述集成电路包括具有逻辑和触发器的电路块。
图1B示出了根据各种实施例的图1A的电路块的替代性布置。
图2示出了根据各种实施例的可包括在图1的触发器阵列中的触发器电路。
图3示出了根据各种实施例的可提供给图2的触发器电路和/或图1的电路块的信号的电压-时间曲线图。
图4示出了根据各种实施例的可包括在图1的触发器阵列中的另一个触发器电路。
图5示出了根据各种实施例的可提供给图4的触发器电路和/或图1的电路块的信号的电压-时间曲线图。
图6示出了根据各种实施例的被配置成采用本文描述的装置和方法的示例性系统。
具体实施方式
实施例包括用于具有低泄漏晶体管的触发器电路的装置、方法和系统。触发器电路可以耦接到集成电路的电路块以在电路块处于睡眠状态时存储电路块的数据。触发器电路可以沿信号路径传递电路块的数据信号(例如，响应于时钟信号)。电容器可以耦接在信号路径与接地之间以在电路块处于睡眠状态时存储数据信号的值。诸如薄膜晶体管(TFT，例如，铟-镓锌氧化物(IGZO)晶体管)的低泄漏晶体管可以耦接在电容器与信号路径之间(例如，在触发器的从级)。当电路块从活动状态转变到睡眠状态时，低泄漏晶体管可以选择性地导通，以将电容器导电地耦接到信号路径并由此将数据信号的值存储在电容器中。当电路块从睡眠状态转变回活动状态时，触发器电路可以将数据信号的值恢复回到信号路径。数据信号的值也可以被称为触发器从级值。
在各种实施例中，触发器电路可以包括耦接在第一节点与第二节点之间的信号路径上的一对交叉耦接反相器。第一节点和第二节点可以包括在触发器电路的从级中。在一些实施例中，触发器电路可以包括两个电容器。第一电容器可以在电路块处于睡眠状态时存储数据信号的值，并且第二电容器可以在电路块处于睡眠状态时存储数据信号的反相值。第一IGZO晶体管可以耦接在第一电容器与第一节点之间，第一IGZO晶体管在电路块从活动状态转变到睡眠状态时响应于保持信号而导通。触发器电路还可以包括：第一晶体管，其具有耦接到IGZO晶体管与电容器之间的节点的栅极端子；以及第二晶体管，其耦接在第一晶体管与第二节点之间，第二晶体管在电路块从睡眠状态转变到活动状态时响应于恢复信号而导通。
触发器电路还可以包括耦接在第二电容器与第二节点之间的第二IGZO晶体管，第二IGZO晶体管响应于保持信号而导通。附加地，触发器电路还可以包括：第三晶体管，其具有耦接到第二IGZO晶体管与第二电容器之间的节点的栅极端子；以及第四晶体管，其耦接在第三晶体管与第一节点之间，第四晶体管在电路块从睡眠状态转变到活动状态时响应于恢复信号而导通。在一些实施例中，第一、第二、第三和第四晶体管可以是互补金属氧化物半导体(CMOS)(例如，NMOS)晶体管。
可替代地，触发器电路可以包括单个电容器，其在电路块处于睡眠状态时存储数据信号的值。例如，电容器可以耦接在第一节点与第二节点之间以存储对应于第一节点与第二节点之间的电压差的电压。触发器电路可以包括：第一晶体管，其耦接在电容器的第一端子与第一节点之间；以及第二晶体管，其耦接在电容器的第二端子与第二节点之间。第一晶体管和第二晶体管可以在电路块从活动状态转变到睡眠状态时响应于保持信号(例如，可以在其栅极端子处接收保持信号)而导通以对电容器充电，并且在电路块从睡眠状态转变到活动状态时再次导通以恢复第一节点与第二节点之间的电压差(并由此恢复数据信号的状态)。
在一些实施例中，触发器电路还可以包括：第三晶体管，其耦接在电容器的第一端子与接地电位之间并且具有耦接到电容器的第二端子的栅极端子；以及第四晶体管，其耦接在电容器的第二端子与接地电位之间并具有耦接到电容器的第一端子的栅极端子。在一些实施例中，第一、第二、第三和/或第四晶体管可以是TFT，诸如IGZO晶体管。
在以下的详细描述中，参考附图，所述附图形成所述详细描述的一部分，其中相似的数字始终表示相似的部分，并且其中通过说明示出了可实施的实施例。应当理解，在不背离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。因此，以下详细说明不应以限制的含义来理解，并且实施例的范围仅由所附权利要求书及它们的等效物来限定。
各种操作可能以一种最有助于理解要求保护的主题的方式依次描述为多个分立的动作或操作。
然而，描述的顺序不应当解释为意味着这些操作一定是顺序相关的。具体地说，这些操作可以不按照呈现的顺序来执行。所描述的操作可能以与所描述的实施例不同的顺序来执行。在附加的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
描述可以使用短语“在实施例中”(“in an embodiment”或“in embodiments”)，其可以各自指代一个或多个相同或不同的实施例。此外，如相对于本公开的实施例使用的术语“包括”(“comprising”、“including”)、“具有”(“having”)等是同义的。
如本文所使用的，术语“电路(circuitry)”可以指代以下、作为以下的部分或包括以下：
专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)、组合逻辑电路和/或提供所述功能的其他合适的硬件部件。如本文所使用的，“计算机实现的方法”可以指代由以下执行的任何方法：一个或多个处理器、具有一个或多个处理器的计算机系统、诸如智能电话的移动设备(其可包括一个或多个处理器)、平板计算机、笔记本电脑、机顶盒、游戏机等。
图1A示出了根据各种实施例的集成电路100。集成电路100可以包括电路块102，所述电路块包括彼此耦接的逻辑104和触发器电路106。逻辑104可以是任何合适的逻辑，诸如组合逻辑和/或顺序逻辑。集成电路100还可以包括耦接到电路块102和/或触发器电路106的功率管理电路108和/或存储器110。在各种实施例中，集成电路100的部件(例如，电路块102、功率管理电路108和/或存储器110)可以设置在相同管芯上。功率管理电路108还可以耦接到电源112。在一些实施例中，电源112可以在集成电路100的外部。例如，在一些实施例中，电源112可以是电池或硬连线电源连接(例如，墙壁插座)。
在一些实施例中，集成电路100可以包括多个电路块102。电路块102可以具有不同的功能和/或设置在集成电路100的不同区域中。附加或可替代地，电路块102可以包括多个逻辑104和/或触发器电路106。例如，图1B示出了电路块102的实施例，所述电路块包括以流水线配置的与不同逻辑块104a-b交替的触发器电路106a-c，以便在逻辑块104a-b之间传递数据信号和/或在电路块102处于睡眠状态时保持数据信号的状态。
在各种实施例中，功率管理电路108可以选择性地对电路块102进行功率门控(例如，指示电路块102进入睡眠状态)。当电路块102被功率门控时，可以减少和/或关断提供给电路块102(例如，逻辑104和触发器电路106)的电源。在一些实施例中，功率管理电路108可以将电源提供给电路块102。
在各种实施例中，触发器电路106可以在电路块102和/或逻辑104被功率门控时存储/保持电路块102(例如，逻辑104)的数据(例如，状态信息)。触发器电路106还可以在逻辑104被功率门控时接收减小或关断的电源。例如，在一些实施例中，触发器电路106可以接收与逻辑104相同的电源。
在各种实施例中，触发器电路106可以包括一个或多个低泄漏晶体管，诸如IGZO晶体管或另一种类型的TFT。在一些实施例中，TFT可以包括在支撑衬底上的有源半导体层的薄膜(例如，用于IGZO晶体管的IGZO)。在一些实施例中，支撑衬底可以是非导电的(例如，玻璃)或半导电的(例如，硅)。TFT还可以包括一个或多个介电层，导电(例如，金属)源极、漏极和栅极接触，和/或在有源半导体层上方、下方或其中的一个或多个其他层。
在各种实施例中，与先前触发器电路相比，低泄漏晶体管可以使得触发器电路106能够在不接收功率的情况下将电路块102的数据保持更长的时间段。因此，即使在逻辑104被功率门控时，触发器电路106也可能不需要始终保持以相同电压电平通电的常开电源。
图2示出了根据各种实施例的触发器电路200。在一些实施例中，触发器电路200可以对应于集成电路100的触发器电路106。触发器电路200可以用于在电路块被功率门控(例如，处于睡眠状态)时存储/保持电路块(例如，集成电路100的电路块102，诸如电路块102的逻辑104)的数据。根据各种实施例，触发器电路200可以包括IGZO晶体管202(IGZO1)和204(IGZO2)。如本文进一步讨论的，IGZO晶体管202和204可以具有比其他晶体管(例如，CMOS晶体管)更低的泄漏。因此，在电路块被功率门控时，也可以关断或减小耦接到触发器电路200的电源。例如，相同的电源可以为触发器电路200和相关联的电路块提供电力。虽然晶体管202和204被描述为IGZO晶体管，但在一些实施例中，其他低泄漏晶体管可以用于晶体管202和204，例如另一种类型的TFT或隧道FET(TFET)。
在各种实施例中，触发器电路200可以在输入端子206处接收输入数据信号(D)，并且沿着信号路径210将数据信号传递到输出端子208(例如，作为输出数据信号Q)。触发器电路200还可以包括耦接在第一节点216与第二节点218之间的一对交叉耦接反相器212和214。第一节点216和第二节点218可以耦接在信号路径210上。第一节点216、第二节点218和交叉耦接反相器212和214可以包括在触发器电路200的从级中。
在一些实施例中，触发器电路200还可以包括耦接在信号路径210上的反相器220、传输门222、交叉耦接反相器224和226和/或传输门228，如图所示。触发器电路200还可以包括耦接在第二节点218与输出端子208之间的反相器230。在一些实施例中，反相器212、反相器214、反相器220、传输门222、反相器224、反相器226、传输门228和/或反相器230可以包括CMOS晶体管。
在各种实施例中，触发器电路200还可以包括第一电容器232(CAP1)和第二电容器234(CAP2)。IGZO晶体管202可以耦接在第一电容器232与第一节点216之间，并且IGZO晶体管204可以耦接在第二电容器234与第二节点218之间。第一电容器232和第二电容器234可以进一步耦接到接地(例如，在接地与相应的IGZO晶体管202或204之间)。
触发器电路200还可以包括耦接在第二节点218与接地之间的晶体管236和238、以及耦接在第一节点216与接地之间的晶体管240和242。在一些实施例中，晶体管236、238、240和/或242可以是CMOS晶体管，诸如NMOS晶体管。晶体管236的栅极端子可以耦接到IGZO晶体管202与第一电容器232之间的节点(例如，耦接到IGZO晶体管202的漏极端子)。晶体管238可以耦接在晶体管236与第二节点218之间，并且可以在晶体管238的栅极端子处接收恢复信号(RCR)。晶体管240的栅极端子可以耦接到IGZO晶体管204与第二电容器234之间的节点(例如，耦接到IGZO晶体管204的漏极端子)。晶体管242可以耦接在晶体管240与第一节点216之间，并且可以在晶体管242的栅极端子处接收恢复信号RCR。
在各种实施例中，时钟电路244可以耦接到触发器电路200，以向触发器电路200的部件提供时钟信号。例如，时钟电路244可以包括串联耦接的反相器246和248。反相器246可以在反相器246的输入处接收时钟信号Ck，并且可以将时钟禁止信号Ckb传递到反相器246的输出。时钟禁止信号Ckb可以是时钟信号Ck的反相。反相器248可以在其输入处接收时钟禁止信号Ckb，并且可以在反相器248的输出处传递延迟时钟信号Ck#。延迟时钟信号Ck#可以是时钟信号Ck的延迟版本(例如，延迟一个时钟周期)。如图所示，时钟信号Ck、时钟禁止信号Ckb和延迟时钟信号Ck#可以被提供给触发器电路200的各种部件。例如，传输门222的PMOS晶体管可以在其栅极端子处接收延迟时钟信号Ck#，并且传输门222的NMOS晶体管可以在其栅极端子处接收时钟禁止信号Ckb，以控制信号路径210上的传输门222的选择性传输。传输门228的PMOS晶体管可以在其栅极端子处接收时钟禁止信号Ckb，并且NMOS晶体管可以接收时钟信号Ck以控制信号路径210上的传输门228的选择性传输。交叉耦接反相器226和214可以是时钟控制反相器。例如，当时钟禁止信号Ckb是逻辑0时，反相器226可以传递输入信号的反相值，并且当时钟禁止信号Ckb是逻辑1时，反相器226可以保持输出值。当时钟信号Ck是逻辑0时，反相器214可以传递其输入信号的反相值，并且当时钟信号Ck是逻辑1时，反相器214可以保持输出值。反相器220、224、212和/或230可以是非时钟控制反相器。
在各种实施例中，当所接收的时钟信号为逻辑低(例如，逻辑0)时，传输门222和228可以是透明的(例如，可以将数据信号从输入传递到输出)，并且当所接收的时钟信号为逻辑高(例如，逻辑1)时，所述传输门可以保持输出(例如，防止数据信号从输入传递到输出并在输出处保持信号的当前值)。因此，当时钟信号Ck为逻辑低时，输入数据信号D可以从输入端子206传递通过反相器220(其中使它反相)和传输门222，并且它可以保持在传输门222的输出(例如，反相器224的输入)处。
当时钟信号Ck从逻辑低切换到逻辑高时，反相器224和226可以将数据信号从反相器224的输入传递到反相器224的输出(并再次使它反相)，并且传输门228可以是透明的以将信号传递到传输门228的输出(例如，第一节点216)。当时钟信号Ck从逻辑高切换回逻辑低时，反相器212和214可以将数据信号从第一节点216传递到第二节点218(并使它反相)。反相器230可以将数据信号从第二节点218传递到输出端子208(并再次使它反相)。因此，输入数据信号D可以通过信号路径210上的触发器电路200进行采样并作为输出数据信号Q输出。
图3示出了根据各种实施例的可由触发器电路200和/或电路块106接收的信号300。例如，信号300可以包括时钟信号Ck、睡眠信号、保持信号RET、恢复信号RCR和电源信号。在各种实施例中，功率管理电路108可以将一个或多个信号300提供给触发器电路200和/或电路块102。
如先前所讨论的，电路块102和/或触发器电路200可以在活动状态与睡眠状态之间切换。在活动状态期间，睡眠信号可以是逻辑低(例如，逻辑0)，并且电源信号可以是接通(例如，在电压Vcc)。附加地，时钟信号Ck可以是活动的(例如，可以在逻辑低与逻辑高(例如，逻辑1)之间交替)。IGZO晶体管202和204可以是关断的并且可能未耦接在信号路径210上。因此，触发器电路200可能未经受性能劣化，而这种性能劣化在IGZO晶体管耦接在信号路径上时是可能发生的。
在各种实施例中，当电路块和/或触发器电路200从活动状态切换到睡眠状态时(例如，在图3所示的时间t1)，睡眠信号可以转变到逻辑高。在一些实施例中，可以将睡眠信号提供给将进入睡眠状态的电路块以向电路块通知睡眠状态已经启动。附加地，在一些实施例中，当启动睡眠状态时，时钟信号Ck可以被去除激活(例如，可以保持在一个逻辑电平，诸如逻辑低)。此外，可以激活保持信号RET。例如，保持信号RET从时间t1到时间t2可以具有逻辑高脉冲。在一些实施例中，保持信号RET可以在一个时钟周期内是逻辑高。在其他实施例中，保持信号RET可以在比一个时钟周期更长的持续时间内是逻辑高。在一些实施例中，功率管理电路可以产生睡眠信号并将睡眠信号传递到电路块。电路块可以产生保持信号RET，其被传递到触发器电路。
当保持信号RET是逻辑高时，IGZO晶体管202和204可以导通。因此，IGZO晶体管202可以将第一电容器232导电地耦接到第一节点216，由此将第一电容器232充电到对应于第一节点216的电压电平的第一电压电平。例如，如果第一节点216具有逻辑高的电压电平(例如，Vcc)，则第一电容器232将存储逻辑高的电压电平(例如，Vcc)。另一方面，如果第一节点216具有逻辑低的电压电平(例如，接地)，则第一电容器232将不存储任何电压。以类似的方式，IGZO晶体管204可以将第二电容器234导电地耦接到第二节点218，由此将第二电容器234充电到对应于第二节点218的电压电平的第二电压电平。由第二电容器234存储的第二电压电平可以是由第一电容器232存储的第一电压电平的逻辑反相(例如，由于交叉耦接反相器212和214)。因此，由电容器232和234存储的电压可以对应于在启动睡眠状态时的时间t1的信号路径210上的数据信号的状态。
在各种实施例中，可以在时间t1之后的时间t3减小电源信号的电压电平。在一些实施例中，时间t3可以在时间t2之后。例如，时间t3可以是在时间t1之后的3个时钟周期和/或在时间t2之后的2个时钟周期。在其他实施例中，在时间t1、t2和/或t3之间可以存在不同的时间间隔。电源可以降低到小于Vcc的电压电平。例如，在一些实施例中，可以关断电源(例如，减小到接地(0伏))。
在各种实施例中，恢复信号RCR可以在启动睡眠时为逻辑低。因此，晶体管238和242可以是关断的。在各种实施例中，在时间t4，睡眠信号可以转变回逻辑低以将电路块和/或触发器电路200转变回活动状态。恢复信号RCR可以具有在时间t4开始的逻辑高脉冲。恢复信号RCR的脉冲可以导通晶体管238和242。保持信号RET可以保持在逻辑低，使得IGZO晶体管202和204可以关断。
存储逻辑高电压电平的电容器232或234可以致使与其耦接的相应晶体管236或240导通。另一个晶体管236或240(例如，耦接到存储逻辑低电压电平的电容器232或234的晶体管236或240)可以是关断的。例如，如果第一电容器232存储逻辑高电压电平并且第二电容器234存储逻辑低电压电平，则晶体管236可以导通并且晶体管240可以关断。由于晶体管238也可以响应于恢复信号RCR而导通，因此第二节点218可以被拉到接地(逻辑低)。反相器212和214可以迫使第一节点216为逻辑高。因此，可以恢复第一节点216和第二节点218上的数据信号的状态。
在各种实施例中，电源可以在时间t5增加回Vcc。在一些实施例中，时间t5可以在时间t4之后(例如，相隔时钟周期的一半)。可以在时间t4激活时钟信号Ck。
在各种实施例中，IGZO晶体管202和204可以具有相对较低的泄漏(例如，比CMOS晶体管显著更低的泄漏)。因此，与如果晶体管202和204是CMOS晶体管则可能会发生的情况相比，电容器232和234可以在没有施加电源的情况下将数据信号的状态存储显著更长的时间段。附加地，IGZO晶体管202和204未耦接在信号路径210上，因此触发器电路200在活动状态期间的性能可能未劣化。
触发器电路200可存储数据信号的状态的时间长度(例如，保持时间)可以取决于电容器232和234的电容值以及电源的电压电平(例如，Vcc)。对于更高的电容值和更高的Vcc电压电平，保持时间通常可以是更高的。对电容器232和234充电所需的充电时间也可以随着电容值的增加而增加。
图4示出了根据各种实施例的另一个触发器电路400。在一些实施例中，触发器电路400可以对应于集成电路100的触发器电路106。触发器电路400可以用于在电路块被功率门控(例如，处于睡眠状态)时存储/保持电路块(例如，集成电路100的电路块102)的数据。图5示出了根据各种实施例的可以提供给触发器电路400和/或电路块的各种部件的信号500。例如，信号500可以包括时钟信号Ck、睡眠信号、保持信号RET和电源Vcc。
在各种实施例中，触发器电路400可以包括在输入端子406与输出端子408之间耦接在信号路径410上的反相器420、传输门422、交叉耦接反相器424和426、传输门428、交叉耦接反相器412和414、以及反相器430，其可以类似于上述触发器电路200的对应部件。时钟电路444可以耦接到触发器电路400，以向触发器电路400的部件提供时钟信号(例如，时钟信号Ck、时钟禁止信号Ckb和延迟时钟信号Ck#)。时钟电路444可以类似于图2所示的时钟电路244。例如，时钟电路444可以包括反相器446和448。
在各种实施例中，触发器电路400可以包括电容器450和IGZO晶体管452、454、456和458。IGZO晶体管452可以耦接在电容器450的第一端子与第一节点416之间，并且IGZO晶体管454可以耦接在电容器450的第二端子与第二节点418之间。IGZO晶体管456可以具有耦接到电容器450的第一端子的源极端子、耦接到接地460的漏极端子、以及耦接到电容器450的第二端子的栅极端子。晶体管458可以具有耦接到电容器450的第二端子的源极端子、耦接到接地460的漏极端子、以及耦接到电容器450的第一端子的栅极端子。
在各种实施例中，IGZO晶体管452和454的栅极端子可以接收保持信号RET。如图5所示，保持信号可以具有在启动睡眠状态时的时间t1开始的逻辑高脉冲，并且在电路块从睡眠状态转变回活动状态的时间t4再次具有逻辑高脉冲。保持信号在时间t2(用于启动睡眠状态的脉冲的结束)与时间t4(用于启动活动状态的脉冲的开始)之间可以是逻辑低。IGZO晶体管452和454可以响应于保持信号RET中的脉冲而导通。当在时间t1启动睡眠状态时，IGZO晶体管452和454可以导通，由此在第一节点416与第二节点418之间导电地耦接电容器450。因此，电容器可以存储对应于第一节点416与第二节点418之间的电压差的电压。在时间t4，当电路块从睡眠状态转变回活动状态时，IGZO晶体管452和454可以响应于保持信号RET中的第二脉冲而再次导通。因此，充电电容器450可以导电地耦接在第一节点416与第二节点418之间，并且电容器450可以恢复第一节点416与第二节点418之间的电压差。
IGZO晶体管456和458可以帮助恢复第一节点416与第二节点418之间的电压差(并由此恢复数据信号的值)。例如，如果在触发器电路400进入睡眠状态时，第一节点416是逻辑1并且第二节点418是逻辑0，则电容器450将存储对应的电压差。由于IGZO晶体管456和458的栅极端子分别耦接到电容器450的第二端子和第一端子，因此由电容器450存储的电压可以致使IGZO晶体管458导通并致使IGZO晶体管456关断。因此，当IGZO晶体管454导通以将触发器电路400转变回活动状态时，IGZO晶体管458可以将第二节点418拉到接地以帮助恢复第一节点416与第二节点418之间的电压差。
相反，如果在触发器电路400进入睡眠状态时，第一节点416是逻辑0并且第二节点418是逻辑1，则因此由电容器450存储的电压可以致使IGZO晶体管456导通并致使IGZO晶体管458关断。因此，当IGZO晶体管452导通以将触发器电路400转变回活动状态时，IGZO晶体管456可以将第一节点416拉到接地以帮助恢复第一节点416与第二节点418之间的电压差。
如图2和图4所示，图4的触发器电路400可以使用一个电容器和四个IGZO晶体管来保持和恢复数据，而图2的触发器电路200可以使用两个电容器和六个晶体管(其中2个可以是IGZO晶体管并且其中4个可以是CMOS晶体管)来保持和恢复数据。因此，图4的触发器电路400可以使用比图2的触发器电路200更少的电路面积。附加地，触发器电路400可能需要一个控制信号(例如，保持信号RET)，而触发器电路200可能需要两个控制信号(例如，保持信号RET和恢复信号RCR)。
图6示出了根据各种实施例的可以采用本文描述的装置和/或方法(例如，集成电路100、触发器电路200和/或触发器电路400)的示例性计算设备600。如图所示，计算设备600可以包括多个部件，诸如一个或多个处理器604(示出一个)和至少一个通信芯片606。在各种实施例中，一个或多个处理器604各自可以包括一个或多个处理器核。在各种实施例中，至少一个通信芯片606可以物理地和电气地耦接到一个或多个处理器604。在进一步的实现方式中，通信芯片606可以是一个或多个处理器604的一部分。在各种实施例中，计算设备600可以包括印刷电路板(PCB)602。对于这些实施例，可以在其上设置一个或多个处理器604和通信芯片606。在替代性实施例中，可以在不部署PCB 602的情况下耦接各种部件。
取决于其应用，计算设备600可以包括可以或可以不物理地和电气地耦接到PCB602的其他部件。这些其他部件包括但不限于存储器控制器605、易失性存储器(例如，动态随机存取存储器(DRAM)608)、非易失性存储器(诸如只读存储器(ROM)610)、闪存612、存储设备611(例如，硬盘驱动器(HDD))、I/O控制器614、数字信号处理器(未示出)、加密处理器(未示出)、图形处理器616、一个或多个天线618、显示器(未示出)、触摸屏显示器620、触摸屏控制器622、电池624、音频编解码器(未示出)、视频编解码器(未示出)、全球定位系统(GPS)设备628、罗盘630、加速度计(未示出)、陀螺仪(未示出)、扬声器632、摄像机634、和大容量存储设备(诸如硬盘驱动器、固态驱动器、光盘(CD)、数字通用盘(DVD))(未示出)等。在各种实施例中，处理器604可以与其他部件集成在相同管芯上以形成片上系统(SoC)。
在一些实施例中，一个或多个处理器604、闪存612和/或存储设备611可以包括存储编程指令的相关固件(未示出)，所述相关固件被配置成响应于由一个或多个处理器604执行编程指令而启用计算设备600，以实践本文所述方法的所有或选定方面。在各种实施例中，这些方面可以附加地或替代地使用与一个或多个处理器604、闪存612或存储设备611分开的硬件来实现。
在各种实施例中，计算设备600的一个或多个部件可以包括本文描述的集成电路100、触发器电路200和/或触发器电路400。例如，集成电路100、触发器电路200和/或触发器电路400可以包括在处理器604、通信芯片606、I/O控制器614、存储器控制器605和/或计算设备600的另一个部件中。集成电路100、触发器电路200和/或触发器电路400可以用于将集成电路的一个或多个电路块置于睡眠状态，并且在电路块处于睡眠状态时存储电路块的数据，如本文所述。
通信芯片606可以启用有线和/或无线通信以用于向计算设备600传输数据和从计算设备600传输数据。术语“无线”及其衍生物可以用于描述可通过使用经调制的电磁辐射来通过非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片606可以实现多种无线标准或协议中的任何一种，包括但不限于：IEEE702.20、长期演进(LTE)、LTE高级(LTE-A)、通用分组无线电服务(GPRS)、演进数据优化(Ev-DO)、演进高速分组接入(HSPA+)、演进高速下行链路分组接入(HSDPA+)、演进高速上行链路分组接入(HSUPA+)、全球移动通信系统(GSM)、GSM演进增强数据速率(EDGE)、码分多址(CDMA)、时分多址(TDMA)、数字增强无线电信(DECT)、全球微波接入互操作性(WiMAX)、蓝牙及其衍生产品、以及指定为3G、4G、5G和更高版本的任何其他无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短距离无线通信(诸如Wi-Fi和蓝牙)，并且第二通信芯片606可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
在各种实现方式中，计算设备600可以是膝上型计算机、上网本、笔记本计算机、超极本、智能电话、计算平板电脑、个人数字助理(PDA)、超便携PC、手机、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元(例如、游戏控制台或汽车娱乐单元)、数码相机、电器、便携式音乐播放器或数字视频记录器。在进一步的实现方式中，计算设备600可以是处理数据的任何其他电子设备。
以下提供各种实施例的一些非限制性示例。
示例1是一种触发器电路，包括：第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；电容器，其在所述触发器处于睡眠状态时存储所述数据信号的值；以及铟-镓锌氧化物(IGZO)晶体管，其耦接在所述电容器与所述第一节点之间，所述IGZO晶体管在所述触发器进入所述睡眠状态时导通以将所述数据信号的值存储在所述电容器中，并且然后关断以将所存储的值保持在所述电容器中。
示例2是根据示例1所述的触发器电路，其中所述电容器耦接在所述IGZO晶体管的漏极端子与接地电位之间，并且其中所述触发器电路还包括：第一晶体管，其具有耦接到所述IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及第二晶体管，其耦接在所述第一晶体管与所述第二节点之间，所述第二晶体管响应于恢复信号而导通以将所述触发器电路从所述睡眠状态转变到活动状态。
示例3是根据示例2所述的触发器电路，其中所述第一晶体管和所述第二晶体管是n型金属氧化物半导体(NMOS)晶体管。
示例4是根据示例1所述的触发器电路，其中所述电容器是第一电容器，并且所述IGZO晶体管是第一IGZO晶体管，并且其中所述触发器电路还包括：第二电容器，其在所述触发器处于所述睡眠状态时存储所述数据信号的反相值；以及第二IGZO晶体管，其耦接在所述第二电容器与所述第二节点之间，所述第二IGZO晶体管在所述触发器进入所述睡眠状态时导通以将所述数据信号的反相值存储在所述第二电容器中，并且然后关断以将所存储的反相值保持在所述第二电容器中。
示例5是根据示例4所述的触发器电路，其中所述第一电容器耦接在所述第一IGZO晶体管的漏极端子与接地电位之间，其中所述第二电容器耦接在所述第二IGZO晶体管的漏极端子与所述接地电位之间，并且其中所述触发器电路还包括：第一CMOS晶体管，其具有耦接到所述第一IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；第二CMOS晶体管，其耦接在所述第一CMOS晶体管与所述第二节点之间，所述第二CMOS晶体管响应于恢复信号而导通以将所述触发器电路从所述睡眠状态转变到活动状态；第三CMOS晶体管，其具有耦接到所述第二IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及第四CMOS晶体管，其耦接在所述第三CMOS晶体管与所述第一节点之间，所述第四CMOS晶体管响应于所述恢复信号而导通以将所述触发器电路从所述睡眠状态转变到所述活动状态。
示例6是根据示例1所述的触发器电路，其中所述IGZO晶体管进一步在所述触发器退出所述睡眠状态时导通以将所存储的值转移到所述第一节点。
示例7是根据示例1所述的触发器电路，其中所述IGZO晶体管是耦接到所述电容器的第一端子的第一IGZO晶体管，并且其中所述触发器电路还包括耦接在所述电容器的第二端子与所述第二节点之间的第二IGZO晶体管，其中所述第二IGZO晶体管：在所述触发器进入所述睡眠状态时导通以将所述数据信号的值存储在所述电容器中，并且然后关断以将所存储的值保持在所述电容器中；以及在所述触发器退出所述睡眠状态时导通以将所存储的值转移到所述第一节点。
示例8是根据示例7所述的触发器电路，还包括：第三IGZO晶体管，其耦接在所述第一IGZO晶体管与接地电位之间，所述第三IGZO晶体管的栅极耦接到所述电容器的所述第二端子；以及第四IGZO晶体管，其耦接在所述第二IGZO晶体管与所述接地电位之间，所述第四IGZO晶体管的栅极耦接到所述电容器的所述第一端子。
示例9是一种集成电路，包括：逻辑电路，所述逻辑电路在活动状态与睡眠状态之间转变；以及触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据，其中所述触发器电路包括：第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；电容器，其在所述电路块处于所述睡眠状态时存储所述数据信号的值；第一晶体管，其耦接在所述电容器的第一端子与所述第一节点之间；以及第二晶体管，其耦接在所述电容器的第二端子与所述第二节点之间，其中所述第一晶体管和所述第二晶体管用于接收保持信号。
示例10是根据示例9所述的集成电路，其中当所述逻辑电路从所述活动状态转变到所述睡眠状态时以及当所述逻辑电路从所述睡眠状态转变到所述活动状态时，所述第一晶体管和所述第二晶体管响应于所述保持信号而导通。
示例11是根据示例9所述的集成电路，其中所述第一晶体管和所述第二晶体管是IGZO晶体管。
示例12是根据示例9所述的集成电路，其中所述触发器电路还包括：第三晶体管，其耦接在所述电容器的所述第一端子与接地电位之间并且具有耦接到所述电容器的所述第二端子的栅极端子；以及第四晶体管，其耦接在所述电容器的所述第二端子与所述接地电位之间并具有耦接到所述电容器的所述第一端子的栅极端子。
示例13是根据示例12所述的集成电路，其中所述第一、第二、第三和第四晶体管是IGZO晶体管。
示例14是根据示例9所述的集成电路，还包括耦接到所述逻辑电路以控制所述逻辑电路在所述活动状态与所述睡眠状态之间的转变的功率管理电路。
示例15是根据示例14所述的集成电路，其中所述功率管理电路为了所述睡眠状态而关断提供给所述逻辑电路和所述触发器电路的电源。
示例16是一种集成电路，包括：逻辑电路，所述逻辑电路在活动状态与睡眠状态之间转变；以及触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据。所述触发器电路包括：第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的值；IGZO晶体管，其耦接在所述电容器与所述第一节点之间，所述IGZO晶体管在所述电路块从所述活动状态转变到所述睡眠状态时响应于保持信号而导通；第一晶体管，其具有耦接到所述IGZO晶体管与所述电容器之间的节点的栅极端子；以及第二晶体管，其耦接在所述第一晶体管与所述第二节点之间，所述第二晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于恢复信号而导通。
示例17是根据示例16所述的集成电路，其中所述电容器是第一电容器，并且所述IGZO晶体管是第一IGZO晶体管，并且其中所述触发器电路还包括：第二电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的反相值；第二IGZO晶体管，其耦接在所述第二电容器与所述第二节点之间，所述第二IGZO晶体管响应于所述保持信号而导通；第三晶体管，其具有耦接到所述第二IGZO晶体管与所述第二电容器之间的节点的栅极端子；以及第四晶体管，其耦接在所述第三晶体管与所述第一节点之间，所述第四晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于所述恢复信号而导通。
示例18是根据示例17所述的集成电路，其中所述第一、第二、第三和第四晶体管是n型金属氧化物半导体晶体管。
示例19是根据示例16所述的集成电路，还包括耦接到所述逻辑电路以控制所述逻辑电路在所述活动状态与所述睡眠状态之间的转变的功率管理电路。
示例20是根据示例19所述的集成电路，其中所述功率管理电路为了所述睡眠状态而关断提供给所述逻辑电路和所述触发器电路的电源。
示例21是一种计算机系统，包括：电池；一个或多个天线；以及处理器，其耦接到所述电池和所述一个或多个天线。所述处理器包括：逻辑电路；功率管理电路，所述功率管理电路在活动状态与睡眠状态之间切换所述逻辑电路；触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据，其中所述触发器电路包括：一个或多个互补金属氧化物半导体(CMOS)晶体管，其位于所述触发器电路的信号路径上；电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的值；以及薄膜晶体管(TFT)，其耦接在所述电容器与所述信号路径之间，所述TFT在所述逻辑电路转变到所述睡眠状态时响应于保持信号而导通以将所述值存储在所述电容器中，并且然后在所述逻辑电路处于所述睡眠状态时关断以将所述值保持在所述电容器中。
示例22是根据示例21所述的计算机系统，其中所述TFT的源极端子耦接到所述信号路径的第一节点，其中所述电容器耦接在所述TFT的漏极端子与接地电位之间，其中所述一个或多个晶体管形成在所述第一节点与所述信号路径的第二节点之间交叉耦接的第一反相器和第二反相器，并且其中所述触发器电路还包括：第一NMOS晶体管，其具有耦接到所述IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及第二NMOS晶体管，其耦接在所述第一晶体管与所述第二节点之间，所述第二NMOS晶体管在所述逻辑电路从所述睡眠状态转变到活动状态时响应于恢复信号而导通。
示例23是根据示例22所述的计算机系统，其中所述电容器是第一电容器并且所述TFT是第一TFT，并且其中所述触发器电路还包括：第二电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的反相值；第二TFT，其耦接在所述第二电容器与所述第二节点之间，所述第二TFT在所述触发器进入所述睡眠状态时导通以将所述数据信号的反相值存储在所述第二电容器中，并且然后关断以将所存储的反相值保持在所述第二电容器中；第三NMOS晶体管，其具有耦接到所述第二TFT的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及第四NMOS晶体管，其耦接在所述第三NMOS晶体管与所述第一节点之间，所述第四NMOS晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于所述恢复信号而导通。
示例24是根据示例21所述的计算机系统，其中所述TFT是耦接在所述电容器的第一端子与所述信号路径的第一节点之间的第一TFT，其中所述一个或多个晶体管形成在所述第一节点与所述信号路径的第二节点之间交叉耦接的第一反相器和第二反相器，并且其中所述触发器电路还包括耦接在所述电容器的第二端子与所述第二节点之间的第二TFT，其中所述第二TFT：在所述触发器进入所述睡眠状态时导通以将所述数据信号的值存储在所述电容器中，并且然后关断以将所存储的值保持在所述电容器中；以及在所述触发器退出所述睡眠状态时导通以将所存储的值转移到所述第一节点。
示例25是根据示例24所述的计算机系统，其中所述触发器电路还包括：第三TFT，其耦接在所述第一TFT与所述接地电位之间，所述第三TFT的栅极耦接到所述电容器的所述第二端子；以及第四TFT，其耦接在所述第二TFT与所述接地电位之间，所述第四TFT的栅极耦接到所述电容器的所述第一端子。
示例26是根据示例21所述的计算机系统，其中所述TFT是铟-镓锌氧化物(IGZO)晶体管。
尽管为了描述的目的在本文中示出和描述了某些实施例，但本申请旨在覆盖本文所讨论的实施例的任何改编或变化。因此，显而易见的是，本文描述的实施例仅由权利要求限制。
在本公开叙述“一个”或“第一”元素或其等同物的情况下，此类公开包括一个或多个这样的元素，既不要求也不排除两个或更多个这样的元素。此外，用于识别的元素的序数指示符(例如，第一、第二或第三)用于区分元素，并且除非另有说明，否则不表示或暗示所需或有限数量的这样元素，它们也不表示这样元素的特定位置或顺序。

Claims (20)

1.一种触发器电路，包括：
第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；
电容器，其在所述触发器电路处于睡眠状态时存储所述数据信号的值；
第一铟-镓锌氧化物IGZO晶体管，其耦接在所述电容器与所述第一节点之间，第一IGZO晶体管在所述触发器电路进入所述睡眠状态时导通以将所述数据信号的值存储在所述电容器中，然后关断以将所存储的值保持在所述电容器中；
第二IGZO晶体管，其耦接在所述电容器的第二端子与所述第二节点之间，所述第二IGZO晶体管在所述触发器电路进入所述睡眠状态时导通以将所述数据信号的值存储在所述电容器中，然后关断以将所存储的值保持在所述电容器中；以及在所述触发器电路退出所述睡眠状态时导通以将所存储的值转移到所述第一节点；
第三IGZO晶体管，其耦接在所述第一IGZO晶体管与接地电位之间，所述第三IGZO晶体管的栅极耦接到所述电容器的第二端子；以及
第四IGZO晶体管，其耦接在所述第二IGZO晶体管与所述接地电位之间，所述第四IGZO晶体管的栅极耦接到所述电容器的第一端子。
2.根据权利要求1所述的触发器电路，其中所述电容器耦接在所述第一IGZO晶体管的漏极端子与接地电位之间，并且其中所述触发器电路还包括：
第一晶体管，其具有耦接到所述第一IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及
第二晶体管，其耦接在所述第一晶体管与所述第二节点之间，所述第二晶体管响应于恢复信号而导通以将所述触发器电路从所述睡眠状态转变到活动状态。
3.根据权利要求2所述的触发器电路，其中所述第一晶体管和所述第二晶体管是n型金属氧化物半导体NMOS晶体管。
4.根据权利要求1所述的触发器电路，其中所述电容器是第一电容器，并且其中所述触发器电路还包括：
第二电容器，其在所述触发器电路处于所述睡眠状态时存储所述数据信号的反相值。
5.根据权利要求4所述的触发器电路，其中所述第一电容器耦接在所述第一IGZO晶体管的漏极端子与接地电位之间，其中所述第二电容器耦接在所述第二IGZO晶体管的漏极端子与所述接地电位之间，并且其中所述触发器电路还包括：
第一CMOS晶体管，其具有耦接到所述第一IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；
第二CMOS晶体管，其耦接在所述第一CMOS晶体管与所述第二节点之间，所述第二CMOS晶体管响应于恢复信号而导通以将所述触发器电路从所述睡眠状态转变到活动状态；
第三CMOS晶体管，其具有耦接到所述第二IGZO晶体管的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及
第四CMOS晶体管，其耦接在所述第三CMOS晶体管与所述第一节点之间，所述第四CMOS晶体管响应于所述恢复信号而导通以将所述触发器电路从所述睡眠状态转变到所述活动状态。
6.根据权利要求1所述的触发器电路，其中所述第一IGZO晶体管进一步在所述触发器电路退出所述睡眠状态时导通以将所存储的值转移到所述第一节点。
7.一种集成电路，包括：
逻辑电路，所述逻辑电路在活动状态与睡眠状态之间转变；以及
触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据，其中所述触发器电路包括：
第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；
电容器，其在所述集成电路处于所述睡眠状态时存储所述数据信号的值；
第一晶体管，其耦接在所述电容器的第一端子与所述第一节点之间；以及
第二晶体管，其耦接在所述电容器的第二端子与所述第二节点之间，其中所述第一晶体管和所述第二晶体管用于接收保持信号，
其中所述触发器电路还包括：
第三晶体管，其耦接在所述电容器的所述第一端子与接地电位之间并且具有耦接到所述电容器的所述第二端子的栅极端子；以及
第四晶体管，其耦接在所述电容器的所述第二端子与所述接地电位之间并具有耦接到所述电容器的所述第一端子的栅极端子。
8.根据权利要求7所述的集成电路，其中当所述逻辑电路从所述活动状态转变到所述睡眠状态时以及当所述逻辑电路从所述睡眠状态转变到所述活动状态时，所述第一晶体管和所述第二晶体管响应于所述保持信号而导通。
9.根据权利要求7所述的集成电路，其中所述第一晶体管和所述第二晶体管是IGZO晶体管。
10.根据权利要求7所述的集成电路，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是IGZO晶体管。
11.根据权利要求7至10中任一项所述的集成电路，还包括耦接到所述逻辑电路以控制所述逻辑电路在所述活动状态与所述睡眠状态之间的转变的功率管理电路。
12.根据权利要求11所述的集成电路，其中所述功率管理电路为了所述睡眠状态而关断提供给所述逻辑电路和所述触发器电路的电源。
13.一种集成电路，包括：
逻辑电路，所述逻辑电路在活动状态与睡眠状态之间转变；以及
触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据，其中所述触发器电路包括：
第一反相器和第二反相器，其交叉耦接在第一节点与第二节点之间，所述第一节点和所述第二节点耦接在所述触发器电路的信号路径上以在输入端子与输出端子之间传递数据信号；
电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的值；
IGZO晶体管，其耦接在所述电容器与所述第一节点之间，所述IGZO晶体管在所述集成电路从所述活动状态转变到所述睡眠状态时响应于保持信号而导通；
第一晶体管，其具有耦接到所述IGZO晶体管与所述电容器之间的节点的栅极端子；以及
第二晶体管，其耦接在所述第一晶体管与所述第二节点之间，所述第二晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于恢复信号而导通，
其中所述电容器是第一电容器，并且所述IGZO晶体管是第一IGZO晶体管，并且其中所述触发器电路还包括：
第二电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的反相值；
第二IGZO晶体管，其耦接在所述第二电容器与所述第二节点之间，所述第二IGZO晶体管响应于所述保持信号而导通；
第三晶体管，其具有耦接到所述第二IGZO晶体管与所述第二电容器之间的节点的栅极端子；以及
第四晶体管，其耦接在所述第三晶体管与所述第一节点之间，所述第四晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于所述恢复信号而导通。
14.根据权利要求13所述的集成电路，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是n型金属氧化物半导体晶体管。
15.根据权利要求13或14所述的集成电路，还包括耦接到所述逻辑电路以控制所述逻辑电路在所述活动状态与所述睡眠状态之间的转变的功率管理电路。
16.根据权利要求15所述的集成电路，其中所述功率管理电路为了所述睡眠状态而关断提供给所述逻辑电路和所述触发器电路的电源。
17.一种计算机系统，包括：
电池；
一个或多个天线；以及
处理器，其耦接到所述电池和所述一个或多个天线，所述处理器包括：
逻辑电路；
功率管理电路，所述功率管理电路在活动状态与睡眠状态之间切换所述逻辑电路；
触发器电路，所述触发器电路耦接到所述逻辑电路以便在所述逻辑电路处于所述睡眠状态时存储所述逻辑电路的数据，并且在所述逻辑电路从所述睡眠状态转变到所述活动状态时恢复所述数据，其中所述触发器电路包括：
一个或多个互补金属氧化物半导体CMOS晶体管，其位于所述触发器电路的信号路径上；
电容器，其在所述逻辑电路处于所述睡眠状态时存储数据信号的值；以及
薄膜晶体管TFT，其耦接在所述电容器与所述信号路径之间，所述TFT在所述逻辑电路转变到所述睡眠状态时响应于保持信号而导通以将所述值存储在所述电容器中，并且然后在所述逻辑电路处于所述睡眠状态时关断以将所述值保持在所述电容器中，
其中所述触发器电路还包括：
第一NMOS晶体管，其具有耦接到IGZO晶体管的漏极端子的栅极端子以及耦接到接地电位的漏极端子；以及
第二NMOS晶体管，其耦接在所述第一NMOS晶体管与所述信号路径的第二节点之间，所述第二NMOS晶体管在所述逻辑电路从所述睡眠状态转变到活动状态时响应于恢复信号而导通，并且
其中所述电容器是第一电容器并且所述TFT是第一TFT，并且其中所述触发器电路还包括：
第二电容器，其在所述逻辑电路处于所述睡眠状态时存储所述数据信号的反相值；
第二TFT，其耦接在所述第二电容器与所述第二节点之间，所述第二TFT在所述触发器电路进入所述睡眠状态时导通以将所述数据信号的反相值存储在所述第二电容器中，并且然后关断以将所存储的反相值保持在所述第二电容器中；
第三NMOS晶体管，其具有耦接到所述第二TFT的所述漏极端子的栅极端子以及耦接到所述接地电位的漏极端子；以及
第四NMOS晶体管，其耦接在所述第三NMOS晶体管与所述信号路径的第一节点之间，所述第四NMOS晶体管在所述逻辑电路从所述睡眠状态转变到所述活动状态时响应于所述恢复信号而导通。
18.根据权利要求17所述的计算机系统，其中所述TFT的源极端子耦接到所述信号路径的第一节点，其中所述电容器耦接在所述TFT的漏极端子与接地电位之间，其中所述一个或多个CMOS晶体管形成在所述第一节点与所述信号路径的第二节点之间交叉耦接的第一反相器和第二反相器。
19.根据权利要求17所述的计算机系统，其中所述第一TFT耦接在所述电容器的第一端子与所述信号路径的第一节点之间，其中所述一个或多个晶体管形成在所述第一节点与所述信号路径的第二节点之间交叉耦接的第一反相器和第二反相器，并且其中所述第二TFT耦接在所述电容器的第二端子与所述第二节点之间，其中所述第二TFT
在所述触发器电路退出所述睡眠状态时导通以将所存储的值转移到所述第一节点。
20.根据权利要求19所述的计算机系统，其中所述触发器电路还包括：
第三TFT，其耦接在所述第一TFT与接地电位之间，所述第三TFT的栅极耦接到所述电容器的所述第二端子；以及
第四TFT，其耦接在所述第二TFT与所述接地电位之间，所述第四TFT的栅极耦接到所述电容器的所述第一端子。
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