CN118782112A - 半导体装置、存储器及电子设备 - Google Patents

Abstract

本公开实施例提供一种半导体装置、存储器及电子设备，其中半导体装置包括：第一芯片和第二芯片在内的至少两个芯片，芯片均包括：熔丝电路，用于通过烧录熔丝，生成并输出第一信号和第二信号；外部焊盘，用于接收输入至芯片的第三信号；控制电路，连接外部焊盘和熔丝电路；控制电路用于根据第一信号、第二信号和第三信号确定控制电路所在的芯片在至少两个芯片中执行命令的次序。

Description

半导体装置、存储器及电子设备

技术领域

本公开涉及半导体技术领域，涉及但不限于一种半导体装置、存储器及电子设备。

背景技术

随着当今科学技术的不断发展，半导体器件被广泛地应用于各种电子设备和电子产品。例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)，静态随机存取存储器(Static Random-Access Memory，SRAM)以及NAND存储器等，都是计算机中常用的半导体存储器件。

近年来，随着消费市场对于大容量存储器装置的需求不断增加，存储器装置中可以包含有封装在一起的多个存储器芯片，且存储器芯片之间可以通过信号线、穿硅通孔(Through Silicon Via，TSV)、焊盘等方式互相连接和通信。然而，目前的多芯片封装件仍存在各芯片配置灵活性较差，封装和生产流程复杂、难度较大等问题。

发明内容

有鉴于此，本公开实施例提供了一种半导体装置、存储器及电子设备。

第一方面，本公开实施例提供了一种半导体装置，包括：第一芯片和第二芯片在内的至少两个芯片，所述芯片均包括：熔丝电路，用于通过烧录熔丝，生成并输出第一信号和第二信号；外部焊盘，用于接收输入至所述芯片的第三信号；控制电路，连接所述外部焊盘和所述熔丝电路；所述控制电路用于根据所述第一信号、所述第二信号和所述第三信号确定所述控制电路所在的芯片在至少两个所述芯片中执行命令的次序。

在一些实施例中，所述控制电路包括：主从确定电路，用于根据所述第一信号、所述第二信号和所述第三信号确定所述芯片的主从类型并输出主从确定信号；仲裁器电路，连接所述主从确定电路，所述仲裁器电路用于根据所述主从确定信号确定所述仲裁器电路所在的芯片在至少两个所述芯片中执行所述命令的次序。

在一些实施例中，所述主从确定电路包括：选择电路，用于根据所述第一信号输出所述第二信号或与所述第三信号电平相反的第四信号作为主从确定信号。

在一些实施例中，所述熔丝电路的第一输出端用于输出所述第一信号，所述熔丝电路的第二输出端用于输出所述第二信号，所述选择电路包括：第一反相器，所述第一反相器的输入端连接所述熔丝电路的第一输出端；第一与非门，所述第一与非门的第一输入端连接所述熔丝电路的第二输出端，所述第一与非门的第二输入端连接所述第一反相器的输出端；第二反相器，所述第二反相器的输入端连接所述第一与非门的输出端；第三反相器，连接所述外部焊盘；用于输出与所述第三信号电平相反的所述第四信号；第二与非门，所述第二与非门的第一输入端连接所述熔丝电路的第一输出端，所述第二与非门的第二输入端连接所述第三反相器的输出端；第四反相器，所述第四反相器的输入端连接所述第二与非门的输出端；第一或非门，所述第一或非门的第一输入端连接所述第二反相器的输出端，所述第一或非门的第二输入端连接所述第四反相器的输出端；第五反相器，所述第五反相器的输入端连接所述第一或非门的输出端，所述第五反相器的输出端用于输出所述主从确定信号。

在一些实施例中，所述半导体装置还包括第一校准电阻，所述第一芯片和所述第二芯片均耦接至所述第一校准电阻，所述第一芯片和所述第二芯片配置为通过所述第一校准电阻执行电阻校准操作。

在一些实施例中，在所述主从确定电路确定所在的芯片为主芯片，并输出第一电平的所述主从确定信号的情况下，所述仲裁器电路确定所在的芯片第一个执行电阻校准操作；在所述主从确定电路确定所在的芯片为从芯片，并输出第二电平的所述主从确定信号的情况下，所述仲裁器电路确定所在的芯片第二个执行所述电阻校准操作。

在一些实施例中，所述半导体装置还包括：基板、第三芯片和第四芯片；所述第一芯片和所述第二芯片位于所述基板上的同一平面内，所述第三芯片堆叠于所述第一芯片上，所述第四芯片堆叠于所述第二芯片上；所述芯片均包括第一校准引脚和第二校准引脚；所述第一校准引脚用于在所述芯片完成所述电阻校准操作的情况下输出校准完成信号，所述第二校准引脚用于在另一所述芯片完成所述电阻校准操作的情况下接收另一所述芯片输出的所述校准完成信号；其中，所述第一芯片的所述第一校准引脚连接至所述第二芯片的所述第二校准引脚，所述第一芯片的所述第二校准引脚连接至所述第二芯片的所述第一校准引脚；所述第三芯片的所述第一校准引脚连接至所述第四芯片的所述第二校准引脚，所述第三芯片的所述第二校准引脚连接至所述第四芯片的所述第一校准引脚。

在一些实施例中，所述半导体装置还包括第二校准电阻，所述第三芯片和所述第四芯片均耦接至所述第二校准电阻，所述第三芯片和所述第四芯片配置为通过所述第二校准电阻执行所述电阻校准操作。

在一些实施例中，所述半导体装置还包括：第五芯片、第六芯片和第三校准电阻；所述第五芯片堆叠于所述第三芯片上，所述第六芯片堆叠于所述第四芯片上；所述第一芯片、所述第二芯片、所述第三芯片和所述第四芯片均耦接至所述第一校准电阻；所述第五芯片和所述第六芯片均耦接至所述第三校准电阻；所述第一芯片、所述第二芯片、所述第三芯片和所述第四芯片配置为通过所述第一校准电阻执行所述电阻校准操作；所述第五芯片和所述第六芯片配置为通过所述第三校准电阻执行所述电阻校准操作。

在一些实施例中，所述熔丝电路还用于通过烧录熔丝，生成并输出第五信号；所述仲裁器电路还连接所述熔丝电路，所述仲裁器电路还用于根据所述主从确定信号和所述第五信号确定所述仲裁器电路所在的芯片在多个芯片中执行所述命令的次序。

在一些实施例中，在所述主从确定信号为第一电平，所述第五信号为第一电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第一个执行所述电阻校准操作；在所述主从确定信号为第一电平，所述第五信号为第二电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第二个执行所述电阻校准操作；在所述主从确定信号为第二电平，所述第五信号为第一电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第三个执行所述电阻校准操作；在所述主从确定信号为第二电平，所述第五信号为第二电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第四个执行所述电阻校准操作。

在一些实施例中，所述熔丝电路还用于通过烧录熔丝，生成并输出第六信号；所述仲裁器电路还连接所述熔丝电路，所述熔丝电路还配置为通过所述第六信号启用或禁用所述仲裁器电路。

在一些实施例中，所述熔丝电路还配置为通过所述第一信号，调整输入至所述芯片的多个命令地址信号的引脚顺序。

第二方面，本公开实施例提供了一种存储器，包括如上述实施例中任一所述的半导体装置。

第三方面，本公开实施例提供了一种电子设备，包括如上述实施例中任一所述的半导体装置。

本公开实施例提供的半导体装置中至少包括两个芯片，每个芯片中均包括熔丝电路、外部焊盘和控制电路，其中，控制电路用于根据熔丝电路输出的第一信号和第二信号，以及外部焊盘输出的第三信号确定所在芯片在至少两个芯片中执行命令的次序。如此，可以根据从芯片外部接收的第三信号，配置该芯片在至少两个芯片中执行命令的次序，使得封装时多个芯片的配置可以相同，即无需按照特定配置区分各个芯片并进行相应的封装，简化了封装和生产流程，有利于提高每个芯片使用时的灵活性。

附图说明

图1为本公开实施例提供的一种半导体装置的示意图；

图2为本公开实施例提供的另一种半导体装置的示意图；

图3为本公开实施例提供的另一种半导体装置中控制电路的示意图；

图4为本公开实施例提供的另一种半导体装置中选择电路的示意图；

图5为本公开实施例提供的另一种半导体装置中第一校准电阻的示意图；

图6为本公开实施例提供的另一种半导体装置中第三芯片和第四芯片的示意图；

图7为本公开实施例提供的另一种半导体装置中第二校准电阻的示意图；

图8为本公开实施例提供的另一种半导体装置中第五芯片和第六芯片的示意图；

图9为本公开实施例提供的另一种半导体装置中第三校准电阻的示意图；

图10为本公开实施例提供的又一种半导体装置的示意图；

图11为本公开实施例提供的又一种半导体装置中第七芯片和第八芯片的示意图；

图12为本公开实施例提供的又一种半导体装置中第四校准电阻的示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。

一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。

除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

在一些实施例中，如图1所示，半导体装置100包括第一芯片101和第二芯片102在内的至少两个芯片，每个芯片均包括熔丝电路110和控制电路120；其中熔丝电路110用于通过烧录熔丝，生成并输出启用信号En、第一确定信号Add1和第二确定信号Add0；控制电路120中具有仲裁器电路121，仲裁器电路121连接熔丝电路110，并用于根据启用信号En、第一确定信号Add1和第二确定信号Add0，确定控制电路120所在的芯片在至少两个芯片中执行命令的次序。

在本公开实施例中，半导体装置100可以位于存储器中，而存储器通过ZQ校准(ZQCalibration)来调节每个芯片中数据输入输出电路的阻抗，以保持数据信号的完整性，本公开中的芯片可以为裸片(Die)。其中，第一芯片101和第二芯片102可以连接至同一个校准电阻103，控制电路120可以位于存储芯片外围电路中的ZQ校准模块中，且每个芯片的仲裁器电路121可以根据熔丝电路110生成的启用信号En、第一确定信号Add1和第二确定信号Add0，确定该芯片在多个芯片中执行命令的次序，这里的命令可以包括由存储器控制器发出的ZQ校准命令，且多个芯片可以同时接收到ZQ校准命令。示例性地，熔丝电路110烧录生成的启用信号En可以用于启用或者禁用仲裁器电路121，而第一确定信号Add1和第二确定信号Add0则可以用于确定该芯片的主从角色。具体上述各信号的真值及对应该芯片的主从角色如表1所示，其中“0”代表逻辑低电平，“1”代表逻辑高电平。可以理解的是，由于是通过烧录生成第一确定信号Add1和第二确定信号Add0，故在多个芯片封装之前，各芯片的主从角色已经确定。在一些实施例中，半导体装置100中主芯片和从芯片的数量可以相同。

表1

如此，主芯片会先通过校准电阻103进行ZQ校准，在主芯片完成校准之后，从芯片再通过校准电阻103进行ZQ校准。示例性地，第一芯片101被配置为主芯片，而第二芯片102被配置为从芯片，当第一芯片101通过校准电阻103完成ZQ校准时，第一芯片101通过自身的第一校准引脚ZQTX发送校准完成信号至第二芯片102的第二校准引脚ZQRX，从而使得第二芯片102开始ZQ校准。可以理解的是，半导体装置100中的多个芯片可以按照预定次序执行命令，如多个主芯片可以同时进行ZQ校准，而后多个从芯片可以同时进行ZQ校准，有利于提高存储器的工作效率。需要说明的是，半导体装置100中的多个芯片也可以仅有一个主芯片，其余均为从芯片，不同从芯片之间存在根据熔丝烧录的信息确定命令执行次序。

然而，由于各个芯片通过自身的熔丝电路烧录生成上述信号以配置主从角色，故在封装之前，各芯片的主从角色已经确定，这就要求在做封装时，需要严格按照芯片的主从角色进行封装配置，增加了封装难度，出错可能性增大。其次，由于需要生产不同配置的芯片，且理论上主芯片和从芯片的数量需要一致，这就要求控制芯片上熔丝单元的数量，并做好标记以区分主芯片和从芯片，由此增加了不必要的生产控制流程，增大了生产难度。另外，由于每个芯片限定了主从角色，故各个芯片使用时的灵活性较低。

第一方面，如图2所示，本公开实施例提供了一种半导体装置200，包括：第一芯片201和第二芯片202在内的至少两个芯片，所述芯片均包括：熔丝电路210，用于通过烧录熔丝，生成并输出第一信号EnCaSwap和第二信号ZqAdd0；外部焊盘204，用于接收输入至所述芯片的第三信号CaSwap；控制电路220，连接所述外部焊盘204和所述熔丝电路210；所述控制电路220用于根据所述第一信号EnCaSwap、所述第二信号ZqAdd0和所述第三信号CaSwap确定所述控制电路220所在的芯片在至少两个所述芯片中执行命令的次序。

在本公开实施例中，半导体装置200可以位于存储器中，其中，第一芯片201和第二芯片202可以连接至同一个校准电阻。每个芯片中，熔丝电路210可以通过烧录熔丝生成并输出第一信号EnCaSwap和第二信号ZqAdd0，外部焊盘204可以接收来自于芯片外部的第三信号CaSwap，控制电路220可以位于存储芯片外围电路中的ZQ校准模块中。这里的第二信号ZqAdd0可以对应于上述实施例中的第二确定信号，而第三信号CaSwap则可以用于交换输入至芯片的命令地址信号的引脚顺序。

示例性地，控制电路220可以根据第一信号EnCaSwap的电平，选择根据第二信号ZqAdd0或者根据第三信号CaSwap确定该芯片在至少两个芯片中执行命令的次序，这里的命令可以包括由存储器控制器发出的ZQ校准命令，且多个芯片可以同时接收到ZQ校准命令。如在半导体装置200中每个芯片的熔丝电路210生成的第一信号EnCaSwap电平为高的情况下，各芯片中的控制电路220可以根据来自于芯片外部的第三信号CaSwap确定该芯片的主从角色。其中，主芯片可以在从芯片之前执行相应的命令，即主芯片先通过校准电阻进行ZQ校准，在主芯片完成校准之后，从芯片再通过校准电阻进行ZQ校准。如此，各个芯片中熔丝电路210烧录生成的第一信号EnCaSwap的电平可以相同，且各个芯片中熔丝电路210烧录生成的第二信号ZqAdd0的电平也可以相同，即半导体装置200中的各个芯片的配置可以相同，各个芯片之间并无区别，故在芯片的生产和封装过程中无需考虑芯片的主从角色，有利于简化封装及生产流程，同时也提高了每个芯片在使用时的灵活性。

而在半导体装置200中每个芯片的熔丝电路210生成的第一信号EnCaSwap电平为低的情况下，各芯片中的控制电路220还可以根据熔丝电路210烧录生成的第二信号ZqAdd0确定该芯片的主从角色，如此，多个芯片的配置可能并不相同，在生产和封装的过程中需要注意各个芯片的主从角色。也就是说，本实施例兼容了图1对应实施例的方案，以满足实际使用时的不同需求。

在一些实施例中，ZQ校准可以包括上拉(Pull Up)校准和下拉(Pull Down)校准两个过程。示例性地，芯片会先通过校准电阻进行下拉校准，以校准下拉电路的阻抗，然后再利用下拉电路进行上拉校准，以校准上拉电路的阻抗。如此，本公开提供的半导体装置200中，在主芯片完成下拉校准后，从芯片即可开始进行下拉校准，也就是说，在主芯片进行上拉校准的过程中，从芯片可以同时进行下拉校准，以减少ZQ校准的时间。

在一些实施例中，所述熔丝电路210还配置为通过所述第一信号EnCaSwap，调整输入至所述芯片的多个命令地址信号的引脚顺序。

在本公开实施例中，半导体装置200中的多个芯片可以封装在基板上，基板上具有用于传输多个命令地址信号的引脚，而每个芯片上也具有对应的用于接收多个命令地址信号的引脚。在基板的引脚与芯片的引脚所传输的命令地址信号的顺序不同的情况下，第一信号EnCaSwap可以用于调整输入至芯片的多个命令地址信号的引脚顺序。示例性地，如基板的引脚传输的命令地址信号的顺序为CA[5:0]，而芯片的引脚接收的命令地址信号的顺序为CA[0:5]，此时该芯片熔丝电路210生成的第一信号EnCaSwap的电平可以为高，以交换输入至该芯片的命令地址信号的引脚顺序。

在一些实施例中，如图3所示，所述控制电路220包括：主从确定电路230，用于根据所述第一信号EnCaSwap、所述第二信号ZqAdd0和所述第三信号CaSwap确定所述芯片的主从类型并输出主从确定信号ZqSeq；仲裁器电路240，连接所述主从确定电路230，所述仲裁器电路240用于根据所述主从确定信号ZqSeq确定所述仲裁器电路240所在的芯片在至少两个所述芯片中执行所述命令的次序。

在本公开实施例中，控制电路220包括主从确定电路230和仲裁器电路240。其中，主从确定电路230的输入端连接熔丝电路210和外部焊盘204，并用于根据第一信号EnCaSwap、第二信号ZqAdd0和第三信号CaSwap确定该芯片的主从类型并输出主从确定信号ZqSeq；仲裁器电路240的输入端连接主从确定电路230的输出端，仲裁器电路240可以根据主从确定信号ZqSeq的电平确定该芯片在至少两个芯片中执行命令的次序。示例性地，在第一信号EnCaSwap的电平为高的情况下，主从确定电路230根据第三信号CaSwap确定该芯片的主从类型，并输出与第三信号CaSwap电平相反的主从确定信号ZqSeq；在第一信号EnCaSwap的电平为低的情况下，主从确定电路230根据第二信号ZqAdd0确定该芯片的主从类型，并输出与第二信号ZqAdd0电平相同的主从确定信号ZqSeq。如此，在主从确定信号ZqSeq的电平为高的情况下，即该芯片被确定为主芯片，仲裁器电路240可以控制该芯片优先执行相应的命令，如进行ZQ校准；在主从确定信号ZqSeq的电平为低的情况下，即该芯片被确定为从芯片，仲裁器电路240可以控制该芯片在主芯片之后执行相应的命令。

在一些实施例中，如图3所示，所述熔丝电路210还用于通过烧录熔丝，生成并输出第六信号EnArb；所述仲裁器电路240还连接所述熔丝电路210，所述熔丝电路210还配置为通过所述第六信号EnArb启用或禁用所述仲裁器电路240。

在本公开实施例中，熔丝电路210还可以通过烧录熔丝，生成并输出第六信号EnArb，这里的第六信号可以与上述实施例中的启用信号相同。仲裁器电路240的还可以连接至熔丝电路210，熔丝电路210可以通过第六信号EnArb启用或禁用仲裁器电路240。示例性地，在第六信号EnArb的电平为高的情况下，仲裁器电路240被启用，而在第六信号EnArb的电平为低的情况下，仲裁器电路240被禁用，如此可以在特定的时间段内关闭仲裁器电路240，从而降低芯片的功耗。

在一些实施例中，如图3所示，所述主从确定电路230包括：选择电路231，用于根据所述第一信号EnCaSwap输出所述第二信号ZqAdd0或与所述第三信号CaSwap电平相反的第四信号CaSwap_B作为主从确定信号ZqSeq。

在本公开实施例中，选择电路231位于主从确定电路230中。在第一信号EnCaSwap的电平为高的情况下，选择电路231根据第三信号CaSwap确定该芯片的主从类型，并输出与第三信号CaSwap电平相反的第四信号CaSwap_B以作为主从确定信号ZqSeq；在第一信号EnCaSwap的电平为低的情况下，选择电路231根据第二信号ZqAdd0确定该芯片的主从类型，并输出第二信号ZqAdd0以作为主从确定信号ZqSeq。表2示例性地给出了第一信号EnCaSwap、第二信号ZqAdd0、第三信号CaSwap、第四信号CaSwap_B以及第六信号EnArb的真值及对应该芯片的主从角色。

表2

在一些实施例中，如图4所示，所述熔丝电路210的第一输出端用于输出所述第一信号EnCaSwap，所述熔丝电路210的第二输出端用于输出所述第二信号ZqAdd0，所述选择电路231包括：第一反相器232，所述第一反相器232的输入端连接所述熔丝电路210的第一输出端；第一与非门233，所述第一与非门233的第一输入端连接所述熔丝电路210的第二输出端，所述第一与非门233的第二输入端连接所述第一反相器232的输出端；第二反相器234，所述第二反相器234的输入端连接所述第一与非门233的输出端；第三反相器235，连接所述外部焊盘204；用于输出与所述第三信号CaSwap电平相反的所述第四信号CaSwap_B；第二与非门236，所述第二与非门236的第一输入端连接所述熔丝电路210的第一输出端，所述第二与非门236的第二输入端连接所述第三反相器235的输出端；第四反相器237，所述第四反相器237的输入端连接所述第二与非门236的输出端；第一或非门238，所述第一或非门238的第一输入端连接所述第二反相器234的输出端，所述第一或非门238的第二输入端连接所述第四反相器237的输出端；第五反相器239，所述第五反相器239的输入端连接所述第一或非门238的输出端，所述第五反相器239的输出端用于输出所述主从确定信号ZqSeq。

在本公开实施例中，熔丝电路210可以具有用于输出第一信号EnCaSwap的第一输出端和用于输出第二信号ZqAdd0的第二输出端。选择电路231中具体包括第一反相器232、第一与非门233、第二反相器234、第三反相器235、第二与非门236、第四反相器237、第一或非门238以及第五反相器239，选择电路231中各器件的连接关系如图4所示，这里不再赘述。如此，选择电路231可以根据第一信号EnCaSwap输出第二信号ZqAdd0或与第三信号CaSwap电平相反的第四信号CaSwap_B作为主从确定信号ZqSeq，具体各信号的真值与对应该芯片的主从角色可以参考表2。

可以理解的是，在各个芯片中熔丝电路210生成的第一信号EnCaSwap电平为高的情况下，选择电路231输出的主从确定信号ZqSeq的电平与来自于芯片外部的第三信号CaSwap的电平相反，也就是说，此时各个芯片中熔丝电路210烧录生成的第一信号EnCaSwap的电平可以相同，且各个芯片中熔丝电路210烧录生成的第二信号ZqAdd0的电平也可以相同，即半导体装置中的各个芯片的配置可以相同，各个芯片之间并无区别。故在芯片的生产和封装过程中无需考虑芯片的主从角色，也无需考虑封装件中主从芯片的数量比例，有利于简化封装及生产流程。此外，各个芯片之间并无区别，每个芯片即可以作为主芯片，也可以作为从芯片，极大提高了多芯片组合时的灵活性。

在一些实施例中，如图5所示，所述半导体装置200还包括第一校准电阻203，所述第一芯片201和所述第二芯片202均耦接至所述第一校准电阻203，所述第一芯片201和所述第二芯片202配置为通过所述第一校准电阻203执行电阻校准操作。

在本公开实施例中，第一芯片201和第二芯片202共同连接至第一校准电阻203，也就是说，第一芯片201和第二芯片202都使用第一校准电阻203进行ZQ校准。如此，第一芯片201和第二芯片202中的主芯片先通过第一校准电阻203进行ZQ校准，在主芯片完成校准之后，从芯片再通过第一校准电阻203进行ZQ校准。

在一些实施例中，在所述主从确定电路230确定所在的芯片为主芯片，并输出第一电平的所述主从确定信号ZqSeq的情况下，所述仲裁器电路240确定所在的芯片第一个执行电阻校准操作；在所述主从确定电路230确定所在的芯片为从芯片，并输出第二电平的所述主从确定信号ZqSeq的情况下，所述仲裁器电路240确定所在的芯片第二个执行所述电阻校准操作。

示例性地，当主从确定电路230确定该芯片为主芯片时，会同时输出高电平的主从确定信号ZqSeq，此时仲裁器电路240会根据高电平的主从确定信号ZqSeq，控制该芯片第一个执行ZQ校准操作；而当主从确定电路230确定该芯片为从芯片时，会同时输出低电平的主从确定信号ZqSeq，此时仲裁器电路240会根据低电平的主从确定信号ZqSeq，控制该芯片第二个执行ZQ校准操作。可以理解的是，上述“第一电平”也可以是低电平，而“第二电平”也可以是高电平，这里不作限制。

在一些实施例中，如图6所示，所述半导体装置200还包括：基板205、第三芯片206和第四芯片207；所述第一芯片201和所述第二芯片202位于所述基板205上的同一平面内，所述第三芯片206堆叠于所述第一芯片201上，所述第四芯片207堆叠于所述第二芯片202上；所述芯片均包括第一校准引脚ZQTX和第二校准引脚ZQRX；所述第一校准引脚ZQTX用于在所述芯片完成所述电阻校准操作的情况下输出校准完成信号，所述第二校准引脚ZQRX用于在另一所述芯片完成所述电阻校准操作的情况下接收另一所述芯片输出的所述校准完成信号；其中，所述第一芯片201的所述第一校准引脚ZQTX连接至所述第二芯片202的所述第二校准引脚ZQRX，所述第一芯片201的所述第二校准引脚ZQRX连接至所述第二芯片202的所述第一校准引脚ZQTX；所述第三芯片206的所述第一校准引脚ZQTX连接至所述第四芯片207的所述第二校准引脚ZQRX，所述第三芯片206的所述第二校准引脚ZQRX连接至所述第四芯片207的所述第一校准引脚ZQTX。

在本公开实施例中，半导体装置200中包括基板205、第一芯片201、第二芯片202、第三芯片206和第四芯片207。第一芯片201和第二芯片202位于基板205上，而第三芯片206和第四芯片207分别堆叠在第一芯片201和第二芯片202上。第一芯片201与第二芯片202可以为一对具有主从关系的芯片，而第三芯片206和第四芯片207可以为一对具有主从关系的芯片。如此，在主芯片完成ZQ校准后，主芯片可以通过自身的第一校准引脚ZQTX输出校准完成信号，从芯片可以通过自身的第二校准引脚ZQRX接收主芯片输出的校准完成信号，故从芯片可以在主芯片完成ZQ校准后再进行ZQ校准。可以理解的是，由于每个芯片上都具有第一校准引脚ZQTX和第二校准引脚ZQRX，故每个芯片既可以被配置为主芯片，并通过第一校准引脚ZQTX输出校准完成信号，也可以被配置为从芯片，并通过第二校准引脚ZQRX接收校准完成信号。

在一些实施例中，第一芯片201和基板205之间，第二芯片202和基板205之间可以具有芯片附着膜(Die Attach Film，DAF)，以加强芯片与基板之间的连接强度；第三芯片206和第一芯片201之间，第四芯片207和第二芯片202之间可以具有压线薄膜(Film overWire，FOW)，以加强堆叠的两层芯片之间的连接强度。

在一些实施例中，如图7所示，所述半导体装置还包括第二校准电阻250，所述第三芯片206和所述第四芯片207均耦接至所述第二校准电阻250，所述第三芯片206和所述第四芯片207配置为通过所述第二校准电阻250执行所述电阻校准操作。

在本公开实施例中，第一芯片201和第二芯片202共同连接至第一校准电阻203，第三芯片206和第四芯片207共同连接至第二校准电阻250。也就是说，第一芯片201和第二芯片202都使用第一校准电阻203进行ZQ校准，第三芯片206和第四芯片207都使用第二校准电阻250进行ZQ校准。如此，两个芯片共用一个校准电阻，故每个芯片可以仅通过1bit的信号(即只有“0”或者“1”两个状态的信号)，来确定该芯片在二者中执行校准的次序。示例性地，每个芯片中的仲裁器电路可以通过1bit的主从确定信号，确定该芯片是第一个进行ZQ校准(主芯片)，还是第二个进行ZQ校准(从芯片)。

如此，在半导体装置200中具有4个芯片的情况下，可以按照上述实施例对各个芯片进行配置，即其中两个芯片连接一个校准电阻，另外两个芯片连接另一个校准电阻，以按照合理的顺序对每个芯片进行ZQ校准。

在一些实施例中，如图8所示，所述半导体装置200还包括：第五芯片208、第六芯片209和第三校准电阻260；所述第五芯片208堆叠于所述第三芯片206上，所述第六芯片209堆叠于所述第四芯片207上；如图9所示，所述第一芯片201、所述第二芯片202、所述第三芯片206和所述第四芯片207均耦接至所述第一校准电阻203；所述第五芯片208和所述第六芯片209均耦接至所述第三校准电阻260；所述第一芯片201、所述第二芯片202、所述第三芯片206和所述第四芯片207配置为通过所述第一校准电阻203执行所述电阻校准操作；所述第五芯片208和所述第六芯片209配置为通过所述第三校准电阻260执行所述电阻校准操作。

在本公开实施例中，第一芯片201、第二芯片202、第三芯片206和第四芯片207共同连接至第一校准电阻203，第五芯片208和第六芯片209共同连接至第三校准电阻260。如此，第五芯片208和第六芯片209中的任意一个芯片可以仅通过1bit的信号(即只有“0”或者“1”两个状态的信号)，以确定该芯片在二者中执行校准的次序。而第一芯片201、第二芯片202、第三芯片206和第四芯片207中的任意一个芯片则需要通过2bit的信号(即有“00”、“01”、“10”、“11”四个状态的信号)，以确定该芯片在四个芯片中执行校准的次序。也就是说，第一芯片201、第二芯片202、第三芯片206和第四芯片207中的任意一个芯片，除了1bit的主从确定信号之外，还需要另一个1bit的信号来确定该芯片执行ZQ校准的次序。

在一些实施例中，如图10所示，所述熔丝电路210还用于通过烧录熔丝，生成并输出第五信号ZqAdd1；所述仲裁器电路240还连接所述熔丝电路210，所述仲裁器电路240还用于根据所述主从确定信号ZqSeq和所述第五信号ZqAdd1确定所述仲裁器电路240所在的芯片在多个芯片中执行所述命令的次序。

在本公开实施例中，熔丝电路210还可以通过烧录生成并输出第五信号ZqAdd1；而仲裁器电路240还连接熔丝电路210，并接收第五信号ZqAdd1和主从确定信号ZqSeq，从而确定该芯片在多个芯片中执行命令的次序。也就是说，第五信号ZqAdd1和主从确定信号ZqSeq可以共同构成2bit的信号，以确定该芯片在连接至同一个校准电阻的四个芯片中执行ZQ校准的次序。

在一些实施例中，在所述主从确定信号ZqSeq为第一电平，所述第五信号ZqAdd1为第一电平的情况下，所述仲裁器电路240确定所述仲裁器电路所在的芯片第一个执行所述电阻校准操作；在所述主从确定信号ZqSeq为第一电平，所述第五信号ZqAdd1为第二电平的情况下，所述仲裁器电路240确定所述仲裁器电路所在的芯片第二个执行所述电阻校准操作；在所述主从确定信号ZqSeq为第二电平，所述第五信号ZqAdd1为第一电平的情况下，所述仲裁器电路240确定所述仲裁器电路所在的芯片第三个执行所述电阻校准操作；在所述主从确定信号ZqSeq为第二电平，所述第五信号ZqAdd1为第二电平的情况下，所述仲裁器电路240确定所述仲裁器电路所在的芯片第四个执行所述电阻校准操作。

在本公开实施例中，第五信号ZqAdd1和主从确定信号ZqSeq可以构成具有“00”、“01”、“10”、“11”四个状态的2bit信号，从而使得仲裁器电路240可以确定该芯片在连接至同一个校准电阻的四个芯片中执行ZQ校准的次序。示例性地，表3示出了第一信号EnCaSwap、第二信号ZqAdd0、第三信号CaSwap、主从确定信号ZqSeq、第五信号ZqAdd1的真值，及对应的该芯片在四个芯片中执行电阻校准的次序。可以理解的是，上述“第一电平”也可以是低电平，而“第二电平”也可以是高电平，这里不作限制。

表3

如此，在半导体装置200中具有6个芯片的情况下，可以按照上述实施例对各个芯片进行配置，即其中两个芯片连接一个校准电阻，另外四个芯片连接另一个校准电阻，以按照合理的顺序对每个芯片进行ZQ校准。

在一些实施例中，如图11所示，半导体装置200中还包括堆叠于第五芯片208上的第七芯片271，和堆叠于第六芯片209上的第八芯片272。示例性地，如图12所示，第一芯片201、第二芯片202、第三芯片206和第四芯片207共同连接至第一校准电阻203，第五芯片208、第六芯片209、第七芯片271和第八芯片272共同连接至第四校准电阻280。相似地，可以使用第五信号ZqAdd1和主从确定信号ZqSeq的组合，构成具有“00”、“01”、“10”、“11”四个状态的2bit信号，从而确定连接至同一个校准电阻的四个芯片执行ZQ校准的次序。

如此，在半导体装置200中具有8个芯片的情况下，可以按照上述实施例对各个芯片进行配置，即其中四个芯片连接一个校准电阻，另外四个芯片连接另一个校准电阻，以按照合理的顺序对每个芯片进行ZQ校准。

第二方面，本公开实施例提供了一种存储器，包括如上述实施例中任一所述的半导体装置。

在本公开实施例中，存储器包括但不限于DRAM、SRAM、铁电随机存取存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存取存储器(MagnetoresistiveRandom Access Memory，MRAM)、相变随机存取存储器(Phase Change Random AccessMemory，PCRAM)、阻变随机存取存储器(Resistive Random Access Memory，RRAM)、纳米随机存取存储器(Nano Random Access Memory，NRAM)等。在一些实施例中，存储器还可以是非易失性存储器，如快闪存储器(Flash Memory)。存储器中可以包括上述实施例中任一所述的半导体装置，如此，可以根据从芯片外部接收的第三信号，配置该芯片在至少两个芯片中执行命令的次序，使得封装时多个芯片的配置可以相同，即无需按照特定配置区分各个芯片并进行相应的封装，简化了封装和生产流程，有利于提高每个芯片使用时的灵活性。

第三方面，本公开实施例提供了一种电子设备，包括如上述实施例中任一所述的半导体装置。

在本公开实施例中，电子设备包括但不限于移动电话、台式计算机、笔记本计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备等，且电子设备中包括上述实施例中任一所述的半导体装置。

需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体装置，其特征在于，包括：

第一芯片和第二芯片在内的至少两个芯片，所述芯片均包括：

熔丝电路，用于通过烧录熔丝，生成并输出第一信号和第二信号；

外部焊盘，用于接收输入至所述芯片的第三信号；

控制电路，连接所述外部焊盘和所述熔丝电路；所述控制电路用于根据所述第一信号、所述第二信号和所述第三信号确定所述控制电路所在的芯片在至少两个所述芯片中执行命令的次序。

2.根据权利要求1所述的半导体装置，其特征在于，所述控制电路包括：

主从确定电路，用于根据所述第一信号、所述第二信号和所述第三信号确定所述芯片的主从类型并输出主从确定信号；

仲裁器电路，连接所述主从确定电路，所述仲裁器电路用于根据所述主从确定信号确定所述仲裁器电路所在的芯片在至少两个所述芯片中执行所述命令的次序。

3.根据权利要求2所述的半导体装置，其特征在于，所述主从确定电路包括：选择电路，用于根据所述第一信号输出所述第二信号或与所述第三信号电平相反的第四信号作为主从确定信号。

4.根据权利要求3所述的半导体装置，其特征在于，所述熔丝电路的第一输出端用于输出所述第一信号，所述熔丝电路的第二输出端用于输出所述第二信号，所述选择电路包括：

第一反相器，所述第一反相器的输入端连接所述熔丝电路的第一输出端；

第一与非门，所述第一与非门的第一输入端连接所述熔丝电路的第二输出端，所述第一与非门的第二输入端连接所述第一反相器的输出端；

第二反相器，所述第二反相器的输入端连接所述第一与非门的输出端；

第三反相器，连接所述外部焊盘；用于输出与所述第三信号电平相反的所述第四信号；

第二与非门，所述第二与非门的第一输入端连接所述熔丝电路的第一输出端，所述第二与非门的第二输入端连接所述第三反相器的输出端；

第四反相器，所述第四反相器的输入端连接所述第二与非门的输出端；

第一或非门，所述第一或非门的第一输入端连接所述第二反相器的输出端，所述第一或非门的第二输入端连接所述第四反相器的输出端；

第五反相器，所述第五反相器的输入端连接所述第一或非门的输出端，所述第五反相器的输出端用于输出所述主从确定信号。

5.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还包括第一校准电阻，所述第一芯片和所述第二芯片均耦接至所述第一校准电阻，所述第一芯片和所述第二芯片配置为通过所述第一校准电阻执行电阻校准操作。

6.根据权利要求5所述的半导体装置，其特征在于，

在所述主从确定电路确定所在的芯片为主芯片，并输出第一电平的所述主从确定信号的情况下，所述仲裁器电路确定所在的芯片第一个执行电阻校准操作；

在所述主从确定电路确定所在的芯片为从芯片，并输出第二电平的所述主从确定信号的情况下，所述仲裁器电路确定所在的芯片第二个执行所述电阻校准操作。

7.根据权利要求5所述的半导体装置，其特征在于，所述半导体装置还包括：

基板、第三芯片和第四芯片；所述第一芯片和所述第二芯片位于所述基板上的同一平面内，所述第三芯片堆叠于所述第一芯片上，所述第四芯片堆叠于所述第二芯片上；

所述芯片均包括第一校准引脚和第二校准引脚；所述第一校准引脚用于在所述芯片完成所述电阻校准操作的情况下输出校准完成信号，所述第二校准引脚用于在另一所述芯片完成所述电阻校准操作的情况下接收另一所述芯片输出的所述校准完成信号；

其中，所述第一芯片的所述第一校准引脚连接至所述第二芯片的所述第二校准引脚，所述第一芯片的所述第二校准引脚连接至所述第二芯片的所述第一校准引脚；

所述第三芯片的所述第一校准引脚连接至所述第四芯片的所述第二校准引脚，所述第三芯片的所述第二校准引脚连接至所述第四芯片的所述第一校准引脚。

8.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置还包括第二校准电阻，所述第三芯片和所述第四芯片均耦接至所述第二校准电阻，所述第三芯片和所述第四芯片配置为通过所述第二校准电阻执行所述电阻校准操作。

9.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置还包括：

第五芯片、第六芯片和第三校准电阻；所述第五芯片堆叠于所述第三芯片上，所述第六芯片堆叠于所述第四芯片上；

所述第一芯片、所述第二芯片、所述第三芯片和所述第四芯片均耦接至所述第一校准电阻；所述第五芯片和所述第六芯片均耦接至所述第三校准电阻；

所述第一芯片、所述第二芯片、所述第三芯片和所述第四芯片配置为通过所述第一校准电阻执行所述电阻校准操作；所述第五芯片和所述第六芯片配置为通过所述第三校准电阻执行所述电阻校准操作。

10.根据权利要求9所述的半导体装置，其特征在于，所述熔丝电路还用于通过烧录熔丝，生成并输出第五信号；

所述仲裁器电路还连接所述熔丝电路，所述仲裁器电路还用于根据所述主从确定信号和所述第五信号确定所述仲裁器电路所在的芯片在多个芯片中执行所述命令的次序。

11.根据权利要求10所述的半导体装置，其特征在于，

在所述主从确定信号为第一电平，所述第五信号为第一电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第一个执行所述电阻校准操作；

在所述主从确定信号为第一电平，所述第五信号为第二电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第二个执行所述电阻校准操作；

在所述主从确定信号为第二电平，所述第五信号为第一电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第三个执行所述电阻校准操作；

在所述主从确定信号为第二电平，所述第五信号为第二电平的情况下，所述仲裁器电路确定所述仲裁器电路所在的芯片第四个执行所述电阻校准操作。

12.根据权利要求2所述的半导体装置，其特征在于，所述熔丝电路还用于通过烧录熔丝，生成并输出第六信号；

所述仲裁器电路还连接所述熔丝电路，所述熔丝电路还配置为通过所述第六信号启用或禁用所述仲裁器电路。

13.根据权利要求1所述的半导体装置，其特征在于，所述熔丝电路还配置为通过所述第一信号，调整输入至所述芯片的多个命令地址信号的引脚顺序。

14.一种存储器，其特征在于，包括如权利要求1至13中任一所述的半导体装置。

15.一种电子设备，其特征在于，包括如权利要求1至13中任一所述的半导体装置。