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CN117912527A - 多模态存储器设备及系统 - Google Patents

多模态存储器设备及系统 Download PDF

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CN117912527A
CN117912527A CN202311338517.7A CN202311338517A CN117912527A CN 117912527 A CN117912527 A CN 117912527A CN 202311338517 A CN202311338517 A CN 202311338517A CN 117912527 A CN117912527 A CN 117912527A
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CN
China
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controller
phy
memory
command
register
Prior art date
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Pending
Application number
CN202311338517.7A
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K·M·丘尔维兹
J·卡明斯
J·D·波特
B·D·库克
J·P·莱特
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Publication date
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Abstract

本申请涉及多模态存储器设备及系统。存储器控制器及物理接口层可容纳多种存储器类型。在一些实例中，所述存储器控制器及/或物理接口层可包含寄存器，所述寄存器包含用于多种操作模式的操作参数。不同操作模式可与不同存储器类型兼容。在一些实例中，所述存储器控制器及物理接口层可被包含在用于测试多种存储器类型的系统中。所述系统可提供用于与所述存储器通信的多个接口。所述不同通信类型可用于执行不同测试及/或模拟可利用所述存储器的不同类型的装置。

Description

多模态存储器设备及系统
技术领域
本申请涉及半导体的技术领域，且更特定来说涉及多模态存储器设备及系统。
背景技术
半导体存储器被用于许多电子系统中以存储可稍后检索的数据。半导体存储器通常通过向所述存储器提供命令信号、地址信号及时钟信号来控制。例如，各种信号可由存储器控制器来提供。命令信号可控制半导体存储器执行各种存储器操作，例如，用以从存储器检索数据的读取操作及用以将数据存储到存储器的写入操作。随着对电子系统更快、具有更大计算能力及消耗更少功率的需求的增加，已不断开发可更快存取、存储更多数据及使用更少功率的半导体存储器来满足变化的需要。
开发的部分包含创建用于控制及存取半导体存储器的新规范(例如，标准)，其中所述规范从一代到下一代的变化旨在改进电子系统中的存储器的性能。在许多情况下，存储器及控制器由不同方来开发，且虽然规范可允许存储器及控制器的显著独立开发，但通常，所述方在不同阶段进行交互以测试彼此的产品以确认存储器及控制器符合规范的预期进行交互。
在一些例子中，设计差异或性能问题可能导致存储器与控制器之间的不兼容性。不兼容性可能是由于物理接口问题、性能问题、不符合规范及/或其它因素。所述问题可能需要一方或双方进行设计变化，从而导致增加的开发及测试时间。因此，用于独立性能及兼容性测试的工具及技术可能是合乎需要的。
发明内容
根据本申请的一个实施例，提供一种设备。所述设备包括：硬物理接口层(PHY)；及软PHY，其耦合到所述硬PHY。所述软PHY包括经配置以存储对应于所述软PHY、所述硬PHY或其组合的不同操作模式的多个值的寄存器。
根据本申请的另一实施例，提供一种设备。所述设备包括控制器，所述控制器包括经配置以存储对应于所述控制器的不同操作模式的多个值的寄存器。
根据本申请的又一实施例，提供一种方法。所述方法包括：从控制器向存储器装置发出模式寄存器读取命令；从所述存储器装置接收值；及基于所述值，为所述控制器选择多种操作模式中的操作模式。
根据本申请的又一实施例，提供一种系统。所述系统包括：存储器装置，其包括经配置以存储指示所述存储器装置的存储器类型的值的模式寄存器；物理接口层(PHY)，其耦合到所述存储器装置；及控制器，其耦合到所述PHY，所述控制器包括经配置以存储对应于所述控制器的不同操作模式的多个值的寄存器。
根据本申请的又一实施例，提供一种方法。所述方法包括：经由物理接口层(PHY)从控制器向存储器装置发出模式寄存器读取命令；在所述PHY处从所述存储器装置接收值；将所述值从所述PHY提供到所述控制器；基于所述值，为所述控制器选择第一多种操作模式中的第一操作模式；及基于所述值，为所述PHY选择第二多种操作模式中的第二操作模式。
根据本申请的又一实施例，提供一种系统。所述系统包括：控制器，其经配置以在多种操作模式下操作，其中操作模式至少部分地基于与所述控制器通信的存储器装置的存储器类型；及多个接口，其经配置以将数据及命令提供到所述控制器。
根据本申请的又一实施例，提供一种方法。所述方法包括：选择多个接口中的第一接口；经由所述第一接口将第一命令提供到控制器；经由所述第一接口将第一数据提供到所述控制器；选择所述多个接口中的第二接口；经由所述第二接口将第二命令提供到所述控制器；及经由所述第二接口将第二数据提供到所述控制器。
附图说明
图1是根据本公开的实施例的系统的框图。
图2是根据本公开的实施例的设备的框图。
图3是根据本公开的实施例的物理接口层的框图。
图4是根据本公开的实施例的控制器的框图。
图5是根据本公开的实施例的系统的框图。
图6是根据本公开的实施例的方法的流程图。
图7是根据本公开的实施例的方法的流程图。
图8是根据本公开的实施例的方法的流程图。
具体实施方式
下文阐述某些细节以提供对本公开的实例的充分理解。然而，所属领域的技术人员将清楚，可在没有这些特定细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应被解释为将本公开的范围限于这些特定实例。在其它例子中，未详细地展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地模糊本公开。另外，例如“耦合(couples)”及“耦合(coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可能暗示着两个组件通过一或多个中间组件耦合。
如本文中所公开，公开可容纳多种存储器类型的存储器控制器及物理接口层(PHY)。在一些实施例中，存储器控制器及PHY可被包含在用于测试多种存储器类型的系统中。所述系统可提供用于与存储器通信的多个接口。不同通信类型可用于执行不同测试及/或模拟可利用存储器的不同类型的装置。本文中所公开的设备及系统可提供对多种存储器类型及/或更稳健的存储器测试的支持。在一些应用中，这可允许存储器开发者在由控制器开发者进行测试之前在设计过程中更进一步进展，及/或对由控制器开发者进行的测试提供更可靠的存储器。在一些应用中，这可减少存储器故障、重新设计及/或总开发时间。
在一些实施例中，存储器控制器及/或PHY可被包含在计算系统(例如，移动装置、台式计算机、服务器等)中。在一些应用中，多模态控制器及PHY可在产品设计中允许更大的灵活性。
图1是根据本公开的实施例的系统100的框图。系统100包含控制器10、处理器101及存储器系统105。系统100可被包含在计算系统中，所述计算系统可包含与控制器10通信及/或包括控制器10的处理器101。存储器系统105包含存储器110。存储器110耦合到命令/地址、数据及时钟总线。控制器10及存储器系统105通过若干通信总线进行通信。例如，由存储器系统105在命令/地址总线115上接收命令及地址，且通过数据总线125在控制器10与存储器系统105之间提供数据。可通过时钟总线130在控制器与存储器系统105之间提供各种时钟信号。时钟总线130可包含信号线，所述信号线用于提供来自控制器10并由存储器系统105接收的系统时钟信号CK_t及CK_c，提供来自控制器10并由存储器系统105接收的数据时钟信号WCK_t及WCK_c且将存取数据时钟信号RDQS从存储器系统105提供到控制器10。在一些实施例中，RDQS可包含与CK及WCK信号类似的两个时钟信号：RDQS_t及RDQS_c。所述总线中的每一者可包含在其上提供信号的一或多条信号线。
由控制器10提供到存储器系统105的CK_t及CK_c信号被用于对命令及地址的供给及接收进行定时。在一些实施例中，控制器10在与存储器系统105进行交互时连续地提供有效的CK_t及CK_c信号。WCK_t及WCK_c信号以及RDQS信号被用于对控制器10与存储器系统105之间的数据供给(例如，将数据从控制器10写入到存储器系统105及将数据从存储器系统105读取到控制器10)进行定时。
控制器10将用以执行存储器操作的命令提供到存储器系统105。存储器命令的非限制性实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令，以及其它命令及操作。由控制器10提供到存储器系统105的命令信号进一步包含选择信号(例如，芯片选择CS0)。在其中存储器系统105包含多个存储器110(未展示)的实施例中，所有存储器被提供命令、地址、数据及时钟信号，相应选择信号线上提供的选择信号被用于选择哪个存储器110将响应于命令且执行对应操作。在本公开的一些实施例中，相应芯片选择信号被提供到存储器系统105的每一存储器110。控制器10提供有效的芯片选择信号来选择对应存储器110。在相应芯片选择信号有效时，选择对应存储器100来接收命令及地址总线115上提供的命令及地址。
在图1中所展示的实施例中，控制器10包含集成物理接口层(PHY)135。然而，在其它实施例中，PHY 135可为耦合在控制器10与存储器系统105之间的单独组件。在一些实施例中，PHY 135可包含各种组件，例如用于管理存储器110的时序要求的电路系统。在一些实施例中，PHY 135可包含用于某些训练及/或校准操作(例如ZQ校准)的电路系统。在一些实施例中，PHY 135可包含硬及软PHY。硬PHY可包含耦合到总线的外部端子(例如，I/O垫)及各种电路系统，例如锁相环(PLL)、缓冲器、延迟线、ZQ校准电路系统及类似者。软PHY可包含可编程寄存器、控制逻辑及类似者。在一些实施例中，硬PHY可耦合在存储器系统105与软PHY之间，且软PHY可耦合在硬PHY与控制器10之间。在一些实施例中，软PHY可与控制器10集成，且硬PHY可为耦合在软PHY与存储器系统105之间的单独组件。
在一些实施例中，控制器10与PHY 135之间的交互可由例如举例来说DFI 5.0的标准来规定。在一些实施例中，控制器10及/或PHY 135与存储器110及/或存储器系统105之间的交互可由例如举例来说JEDEC DDR5或JEDEC LPDDR5的标准来规定。
通常，控制器及PHY经设计以与单一类型的存储器一起工作。例如，存储器可具有不同页面大小(例如，不同数目个列)，且控制器及PHY可经配置以适应仅从特定页面大小接收数据。作为另一实例，存储器可基于不同存储技术，其可具有不同数据管理操作。例如，低功率双倍数据速率动态随机存取存储器(LPDDR DRAM)利用刷新操作来维持存储器阵列的数据完整性。然而，其它存储器类型(例如，NAND存储器)使用其它技术，例如清理及重定位数据及/或损耗均衡。控制器及PHY仅可经配置以针对特定存储器类型提供恰当的命令及所述命令的时序。
根据本公开的实施例，控制器10可经配置以操作多种存储器类型。多种存储器类型可包含不同大小、所支持标准(例如，JEDEC LPDDR5、JEDEC GDDR6)及/或技术的存储器。在一些实施例中，控制器10可包含定义用于控制器10的一或多个操作参数的一或多个可编程状态及控制寄存器(SCR)140。在一些实施例中，PHY 135可包含定义用于PHY 135的一或多个操作参数的一或多个SCR 145。SCR 145可被包含在软PHY及/或硬PHY中。
在一些实施例中，SCR 140、145可包含与不同存储器类型一起使用的操作参数。在一些实施例中，控制器10及/或PHY 135可读取存储器110的模式寄存器(例如，通过发出模式寄存器读取命令)以确定存储器110的存储器类型。例如，对于某些存储器规范/标准，存储器110的模式寄存器可包含可指示存储器110的存储器类型的制造标识(FABID)。在另一实例中，存储器110的模式寄存器可包含指示存储器110的类型的一或多个值。一旦(例如，基于从存储器110的模式寄存器接收的信息)确定存储器类型，控制器10及/或PHY 135就可使用SCR 140、145中提供的对应于存储器110的存储器类型的操作参数。
在一些实施例中，PHY 135，即使是与控制器10分离的组件，也可通过由控制器10提供的控制信号进行配置。在这些实施例中，可省略PHY 135的SCR 145。在这些实施例中的一些中，可使用存储在控制器10的SCR 140中的参数来配置PHY 135。
在一些实施例中，存储器110的存储器类型可是已知的，且SCR 140、145可使用用于存储器类型的适当参数来编程。在这些实施例中，控制器10及/或PHY 135可省略确定存储器110的存储器类型。
在一些应用中，具有可处置多种存储器类型(例如，多模态)的控制器及/或PHY可对系统设计者(例如系统100)提供更大的灵活性。设计者可基于各种存储器类型之间的折衷(例如存储器容量、延时、带宽、保持力、耐久性及成本)而选择存储器类型。设计者可能够选择适合系统100的需要的存储器类型，而不必选择不同PHY 135及/或控制器10。如本文中将描述，在一些应用中，多模态控制器及PHY可改进测试不同存储器类型的能力。
图2是根据本公开的实施例的实例性设备的框图。所述设备可为半导体装置200，且将被称为半导体装置200。在一些实施例中，半导体装置200可包含但不限于集成到单个半导体芯片中的动态随机存取(DRAM)装置。在一些实例中，DRAM可为低功率双倍数据速率(LPDDR)存储器。在一些实例中，DRAM可为另一存储器类型，例如新兴存储器(例如，NAND、自旋转移磁阻RAM(MRAM)、铁电、自旋轨道力矩MRAM、相变存储器、电阻式RAM)。在本公开的一些实施例中，半导体装置200可被包含在图1的存储器系统105中。例如，存储器110可包含半导体装置200。
半导体装置200包含存储器裸片。所述裸片可安装在外部衬底(例如，存储器模块衬底、母板或类似者(例如，层叠封装(PoP))上。半导体装置200可进一步包含存储器阵列250。存储器阵列250包含多个存储体，每一存储体包含多条字线WL、多条位线BL及布置在多条字线WL与多条位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器240来执行且位线BL的选择由列解码器245来执行。感测放大器(SAMP)经定位用于它们相应的位线BL且连接到至少一个相应的局部I/O线对(LIOT/B)，所述LIOT/B又经由转移门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)，所述TG充当开关。
半导体装置200可采用多个外部端子，所述多个外部端子包含耦合到命令/地址(C/A)总线以接收命令及地址信号的命令及地址端子、用以接收时钟信号CK_t及CK_c的时钟端子、用以接收数据时钟信号WCK_t及WCK_c的数据时钟端子、数据端子DQ、RDQS、DBI及DMI、电力供应端子VDD、VSS、VDDQ及VSSQ，以及ZQ校准端子(ZQ)。
可经由PHY 204(其可或可不与控制器202集成)从外部(例如，从控制器202)向C/A端子供应地址及存储体地址信号。供应到地址端子的地址信号及存储体地址信号经由命令/地址输入电路205传送到地址解码器212。地址解码器212接收地址信号且将经解码行地址信号XADD供应到行解码器240，并将经解码列地址信号YADD供应到列解码器245。地址解码器212还接收存储体地址信号BADD且将所述存储体地址信号供应到行解码器240及列解码器245。
可从例如存储器控制器(例如图1的控制器10)向C/A端子进一步供应命令信号。命令信号可作为内部命令信号ICMD经由命令/地址输入电路205提供到命令解码器215。命令解码器215包含用以解码内部命令信号ICMD以产生用于执行操作的各种内部信号及命令(例如，用以选择字线的行激活信号(ACT)及用以选择位线的列选择信号(CSS))的电路。另一实例可为提供用以启用用于执行操作的电路的内部信号，例如用以启用接收时钟信号的信号输入缓冲器的控制信号。内部命令还包含输出及输入激活命令。
命令解码器215可存取使用用于设置半导体装置200的操作的各种模式及特征的信息编程的模式寄存器275。例如，模式寄存器275可提供允许半导体装置200在不同频率下操作的参数，提供不同突发长度，允许存储体BANK0到15被组织成不同群组，及/或其它不同操作条件。在一些实施例中，模式寄存器275可包含多个寄存器。例如，模式寄存器275可使用与数据存取延时(例如读取延时或写入延时)相关的信息来编程。作为另一实例，模式寄存器275可使用与数据突发长度相关的信息来编程。数据突发长度定义每次存取操作(例如，读取或写入操作)从数据端子DQ中的每一者提供或提供到其的数据位的数目。模式寄存器275可进一步使用关于半导体装置200的存储器类型的信息来编程。例如，模式寄存器275可包含指示半导体装置200的存储器类型的信息，例如存储器阵列250的列的数目(例如，页面大小)、所支持标准、存储器技术(例如，LPDDR、ReRAM)及类似者。在一些实施例中，模式寄存器275可包含指示存储器类型的FABID。在一些实施例中，FABID可是半导体装置200所独有的。
模式寄存器275中的信息可通过向半导体装置200提供模式寄存器写入命令(这致使半导体装置200执行模式寄存器写入操作)来编程。在一些实施例中，待写入到模式寄存器275的数据经由C/A端子及/或DQ端子提供。命令解码器215存取模式寄存器275，且基于经编程信息以及内部命令信号，提供内部信号以相应地控制半导体装置200的电路。编程在模式寄存器275中的信息可由半导体装置200使用模式寄存器读取命令在外部提供，这致使半导体装置200存取模式寄存器275且提供经编程信息(例如，到存储器控制器202)。在一些实施例中，所述信息可经由C/A端子及/或DQ端子提供。
在一些实施例中，控制器202可发出模式寄存器读取命令以读取存储在模式寄存器275的一或多个寄存器中的信息。模式寄存器读取命令可读取存储与存储器类型相关的信息的寄存器。在一些实施例中，响应于从模式寄存器275接收到存储器类型信息，控制器202及/或PHY 204可选择与由模式寄存器275中的信息指示的存储器类型兼容的操作参数。在一些实施例中，控制器202及/或PHY 204可将操作参数存储在一或多个寄存器(图2中未展示，参见图1中的SCR 140及145)中。
因此，与半导体装置200类似，控制器202及/或PHY 204能够进行多种模式的操作。例如，如果模式寄存器275中的信息指示半导体装置200包含相变存储器(PCM)，那么控制器202及/或PHY 204可选择允许控制器202及/或PHY 204以与PCM兼容的时序操作且执行某些操作(例如损耗均衡)的操作参数。相反，如果模式寄存器275中的信息指示半导体装置200包含DDR DRAM，那么控制器202及/或PHY 204可选择允许控制器202及/或PHY 204以与DDRDRAM兼容的时序操作且执行刷新操作的操作参数。
转向包含在半导体装置200中的外部端子的解释，时钟端子及数据时钟端子被供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK_t、CK_c、WCK_t、WCK_c可被供应到时钟输入电路220。当被启用时，包含在时钟输入电路220中的输入缓冲器传递外部时钟信号。例如，输入缓冲器在由来自命令解码器215的CKE信号启用时传递CK_t及CK_c信号，且在由来自命令解码器215的WCKIBEN信号启用时传递WCK_t及WCK_c信号。时钟输入电路220可使用由经启用输入缓冲器传递的外部时钟信号来产生内部时钟信号ICK及IWCK_t及IWCK_c。内部时钟信号ICK及IWCK_t及IWCK_c被供应到内部时钟电路230。
内部时钟电路230包含基于经接收内部时钟信号而提供各种相位及频率控制的内部时钟信号的电路。例如，内部时钟电路230可包含接收ICK时钟信号且将内部时钟信号ICK及ICKD提供到命令解码器215的时钟路径(图2中未展示)。内部时钟电路230可进一步包含接收IWCK_t及IWCK_c时钟及/或ICK及ICKD信号且提供多相时钟信号IWCKn的数据时钟路径。如下文将更详细地描述，多相时钟信号IWCKn彼此具有相对相位。多相时钟信号IWCKn也可被提供到输入/输出电路260以控制读取数据的输出时序及写入数据的输入时序。输入/输出电路260可包含用于产生RDQS信号且将其提供到控制器的时钟电路及驱动器电路。
电力供应端子被供应有电力供应电势VDD及VSS。这些电力供应电势VDD及VSS被供应到内部电压产生器电路270。内部电压产生器电路270基于电力供应电势VDD及VSS而产生各种内部电势VPP、VOD、VARY、VPERI及类似者以及参考电势ZQVREF。内部电势VPP主要被用于行解码器240中，内部电势VOD及VARY主要被用于包含在存储器阵列250中的感测放大器中，且内部电势VPERI被用于许多其它电路块中。参考电势ZQVREF被用于ZQ校准电路265中。
电力供应端子还被供应有电力供应电势VDDQ。电力供应电势VDDQ与电力供应电势VSS一起被供应到输入/输出电路260。在本公开的实施例中，电力供应电势VDDQ可为与电力供应电势VDD相同的电势。在本公开的另一实施例中，电力供应电势VDDQ可为与电力供应电势VDD不同的电势。然而，专用电力供应电势VDDQ被用于输入/输出电路260，使得由输入/输出电路260产生的电力供应噪声不会传播到其它电路块。
校准端子ZQ连接到ZQ校准电路265。当通过ZQ校准命令ZQ_com激活时，ZQ校准电路265参考阻抗RZQ及参考电势ZQVREF执行校准操作。将通过校准操作获得的阻抗码ZQCODE供应到输入/输出电路260，且因此规定包含在输入/输出电路260中的输出缓冲器(未展示)的阻抗。
虽然半导体装置200中所展示的实例性组件可被包含在多种存储器类型中，但布局及所包含组件的变动可因存储器类型而异。例如，并非所有存储器类型均可包含DBI及/或DM端子，及/或可产生与所展示及描述的内部时序信号不同的内部时序信号。
图3是根据本公开的实施例的物理接口层的框图。除PHY 300之外，针对上下文还展示控制器302及存储器装置304。在一些实施例中，PHY 300可被用来实施PHY 204及/或PHY 135。在一些实施例中，控制器302可被用来实施控制器202及/或控制器10。在一些实施例中，存储器装置304可被用来实施存储器110及/或半导体装置200。
PHY 300可充当控制器302与存储器装置304之间的接口。在一些实施例中，PHY300可管理存储器装置304的时序要求及/或其它要求。在一些实施例中，PHY 300与控制器302之间的交互可由一或多个标准(例如，DFI 5.0)来规定。PHY 300可将命令、地址、时钟信号、数据及类似者从控制器302传输到存储器装置304。PHY 300可将时钟信号、数据及类似者从存储器装置304传输到控制器302。在一些实例(例如图3中所展示的实例)中，PHY 300可在控制器302与存储器装置304之间传输及/或接收ZQ校准信息。在一些实施例(例如图3中所展示的实施例)中，PHY 300可包含软PHY 306及硬PHY 308。
软PHY 306可耦合到控制器302及硬PHY 308。软PHY 306可包含一或多个寄存器，例如状态及控制寄存器(SCR)310。在一些实施例中，软PHY 306可至少部分地由控制器302来控制。在一些实施例中，SCR 310可为可编程的，例如由控制器302及/或另一组件(例如，处理器，例如处理器101)来编程。SCR 310可存储多个值。所述值可与PHY 300的各种操作参数相关联。在一些实施例中，SCR 310可包含与用于PHY 300的不同操作模式的操作参数相关联的值。例如，不同值可提供与不同操作模式相关联的时序要求。在一些实施例中，SCR310中的选择为由PHY 300使用的操作参数的值可至少部分地基于存储器装置304的存储器类型。
硬PHY 308可耦合到软PHY 306及存储器装置304。在一些实施例中，硬PHY 308可通过一或多个外部端子316耦合到存储器装置304。在一些实施例中，外部端子316可耦合到存储器装置304的外部端子(例如，图2中所展示的C/A及CS端子)。在一些实施例中，硬PHY308可包含管理存储器装置304及/或控制器302的时序要求的组件。在图3中所展示的实例中，硬PHY 308包含锁相环312(PLL)及延迟线314。硬PHY 308包含ZQ校准电路318(ZQ CAL)。ZQ校准电路318可执行存储器装置304的ZQ校准及/或促进存储器装置304的ZQ校准的执行。在一些实施例中，硬PHY 308可至少部分地由软PHY 306及/或控制器302来控制。例如，由锁相环312及/或延迟线314实施的某些时序参数可至少部分地基于选自软PHY 306的SCR 310的操作参数的值。
图4是根据本公开的实施例的控制器的框图。除展示控制器400之外，针对上下文还展示处理器402、PHY 404及存储器装置406。在一些实施例中，控制器400可被用来实施控制器302、控制器202及/或控制器10。在一些实施例中，处理器402可被用来实施处理器101。在一些实施例中，PHY 404可被用来实施PHY 300、PHY 204及/或PHY 135。在一些实施例中，存储器装置406可被用来实施存储器装置304、存储器装置110及/或半导体装置200。
控制器400可耦合到处理器402及PHY 404。在一些实施例中，控制器400可经由PHY404与存储器装置406通信。控制器400可使用PHY 404传输及接收命令、地址、数据、时钟信号及/或ZQ校准信息。控制器400可使用处理器402传输及接收命令、地址数据及/或时钟信号。在一些实施例(例如图5中所展示的实施例)中，各种信号可传输到多端口前端(MPFE)电路422或从其传输。
控制器400可包含命令队列及调度器电路410。命令队列及调度器电路410可从处理器402接收命令，且可响应于来自处理器402的命令而对用于存储器装置406的命令排序及产生用于存储器装置406的命令。控制器400可包含控制及定时电路412。控制及定时电路412可控制从控制器400传输命令、地址、时钟信号及/或额外信息时的时序。控制器400可包含数据控制电路414。数据控制电路414可控制数据(经由PHY 404)从处理器402到存储器装置406的传输及数据(经由PHY 404)从存储器装置406到处理器402的传输。
在一些实施例中，数据控制电路414可包含用于执行RMW操作的读取-修改-写入(RMW)电路418。在一些实施例中，数据控制电路414包含错误校正码(ECC)电路420。在一些应用中，通过在控制器400中提供ECC电路420，可在应用层而不是存储器层处发生错误校正。
在一些实施例中，控制器400可包含存储器测试及分析器电路416。这可允许控制器400执行存储器装置406的一或多个控制器上测试且分析所述测试的结果。
在一些实施例中，控制器400可包含一或多个寄存器，例如状态及控制寄存器(SCR)408。在一些实施例中，控制器400可至少部分地由处理器402来控制。在一些实施例中，SCR 408可为可编程的，例如由处理器402及/或另一组件(例如，包含在具有控制器400的计算系统中的单独处理器或控制器)来编程。SCR 408可存储多个值。所述值可与控制器400的各种操作参数相关联。在一些实施例中，SCR 408可包含与用于控制器400的不同操作模式的操作参数相关联的值。例如，不同值可提供与不同操作模式相关联的时序要求及/或命令类型。在一些实施例中，SCR 408中的选择为由控制器400使用的操作参数的值可至少部分地基于存储器装置406的存储器类型。
在一些实施例中，控制器400可将模式寄存器读取命令传输到存储器装置406。作为响应，存储器装置406可提供指示存储器装置406的存储器类型的值(例如FABID)或多个值。至少部分地基于从存储器装置406接收的值，控制器400可从SCR 408为适合于存储器装置406的存储器类型的操作模式(mode of operating)(例如，操作模式(operating mode))选择适当操作参数。在一些实施例中，控制器400可将控制信号提供到PHY 404以致使PHY404从PHY 404的SCR(例如，SCR 310)选择适当参数。然而，在其它实施例中，PHY 404可响应于由存储器装置406接收的值而自动选择适当参数。在一些实施例中，需要对PHY 404进行很少改变或不需要对PHY 404进行改变，且基于存储器类型而仅调整控制器400的操作。
在一些实施例中，例如当存储器装置406的存储器类型事先已知时，可(例如，由处理器402)使用用于所要操作模式的操作参数的适当值对SCR 408进行编程，且控制器400不发出模式寄存器读取命令来确定存储器装置406的存储器类型。
图4说明SCR 408的实例性布置。所展示布置仅仅用于实例性目的，且在其它实施例中可使用其它布置。在所提供实例中，SCR 408包含操作模式寄存器428以及多个操作参数寄存器430、432及434。操作模式寄存器428可存储指示控制器400应操作哪种操作模式的值。操作参数寄存器430、432及434可各自存储用于给定操作模式的一或多个参数的一或多个值。操作参数寄存器430、432及434可能已在控制器400的制造期间预置，由处理器402及/或另一装置来编程。基于存储在操作模式寄存器428中的值，控制器400可使用存储在适当操作参数寄存器420、432或434中的操作参数。例如，如果值1被写入到操作模式寄存器428，那么控制器400可使用存储在操作参数寄存器432中的操作参数的值。在一些实施例中，操作模式寄存器428可被写入有响应于模式寄存器读取命令的结果的值。在一些实施例中，操作模式寄存器428可由处理器402来写入。SCR 408的这种布置及用于选择控制器400的操作参数的技术仅仅作为实例而提供，且不同布置及技术可被用于其它实施例中。例如，在一些实施例中，可省略操作模式寄存器428，且基于控制信号而选择适当操作参数。在一些实施例中，SCR 408可包含由处理器402或另一装置编程的单个操作参数寄存器。在一些实施例中，PHY的SCR寄存器(例如，SCR 310、145)可具有与SCR寄存器408相同或类似的布置。
在一些实施例中，控制器400可为多通道控制器。在这些实施例中，包含在框426中的一些或所有组件可表示控制器400的一个通道的组件，且控制器400可包含多个通道(例如，多个框426)。例如，控制器400可包含用于每一通道的命令队列及调度器电路410、控制及定时电路412以及数据控制电路414。在一些实施例中，每一通道可包含存储器测试及分析器电路416。在一些实施例中，控制器400的所有通道可共享MPFE 422及SCR 408。然而，在其它实施例中，每一通道可具有单独的MPFE 422及SCR 408。
在一些应用中，本文中所描述的多模态控制器及PHY可对系统设计者提供更大的灵活性。设计者能够选择适合系统的需要的存储器类型，而不必选择不同PHY及/或控制器。例如，系统设计者可在不改变控制器及/或PHY的情况下为高性能计算系统产品选择“常规”DRAM且为移动装置产品选择NAND存储器。
此外，多模态控制器及PHY可改进以更稳健的方式测试不同存储器类型及/或测试存储器装置的能力。通常，存储器测试器执行标准化测试，例如将特定型式读取及写入到存储器阵列以及对存储器阵列进行应力测试以检查有缺陷的存储器单元或字线之间的短路。测试通常以比存储器装置与控制器一起使用的时钟速度更慢的时钟速度执行，且测试通常不包含向存储器装置提供存储器装置将从控制器及/或PHY接收的标准规定命令。虽然测试器可允许并行测试许多存储器装置，但测试可能不提供关于存储器装置是否将对于给定标准及/或在包含存储器装置的计算系统中的典型使用期间恰当地操作的信息。以其它方式通过在制造及封装期间执行的测试的存储器装置在被包含在计算系统中时可能不能令人满意地执行。因此，可能期望对存储器装置进行更“真实”的测试。即，以计算系统中使用的时钟速度且使用存储器装置将从计算系统的其它组件(例如，从控制器)接收的命令测试存储器装置。
图5是根据本公开的实施例的系统的框图。在一些实施例中，系统500可为芯片上系统(SoC)。除展示系统500之外，图5还针对上下文展示存储器装置502。在一些实施例中，存储器装置502可实施存储器装置406、304、200及/或110。系统500可允许对存储器装置502执行多种类型的测试。
系统500可包含耦合到存储器装置502的PHY 504。在一些实施例中，PHY 504可包含硬PHY 506及软PHY 508。在一些实施例中，PHY 504可实施PHY 404、PHY 300、PHY 204及/或PHY 135。系统500可包含耦合到PHY 504的控制器510。在一些实施例中，控制器510可实施控制器400、控制器302、控制器202及/或控制器10。系统500可包含用于对系统500的各种组件提供时钟及复位信号的时钟产生电路542及复位产生电路544。在一些实施例中，由时钟产生电路542及复位产生电路544产生的时钟及复位信号可基于由其它计算装置(未展示)提供的信号。系统500可包含存储用于系统500的操作参数及/或其它信息的系统寄存器538。
系统500可提供用于经由控制器510及PHY 504与存储器装置502进行交互的多个接口。在图5中所展示的实例中，系统500包含联合测试行动组(JTAG)接口、精简指令集计算机(RISC)接口及芯片到芯片(C2C)接口。所述三个接口可允许对存储器装置502执行不同测试。在一些实例中，JTAG接口可允许具有已知输出的已知型式被提供到存储器装置502。这可允许执行与由现存测试器执行的测试类似的测试。在一些实例中，RISC接口可允许以模拟存储器装置502在移动装置(例如，手表、电话、平板计算机、医疗装置)中的使用的方式测试存储器装置502。在一些实例中，C2C接口可允许存储器装置502连接到系统环境中的外部装置，这可将存储器装置502暴露给系统用于读取及写入业务。在一些应用中，这可允许以更紧密地模拟存储器装置502在工作站、服务器及/或其它高需求计算环境中的使用的方式测试存储器装置50。
对于实例性JTAG接口，在一些实施例中，系统500可包含JTAG菊链512。在其它实施例中，可使用除菊链以外的接口。在一些实施例中，JTAG菊链512可耦合到另一计算装置，例如JTAG SoC(未展示)。系统500可包含用于传输经由JTAG菊链512接收的数据(例如，写入型式)的JTAG高级可扩展接口(AXI)514。所述数据可被提供到AXI多路分用器(DeMUX)528。系统500可包含用于提供经由JTAG菊链512接收的命令的JTAG高级外围总线(APB)516。所述命令可由APB解码器518接收以解码所述命令。经解码命令可被提供到APB多路复用器(MUX)520、APB MUX 522及/或APB MUX 524。
对于实例性RISC接口，在一些实施例中，RISC 540可被包含在系统500中。在一些实施例中，RISC 540可耦合到另一计算装置及/或中央处理单元(CPU)JTAG(未展示)。RISC540可将数据提供到AXI MUX 530，且将命令提供到APB MUX 520、APB MUX 522及/或APBMUX 524。虽然在图5中所展示的实例中提供RISC接口，但在其它实施例中，可使用其它接口，例如其它微处理器(例如ARM)或具有多个CPU核心的核心复合体。
对于实例性C2C接口，系统500可包含AXI桥532、Interlaken核心534及串行化器/解串行化器(SerDes)电路536。Serdes电路536可与另一芯片(未展示)通信。在一些实施例中，AXI桥532、Interlaken核心534及/或SerDes电路536可被实施为一或多个现场可编程门阵列(FPGA)。AXI桥532可提供AXI数据总线与Interlaken核心534之间的接口。Interlaken核心534提供遵循Interlaken协议的高速C2C互连。SerDes电路536串行化及解串行化用于高速C2C通信的数字数据。在一些应用中，SerDes电路536可支持PCI高速(PCIe)、计算高速链路(CXL)或其它标准。可能已经由SerDes电路536从另一芯片接收的数据可从AXI桥532提供到mux 530。在一些实施例中，C2C接口可经由APB MUX 522接收命令，所述APB MUX 522可控制AXI桥532、Interlaken核心534及/或(SerDes)电路536的操作。
在其它实例中，C2C接口可包含能够将事务发送到控制器510且接收响应(例如，关于读取命令的数据及关于写入命令的确认)的任何其它合适的高速通信端口。
在一些实施例中，JTAG接口及/或RISC接口可被用来控制系统500的其它组件或对控制系统500的其它组件进行编程。例如，命令可经由APB解码器526从APB MUX 524提供到系统寄存器538(例如，用以将值写入到系统寄存器538的命令)。在另一实例中，C2C接口可经由APB MUX 522从JTAG接口及/或RISC接口接收命令。此外，在一些实施例中，可经由AXIDeMUX 528在JTAG接口与C2C接口之间交换数据。APB MUX 520、522、524、AXI MUX 530及/或AXI MUX 528的各种选择信号(APB_MUX_SEL、AXI_MUX_SEL、AXI_DEMUX_SEL)可从另一计算装置(未展示)及/或所述接口中的一者(例如JTAG、RISC及/或C2C接口)提供。
在操作中，计算装置及/或用户可确定哪个接口将被用来经由控制器510及PHY504与存储器502通信。当选择JTAG接口时，将数据从JTAG菊链512提供到JTAG AXI 514到AXIDeMUX 528到AXI MUX 530再到控制器510。将命令从JTAG菊链512提供到JTAG APB 516到APB解码器518到APB MUX 520再到控制器510。在一些实施例中，命令可包含用以将操作参数写入到控制器510的控制及状态寄存器(例如，图5中未展示，参见图4)及/或指示控制器510的操作模式的命令。控制器510可基于所提供命令及数据而执行各种操作(例如，致使数据被读取到存储器装置502或被写入到存储器装置502)。数据可通过相同数据路径从控制器510提供到JTAG菊链512。
当选择RISC接口时，将数据从RISC 540提供到AXI MUX 530再到控制器510，且将命令从RISC 540提供到APB MUX 520再到控制器510。在一些实施例中，命令可包含用以将操作参数写入到控制器510的控制及状态寄存器及/或指示控制器510的操作模式的命令。控制器510可基于所提供命令及数据而执行各种操作(例如，致使数据被读取到存储器装置502或被写入到存储器装置502)。数据可通过相同数据路径从控制器510提供到RISC 540。
当选择C2C接口时，数据经由Interlaken核心534及AXI桥532从SerDes电路536提供到AXI MUX 530再到控制器510。在一些实施例中，命令可与数据一起提供。在一些实施例中，命令可经由APB直接提供。在一些实施例中，命令可包含用以将操作参数写入到控制器510的控制及状态寄存器及/或指示控制器510的操作模式的命令。控制器510可基于所提供命令及数据而执行各种操作(例如，致使数据被读取到存储器装置502或被写入到存储器装置502)。数据可通过相同数据路径从控制器510提供到SerDes电路536。
通过向不同接口提供不同能力(例如，不同速度、命令集等)，可在多个不同使用场景中测试存储器502。不仅可在不同配置中测试存储器502，而且不同系统可基于系统接口类型、带宽要求及/或延时要求而连接到控制器510。此外，由于包含多模态控制器510及PHY504，可由系统500测试不同存储器类型。因此，系统500可针对多种存储器类型提供稳健的存储器测试。
图6是根据本公开的实施例的方法的流程图。在一些实施例中，方法600可全部或部分由控制器(例如控制器10、202、302、400及/或510)来执行。
在框602处，可执行“发出模式寄存器读取命令”。模式寄存器读取命令可被发出到存储器装置，例如存储器装置110、200、304、406及/或502。
在框604处，可执行“从存储器装置接收值”。所述值可在控制器处接收。在一些实施例中，所述值指示存储器装置的存储器类型。例如，存储器是DRAM还是新兴存储器类型。
在框606处，可执行“基于所述值，为控制器选择多种操作模式中的操作模式”。在一些实例中，所述选择包含从控制器的寄存器选择值。例如，用于相关联操作模式的操作参数值可选自控制器的状态及控制寄存器。在一些实例中，所述值是存储在寄存器中的多个值中的一者。在一些实例中，其它值可与多种操作模式中的其它者相关联。
在一些实施例中，方法600可进一步包含至少部分地基于操作模式而从控制器发出刷新命令或发出损耗平衡命令。例如，不同存储器使用不同技术来保存数据。在一些实施例中，方法600可进一步包含至少部分地基于操作模式而设置控制器的时序参数。例如，一些操作参数指示由存储器类型使用的时序参数。
图7是根据本公开的实施例的方法的流程图。在一些实施例中，方法700可全部或部分地由控制器及PHY(例如控制器10、202、302、400及/或510以及PHY 135、204、300、404及504)来执行。
在框702处，可执行“经由PHY从控制器向存储器装置发出模式寄存器读取命令”。在一些实施例中，存储器装置可包含存储器装置110、200、304、406及/或502。
在框704处，可执行“在PHY处从存储器装置接收值”。在一些实施例中，所述值指示存储器装置的多种存储器类型中的存储器类型。在框706处，可执行“将所述值从PHY提供到控制器”。
在框708处，可执行“基于所述值，为控制器选择第一多种操作模式中的第一操作模式”。在框710处，可执行“基于所述值，为PHY选择第二多种操作模式中的第二操作模式”。在一些实施例中，第一多种操作模式及第二多种操作模式包含与存储器装置的存储器类型相关联的时序参数、命令类型或其组合。在一些实施例中，选择第一操作模式包含从控制器的第一寄存器选择第二值，且选择第二操作模式包括从PHY的第二寄存器选择第三值。
任选地，方法700可包含框712，其中可执行“从控制器发出命令，其中命令的命令类型基于第一操作模式”。
任选地，当控制器控制PHY时，方法700可进一步包含“使用控制器对PHY的第二寄存器的第三值进行编程”。在其它实施例中，PHY可由另一装置(例如处理器)来编程。
图8是根据本公开的实施例的方法的流程图。在一些实施例中，方法800可全部或部分由例如图5中所展示的系统500的系统来执行。
在框802处，可执行“选择多个接口中的第一接口”。在一些实施例中，这可由系统的组件(例如RISC 540或外部装置)来执行。
在框804处，可执行“经由第一接口将第一命令提供到控制器”。例如，可将命令提供到控制器510。在框806处，可执行“经由第一接口将第一数据提供到控制器”。在一些实施例中，第一命令将值写入到控制器的状态及控制寄存器。在一些实施例中，所述值指示用于控制器的操作模式的操作参数。在一些实施例中，所述值指示控制器的操作模式。
在框808处，可执行“选择多个接口中的第二接口”。在一些实施例中，方法800进一步包含设置多路复用器信号的状态以选择多个接口中的一者。在框810处，可执行“经由第二接口将第二命令提供到控制器”。在框812处，可执行“经由第二接口将第二数据提供到控制器”。在一些实施例中，第一命令、第二命令或其组合包括JEDEC命令(例如，LPDDR5 JEDEC命令)。
在一些实施例中，第一接口或第二接口包含联合测试行动组(JTAG)接口，且第一命令或第二命令包含写入命令，且第一数据或第二数据包括待写入到与控制器通信的存储器装置的型式。在一些实施例中，第一接口或第二接口包括精简指令集计算机(RISC)接口，其中第一命令或第二命令及第一数据或第二数据模拟移动装置。在一些实施例中，第一接口或第二接口包括SerDes电路。
本文中所公开的存储器控制器及PHY可容纳多种存储器类型。在一些实施例中，本文中公开的存储器控制器及PHY可被包含在具有不同存储器要求的多种系统类型(例如，移动装置、服务器、台式计算机)中。在一些应用中，这可允许对产品设计者提供更大的灵活性。在一些实施例中，存储器控制器及PHY可被包含在用于测试多种存储器类型的系统中。本文中所公开的设备、系统及方法可提供对多种存储器类型及/或更稳健的存储器测试的支持。在一些应用中，这可允许存储器开发者在由控制器开发者进行测试之前在设计过程中更进一步进展，及/或对由控制器开发者进行的测试提供更可靠的存储器。在一些应用中，这可减少存储器故障、重新设计及/或总开发时间。
从前述将明白，尽管本文中已出于说明目的而描述本公开的特定实施例，但在不偏离本公开的精神及范围的情况下，可进行各种修改。因此，公开范围不应限于本文中描述的特定实施例中的任一者。

Claims (62)

1.一种设备，其包括：
硬物理接口层PHY；及
软PHY，其耦合到所述硬PHY，所述软PHY包括经配置以存储对应于所述软PHY、所述硬PHY或其组合的不同操作模式的多个值的寄存器。
2.根据权利要求1所述的设备，其中所述不同操作模式中的个别者与存储器装置的多种存储器类型中的不同存储器类型相关联。
3.根据权利要求2所述的设备，其中所述硬PHY及所述软PHY经配置以至少部分地基于所述多种存储器类型中的存储器类型而在由所述多个值中的值定义的所述不同操作模式中的操作模式下操作。
4.根据权利要求1所述的设备，其中所述硬PHY经配置以耦合到存储器装置。
5.根据权利要求4所述的设备，其中所述硬PHY包括经配置以耦合到所述存储器装置的外部端子的外部端子。
6.根据权利要求1所述的设备，其中所述硬PHY包括锁相环、延迟线或其组合。
7.根据权利要求1所述的设备，其中所述硬PHY包括ZQ校准电路。
8.根据权利要求1所述的设备，其中所述软PHY经配置以耦合到控制器。
9.根据权利要求1所述的设备，其中所述寄存器是可编程寄存器。
10.一种设备，其包括：
控制器，其包括经配置以存储对应于所述控制器的不同操作模式的多个值的寄存器。
11.根据权利要求10所述的设备，其中所述不同操作模式中的个别者与耦合到所述控制器的存储器装置的多种存储器类型中的不同存储器类型相关联。
12.根据权利要求10所述的设备，其中所述控制器经配置以发出命令，且所述命令的类型至少部分地基于由所述多个值中的值指示的所述控制器的操作模式。
13.根据权利要求10所述的设备，其中所述寄存器是可编程寄存器。
14.根据权利要求13所述的设备，其进一步包括处理器，所述处理器经配置以将所述多个值编程在所述可编程寄存器中。
15.根据权利要求10所述的设备，其中所述控制器进一步包括控制及定时电路、数据控制电路、命令队列及调度器电路或其组合。
16.根据权利要求10所述的设备，其中所述控制器进一步包括错误校正控制ECC电路。
17.根据权利要求10所述的设备，其中所述控制器进一步包括读取-修改-写入电路。
18.根据权利要求10所述的设备，其中所述控制器包括多个通道，其中数个活动通道至少部分地基于所述控制器的操作模式。
19.根据权利要求10所述的设备，其中所述多个值中的值指示用于所述不同操作模式中的操作模式的时序参数。
20.根据权利要求10所述的设备，其中所述多个值中的值指示用于所述不同操作模式中的操作模式的命令类型。
21.一种方法，其包括：
从控制器向存储器装置发出模式寄存器读取命令；
从所述存储器装置接收值；及
基于所述值，为所述控制器选择多种操作模式中的操作模式。
22.根据权利要求21所述的方法，其中所述选择包括从所述控制器的寄存器选择第二值。
23.根据权利要求21所述的方法，其中所述第二值是存储在所述寄存器中的多个值中的一者。
24.根据权利要求21所述的方法，其中所述值指示所述存储器装置的存储器类型。
25.根据权利要求21所述的方法，其进一步包括至少部分地基于所述操作模式而从所述控制器发出刷新命令。
26.根据权利要求21所述的方法，其进一步包括至少部分地基于所述操作模式而从所述控制器发出损耗均衡命令。
27.根据权利要求21所述的方法，其进一步包括至少部分地基于所述操作模式而设置所述控制器的时序参数。
28.一种系统，其包括：
存储器装置，其包括经配置以存储指示所述存储器装置的存储器类型的值的模式寄存器；
物理接口层PHY，其耦合到所述存储器装置；及
控制器，其耦合到所述PHY，所述控制器包括经配置以存储对应于所述控制器的不同操作模式的多个值的寄存器。
29.根据权利要求28所述的系统，其中所述控制器的操作模式至少部分地基于所述模式寄存器的所述值。
30.根据权利要求28所述的系统，其中所述PHY进一步包括经配置以存储对应于所述PHY的不同操作模式的第二多个值的第二寄存器，其中所述PHY的操作模式至少部分地基于所述模式寄存器的所述值。
31.根据权利要求30所述的系统，其中所述PHY包括耦合到所述控制器的软PHY及耦合到所述存储器装置的硬PHY，其中所述第二寄存器位于所述软PHY中。
32.根据权利要求28所述的系统，其进一步包括处理器，所述处理器耦合到所述控制器，其中所述处理器经配置以将所述多个值中的值编程在所述寄存器中。
33.根据权利要求28所述的系统，其中所述存储器类型包括低功率双倍数据速率随机存取存储器RAM、NAND存储器、自旋转移磁阻RAM MRAM、铁电存储器、自旋轨道力矩MRAM、相变存储器、电阻式RAM或其组合。
34.根据权利要求28所述的系统，其中所述PHY的至少一部分与所述控制器集成。
35.根据权利要求28所述的系统，其中所述控制器包括多通道控制器。
36.一种方法，其包括：
经由物理接口层PHY从控制器向存储器装置发出模式寄存器读取命令；
在所述PHY处从所述存储器装置接收值；
将所述值从所述PHY提供到所述控制器；
基于所述值，为所述控制器选择第一多种操作模式中的第一操作模式；及
基于所述值，为所述PHY选择第二多种操作模式中的第二操作模式。
37.根据权利要求36所述的方法，其中选择所述第一操作模式包括从所述控制器的第一寄存器选择第二值，且选择所述第二操作模式包括从所述PHY的第二寄存器选择第三值。
38.根据权利要求37所述的方法，其进一步包括使用所述控制器对所述PHY的所述第二寄存器的所述第三值进行编程。
39.根据权利要求36所述的方法，其中所述值指示所述存储器装置的多种存储器类型中的存储器类型。
40.根据权利要求39所述的方法，其中所述第一多种操作模式及所述第二多种操作模式包含与所述存储器类型相关联的时序参数、命令类型或其组合。
41.根据权利要求36所述的方法，其进一步包括从所述控制器发出命令，其中所述命令的命令类型基于所述第一操作模式。
42.一种系统，其包括：
控制器，其经配置以在多种操作模式下操作，其中操作模式至少部分地基于与所述控制器通信的存储器装置的存储器类型；及
多个接口，其经配置以将数据及命令提供到所述控制器。
43.根据权利要求42所述的系统，其中所述多个接口中的接口包括联合测试行动组JTAG接口。
44.根据权利要求42所述的系统，其中所述多个接口中的接口包括精简指令集计算机接口。
45.根据权利要求42所述的系统，其中所述多个接口中的接口包括串行化器/解串行化器SerDes电路。
46.根据权利要求45所述的系统，其中所述接口进一步包括耦合到Interlaken核心的高级可扩展接口AXI桥，所述Interlaken核心耦合到所述SerDes电路。
47.根据权利要求42所述的系统，其进一步包括经配置以选择所述多个接口中的一者以用于将所述命令提供到所述控制器的第一多路复用器及经配置以选择所述多个接口中的一者以用于将所述数据提供到所述控制器的第二多路复用器。
48.根据权利要求42所述的系统，其进一步包括时钟产生电路、复位产生电路及系统寄存器。
49.根据权利要求48所述的系统，其中所述多个接口中的至少一者经配置以对所述系统寄存器进行编程。
50.根据权利要求42所述的系统，其中所述多个接口中的至少一者经配置以对所述控制器的所述寄存器进行编程。
51.根据权利要求42所述的系统，其进一步包括物理接口层，所述物理接口层耦合到所述控制器且经配置以进一步耦合到所述存储器装置。
52.一种方法，其包括：
选择多个接口中的第一接口；
经由所述第一接口将第一命令提供到控制器；
经由所述第一接口将第一数据提供到所述控制器；
选择所述多个接口中的第二接口；
经由所述第二接口将第二命令提供到所述控制器；及
经由所述第二接口将第二数据提供到所述控制器。
53.根据权利要求52所述的方法，其中所述第一命令将值写入到所述控制器的状态及控制寄存器。
54.根据权利要求53所述的方法，其中所述值指示用于所述控制器的操作模式的操作参数。
55.根据权利要求53所述的方法，其中所述值指示所述控制器的操作模式。
56.根据权利要求52所述的方法，其中所述第一接口或所述第二接口包括联合测试行动组JTAG接口。
57.根据权利要求56所述的方法，其中所述第一命令或所述第二命令包括写入命令，且所述第一数据或所述第二数据包括待写入到与所述控制器通信的存储器装置的型式。
58.根据权利要求52所述的方法，其中所述第一接口或所述第二接口包括精简指令集计算机接口。
59.根据权利要求58所述的方法，其中所述第一命令或所述第二命令及所述第一数据或所述第二数据模拟移动装置。
60.根据权利要求52所述的方法，其中所述第一接口或所述第二接口包括SerDes电路。
61.根据权利要求52所述的方法，其中所述第一命令、所述第二命令或其组合包括JEDEC命令。
62.根据权利要求52所述的方法，其进一步包括设置多路复用器信号的状态以选择所述多个接口中的一者。
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