CN118431304B - 一种半导体电容结构及其制造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000005641 tunneling Effects 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- -1 or the like Chemical compound 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 235000001892 vitamin D2 Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供了一种半导体电容结构及其制造方法，其中半导体电容结构包括：衬底，衬底电性连接于低电位端；浅沟槽隔离结构，设置在衬底上；隧穿氧化层，设置在衬底上；浮栅层，设置在隧穿氧化层上，且浮栅层与浅沟槽隔离结构的侧壁连接，其中浮栅层电性连接于高电位端，衬底和浮栅层之间具有第一电势差，并于隧穿氧化层中形成第一电容；隔离层，覆盖在浮栅层上和浅沟槽隔离结构上；以及控制栅层，设置在隔离层上，控制栅层电性连接于低电位端，其中控制栅层和浮栅层之间具有第二电势差，并于隔离层中形成第二电容。本发明提供了一种半导体电容结构及其制造方法，应用于集成电路中，能够兼顾集成电路对小占用面积、大电容值和高器件可靠性的要求。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种半导体电容结构及其制造方法。
背景技术
在同样的容值要求下，MOS管电容相较于金属电容，占用面积更小。因此在集成电路设计中，常利用大面积的MOS管来形成电容器，以实现一些特定功能，例如用于实现电路稳压和滤波等等。这一设计导致芯片其他功能的可用面积下降，且单片晶圆可出芯片数量减少，成本大大增加。而想要兼顾占用的电路面积和大电容值，则电容器的使用电压不可避免地会超出正常电压，提升了芯片的可靠性风险。
发明内容
本发明的目的在于提供一种半导体电容结构及其制造方法，应用于集成电路中，能够兼顾集成电路对小占用面积、大电容值和高器件可靠性的要求。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体电容结构，包括：
衬底，所述衬底电性连接于低电位端；
浅沟槽隔离结构，设置在所述衬底上；
隧穿氧化层，设置在所述衬底上；
浮栅层，设置在所述隧穿氧化层上，且所述浮栅层与所述浅沟槽隔离结构的侧壁连接，其中所述浮栅层电性连接于高电位端，所述衬底和所述浮栅层之间具有第一电势差，并于所述隧穿氧化层中形成第一电容；
隔离层，覆盖在所述浮栅层上和所述浅沟槽隔离结构上；以及
控制栅层，设置在所述隔离层上，所述控制栅层电性连接于低电位端，其中所述控制栅层和所述浮栅层之间具有第二电势差，并于所述隔离层中形成第二电容。
在本发明一实施例中，所述浮栅层的表面与所述浅沟槽隔离结构的表面之间具有高度差，且所述浅沟槽隔离结构的表面高于所述隧穿氧化层。
在本发明一实施例中，所述浅沟槽隔离结构的表面低于所述浮栅层的表面，其中所述半导体电容结构包括第一沟槽，所述第一沟槽穿过所述浮栅层，与所述浅沟槽隔离结构的表面连接。
在本发明一实施例中，所述半导体电容结构包括至少两个浅沟槽隔离结构。
在本发明一实施例中，所述半导体电容结构包括第二沟槽，所述第二沟槽穿过所述控制栅层，与所述隔离层的表面连接，其中所述第二沟槽位于相邻的所述浅沟槽隔离结构之间。
在本发明一实施例中，所述半导体电容结构包括高电位接触柱，所述高电位接触柱的一端穿过所述第二沟槽和所述隔离层伸入所述浮栅层中。
在本发明一实施例中，所述半导体电容结构包括金属硅化物，所述金属硅化物设置在所述衬底的表面和所述控制栅层的表面。
在本发明一实施例中，所述半导体电容结构包括多列低电位接触柱，所述低电位接触柱的一端连接于所述金属硅化物，另一端电性连接于低电位端。
本发明提供了一种半导体电容结构的制造方法，包括以下步骤：
提供一衬底，所述衬底与低电位端电性连接；
形成浅沟槽隔离结构于所述衬底上；
形成隧穿氧化层于所述衬底上；
形成浮栅层于所述隧穿氧化层上，所述浮栅层与所述浅沟槽隔离结构的侧壁连接，其中所述浮栅层电性连接于高电位端，所述衬底和所述浮栅层之间具有第一电势差，并形成第一电容于所述隧穿氧化层中；
形成隔离层于所述浮栅层上和所述浅沟槽隔离结构上；以及
形成控制栅层于所述隔离层上，所述控制栅层电性连接于低电位端，其中所述控制栅层和所述浮栅层之间具有第二电势差，并形成第二电容于所述隔离层中。
在本发明一实施例中，在形成所述隔离层前，在形成浮栅层于所述隧穿氧化层上后，研磨处理所述浮栅层，直到所述浮栅层的表面和所述浅沟槽隔离结构的表面齐平，蚀刻所述浅沟槽隔离结构，在所述浮栅层的表面和所述浅沟槽隔离结构的表面之间形成高度差。
如上所述，本发明提供了一种半导体电容结构及其制造方法，利用MOS管形成半导体电容结构，在提供同样电容值的情况下，本发明提供的半导体电容结构具有更小的电路占用面积，且电容结构的工作电压较低，被击穿的风险低，器件可靠性高。并且，根据本发明提供的半导体电容结构，在相同工作电压的情况下，不仅具有较大的电容值，还具有更低的功耗水平。因此将本发明提供的半导体电容结构及其制造方法利用在集成电路设计领域，可以为设计提供更高的自由度，支持实现更丰富功能、更高性能的集成电路设计。根据本发明提供的大电容的制造方法，能够用于制成本发明提供的半导体电容结构。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中形成浅沟槽隔离结构的截面示意图。
图2为本发明一实施例中形成阱区的截面示意图。
图3为本发明一实施例中形成浮栅层的截面示意图。
图4为本发明一实施例中形成第一沟槽的截面示意图。
图5为本发明一实施例中形成隔离层的截面示意图。
图6为本发明一实施例中形成控制栅层的截面示意图。
图7为本发明一实施例中形成栅极结构的截面示意图。
图8为本发明一实施例中形成第二沟槽的俯视示意图。
图9为本发明一实施例中形成第二沟槽在AA’截面处的示意图。
图10为本发明一实施例中形成氧化层的截面示意图。
图11为本发明一实施例中形成侧墙结构的截面示意图。
图12为本发明一实施例中形成掺杂区的截面示意图。
图13为本发明一实施例中形成金属硅化物的截面示意图。
图14为本发明一实施例中形成接触柱的俯视示意图。
图15为本发明一实施例中形成接触柱的截面示意图。
图16为本发明一实施例中半导体电容结构的结构示意图。
图17为本发明一实施例中第一金属层、第二金属层和第三金属层的分布示意图。
图18为本发明另一实施例中第一金属层、第二金属层和第三金属层的分布示意图。
图中：100、衬底；101、阱区；102、隧穿氧化层；103、浮栅层；104、第一沟槽；105、隔离层；106、控制栅层；107、第二沟槽；108、氧化层；109、侧墙结构；110、掺杂区；111、金属硅化物；112、介质层；200、浅沟槽隔离结构；300、栅极结构；400H、高电位接触柱；400L、低电位接触柱；500、第一金属层；600、第二金属层；700、第三金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供了一种半导体电容结构，应用于集成电路设计技术领域。例如，本发明提供的半导体电容结构可以被用于闪存电路设计中，以作为闪存芯片中的半导体电容结构，实现数据存储的目的。又例如，本发明提供的半导体电容结构可以被用作去耦电容（Decoupling Capacitor，DeCAP），以实现电路稳压和滤波的目的。还例如，本发明提供的半导体电容结构可以被用在外围时钟电路中，以实现时钟信号延时处理的目的。本发明提供的半导体电容结构也不限于被应用在上述的闪存芯片、去耦电容电路和外围时钟电路中，任意需求大电容值的集成电路设计，都可以采用本发明提供的半导体电容结构。
请参阅图1所示，本发明提供了一种半导体电容结构的制造方法，应用于集成电路制造技术领域，以形成本发明提供的半导体电容结构。在本发明提供的半导体电容结构的制造方法中，首先提供一衬底100，并于衬底100上形成浅沟槽隔离结构200。其中，衬底100例如为形成半导体电容结构的硅基材。衬底100可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，其中硅层形成于基材上方。本发明并不限制衬底100的厚度。在本实施例中，通过浅槽隔离工艺（Shallow Trench Isolation，STI）处理衬底100，从而形成多个浅沟槽隔离结构200。需要说明的是，在进行浅槽隔离工艺前，可以在衬底100的表面沉积形成蚀刻停止层。其中蚀刻停止层可以是氮化硅。接着在浅槽隔离工艺中，以蚀刻停止层作为浅沟槽隔离结构200抛光的对齐层。并在浅槽隔离工艺后，通过蚀刻的方式去除蚀刻停止层。在本实施例中，形成的浅沟槽隔离结构200的表面高于衬底100的表面。
请参阅图1和图2所示，在本发明一实施例中，在形成浅沟槽隔离结构200后，对衬底100注入离子，在衬底100中形成阱区101。在本实施例中，提供的衬底100可以是本征半导体。在形成浅沟槽隔离结构200后，通过离子注入工艺（implant）在衬底100中注入五价离子或三价离子，从而在衬底100中形成N型阱区101或P型阱区101。其中五价离子例如为磷离子，三价离子例如为硼离子。
请参阅图2和图3所示，在本发明一实施例中，在形成阱区101后，形成隧穿氧化层102于衬底100的表面，并形成浮栅层103于隧穿氧化层102上。在本实施例中，通过氧化衬底100的表面在衬底100的表面生长隧穿氧化层102，或通过化学气相沉积在衬底100沉积氧化物，从而形成隧穿氧化层102。其中隧穿氧化层102可以是氧化硅层。接着通过化学气相沉积在隧穿氧化层102上沉积多晶硅，形成浮栅层103。在本实施例中，形成浮栅层103的过程中，可以使浮栅层103的沉积高度超过浅沟槽隔离结构200的表面。接着通过化学机械抛光（Chemical Mechanical Polishing，CMP），以浅沟槽隔离结构200的表面作为停止层，研磨浮栅层103，直到浮栅层103的表面和浅沟槽隔离结构200的表面齐平。
请参阅图3和图4所示，在本发明一实施例中，在处理形成浮栅层103后，蚀刻部分浅沟槽隔离结构200，形成第一沟槽104于浅沟槽隔离结构200上。在本实施例中，通过干法蚀刻浅沟槽隔离结构200的表面，从而降低浅沟槽隔离结构200的高度，使浅沟槽隔离结构200的表面和浮栅层103的表面形成高度差，从而形成第一沟槽104。在本实施例中，在浅沟槽隔离结构200蚀刻后，浮栅层103部分侧壁露出并形成了第一沟槽104的侧壁。而浅沟槽隔离结构200的顶壁则形成了第一沟槽104的底壁。
请参阅图4和图5所示，在本发明一实施例中，在形成第一沟槽104后，形成隔离层105于浮栅层103的表面和浅沟槽隔离结构200的表面。在本实施中，在浮栅层103的裸露表面和浅沟槽隔离结构200的裸露表面形成隔离层105。隔离层105可以是氧化硅层。其中，浮栅层103的裸露表面指的是浮栅层103的顶面和浮栅层103用于构成第一沟槽104槽壁的侧面。浅沟槽隔离结构200的裸露表面指的是浅沟槽隔离结构200的顶面。
请参阅图5至图7所示，在本发明一实施例中，形成隔离层105后，形成控制栅层106于隔离层105上。在本实施例中，通过化学气相沉积在隔离层105上沉积多晶硅，形成控制栅层106。在本实施例中，形成控制栅层106后，蚀刻部分控制栅层106、部分隔离层105、部分浮栅层103和部分隧穿氧化层102后，形成栅极结构300。其中通过干法蚀刻沿着垂直于衬底100表面的方向依次去除部分控制栅层106、部分隔离层105、部分浮栅层103和部分隧穿氧化层102，直到露出衬底100的表面，停止蚀刻。
请参阅图7至图9所示，在本发明一实施例中，在形成栅极结构300后，蚀刻部分控制栅层106，形成第二沟槽107。图8为栅极结构300和第二沟槽107的俯视示意图。如图8所示，栅极结构300设置在阱区101上，且栅极结构300的两端可以延伸出阱区101的覆盖范围。在本实施例中，第二沟槽107以控制栅层106被蚀刻后露出的表面作为侧壁，以隔离层105露出的表面作为底壁。其中第二沟槽107可以不贯穿控制栅层106。在本发明中，第二沟槽107在衬底100上的正投影位于阱区101内。本实施例中提供了一种对称结构，即第二沟槽107位于栅极结构300的中心，且第二沟槽107的对称轴与栅极结构300的对称轴重合。在本发明的其他实施例中，在满足第二沟槽107在衬底100上的正投影位于阱区101内的情况下，第二沟槽107也可以设置在栅极结构300上的任一位置。
请参阅图9和图10所示，在本发明一实施例中，在形成栅极结构300后，形成氧化层108于控制栅层106和浮栅层103上。在本实施例中，氧化处理控制栅层106的裸露表面和浮栅层103的裸露表面，从而在控制栅层106和浮栅层103上形成氧化层108。在本实施例中，氧化层108仅形成在控制栅层106和浮栅层103的表面，隔离层105不受影响。形成氧化层108后，可以通过离子注入工艺在阱区101中形成轻掺杂漏区。
请参阅图10和图11所示，在本发明一实施例中，在形成氧化层108后，形成侧墙结构109于氧化层108上，且侧墙结构109位于栅极结构300的侧部。在本实施例中，通过侧墙形成工艺形成栅极结构300的侧墙结构109。其中部分侧墙结构109位于第二沟槽107中。并且，位于第二沟槽107中的侧墙结构109底部连接于隔离层105。另一部分侧墙结构109的底部连接于衬底100的表面。
请参阅图11至图13所示，在本发明一实施例中，形成侧墙结构109后，形成多个掺杂区110于阱区101中，并形成金属硅化物111于衬底100的表面和控制栅层106的表面。在本实施例中，通过离子注入工艺形成掺杂区110，掺杂区110为器件的源区或漏区。在形成金属硅化物111的步骤中，首先蚀刻去除覆盖在控制栅层106上的全部或部分氧化层108。接着可以通过物理气相沉积（Physical Vapor Deposition，PVD）的方式在衬底100上和控制栅层106上沉积金属，如沉积钴、钛和镍等金属材料，对金属材料进行退火，使硅基材和金属发生反应，形成金属硅化物111。
请参阅图13和图14所示，在本发明一实施例中，形成介质层112于衬底100上和栅极结构300上，并形成高电位接触柱400H和多个低电位接触柱400L。其中高电位接触柱400H部分位于第二沟槽107中，且高电位接触柱400H的一端与介质层112的表面齐平，另一端穿过介质层112和隔离层105伸入浮栅层103中。其中，低电位接触柱400L的一端与介质层112的表面齐平，另一端穿过介质层112与金属硅化物111连接。在本实施例中，通过化学气相沉积的方式在衬底100上和栅极结构300上沉积介电材料，如氧化硅，形成介质层112。接着以金属硅化物111的表面为蚀刻停止层，蚀刻介质层112，形成第一类沟槽结构。其中第一类沟槽结构的一端连接于金属硅化物111。在本实施例中，蚀刻介质层112、隔离层105和部分浮栅层103，形成第二类沟槽结构。其中第二类沟槽结构的槽宽小于第二沟槽107的槽宽，且第二类沟槽结构部分位于第二沟槽107内。本发明不限定第一类沟槽结构和第二类沟槽结构的形状，可以是如图14所示的矩形，也可以是顶部宽底部窄的梯形。接着填充第一类沟槽结构，形成低电位接触柱400L。填充第二类沟槽结构，形成高电位接触柱400H。高电位接触柱400H和多个低电位接触柱400L的填充形成过程可以同时进行，填充物都为金属材料，例如铜、铝等。填满高电位接触柱400H和多个低电位接触柱400L后，通过化学机械抛光处理溢出的金属材料和部分介质层112，从而使高电位接触柱400H的顶面和多个低电位接触柱400L的顶面与介质层112的表面齐平。
请参阅图14和图15所示，在本发明一实施例中，沿着浅沟槽隔离结构200的延伸方向，多个低电位接触柱400L和多个高电位接触柱400H分别呈线性阵列分布。本发明不限定低电位接触柱400L和高电位接触柱400H的数量和阵列分布间距。
请参阅图15至图18所示，在本发明一实施例中，形成多个第一金属层500于介质层112上。其中低电位接触柱400L和高电位接触柱400H与不同的第一金属层500连接。在本实施例中，同一列的低电位接触柱400L与同一第一金属层500连接，同一列的高电位接触柱400H与同一第一金属层500连接。在本实施例中，多列低电位接触柱400L可以分别与不同的第一金属层500连接，也可以连接于同一第一金属层500。具体的，在本实施例中，如图17所示，位于高电位接触柱400H一侧的多列低电位接触柱400L分别与不同的第一金属层500连接。在本发明另一实施例中，如图18所示，位于高电位接触柱400H一侧的多列低电位接触柱400L连接于同一第一金属层500。
请参阅图15至图18所示，在本发明一实施例中，形成第二金属层600于介质层112上，形成第三金属层700于介质层112上。在本实施例中，第二金属层600与电源端VDD电性连接，第三金属层700与接地端GND电性连接。需要说明的是，本发明并不限制第二金属层600和第三金属层700形成在介质层112上，第二金属层600和第三金属层700可以形成在金属互连结构的任意一层。且当第二金属层600和第三金属层700不能直接和第一金属层500连接，则通过金属柱（contact，CT）和任意数量的金属层连接在第一金属层500和第二金属层600之间，以及第一金属层500和第三金属层700之间，实现第二金属层600和第三金属层700和第一金属层500的连接。
请参阅图16所示，本发明提供的半导体电容结构如图16所示，半导体电容结构包括衬底100、浅沟槽隔离结构200、隧穿氧化层102、浮栅层103、隔离层105和控制栅层106。其中，衬底100电性连接于低电位端，具体的衬底100可以接地。浅沟槽隔离结构200设置在衬底100。隧穿氧化层102设置在衬底100上。在本实施例中，浅沟槽隔离结构200的表面高于隧穿氧化层102。浮栅层103设置在隧穿氧化层102上，且浮栅层103与浅沟槽隔离结构200的侧壁连接。其中浮栅层103电性连接于高电位端，具体的，浮栅层103可以连接于电源端。其中，衬底100和浮栅层103之间具有第一电势差，并于隧穿氧化层102中形成第一电容。其中，隔离层105覆盖在浮栅层103上和浅沟槽隔离结构200上。其中控制栅层106设置在隔离层105上。控制栅层106电性连接于低电位端，具体的，控制栅层106可以接地。其中控制栅层106和浮栅层103之间具有第二电势差，并于隔离层105中形成第二电容。
在本发明中，第一电容和第二电容并联连接，从而形成更大容值的半导体电容结构。本发明提供的半导体电容结构要达成目标电容值，能采用更小的集成电路占用面积，因此不需要采用更高的工作电压，就能提供目标电容值，因此本发明提供的电容器具有更高的器件可靠性。在集成电路设计中，应用本发明提供的半导体电容结构，能提供更高的设计自由度。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种半导体电容结构，其特征在于，包括：
衬底，所述衬底电性连接于低电位端；
浅沟槽隔离结构，设置在所述衬底上；
隧穿氧化层，设置在所述衬底上；
浮栅层，设置在所述隧穿氧化层上，且所述浮栅层与所述浅沟槽隔离结构的侧壁连接，其中所述浮栅层电性连接于高电位端，所述衬底和所述浮栅层之间具有第一电势差，并于所述隧穿氧化层中形成第一电容，所述浮栅层的表面与所述浅沟槽隔离结构的表面之间具有高度差，且所述浅沟槽隔离结构的表面高于所述隧穿氧化层，其中所述浅沟槽隔离结构的表面低于所述浮栅层的表面，其中所述半导体电容结构包括第一沟槽，所述第一沟槽穿过所述浮栅层，与所述浅沟槽隔离结构的表面连接；
隔离层，覆盖在所述浮栅层上和所述浅沟槽隔离结构上；以及
控制栅层，设置在所述隔离层上，所述控制栅层电性连接于低电位端，其中所述控制栅层和所述浮栅层之间具有第二电势差，并于所述隔离层中形成第二电容。
2.根据权利要求1所述的一种半导体电容结构，其特征在于，所述半导体电容结构包括至少两个浅沟槽隔离结构。
3.根据权利要求2所述的一种半导体电容结构，其特征在于，所述半导体电容结构包括第二沟槽，所述第二沟槽穿过所述控制栅层，与所述隔离层的表面连接，其中所述第二沟槽位于相邻的所述浅沟槽隔离结构之间。
4.根据权利要求3所述的一种半导体电容结构，其特征在于，所述半导体电容结构包括高电位接触柱，所述高电位接触柱的一端穿过所述第二沟槽和所述隔离层伸入所述浮栅层中。
5.根据权利要求1所述的一种半导体电容结构，其特征在于，所述半导体电容结构包括金属硅化物，所述金属硅化物设置在所述衬底的表面和所述控制栅层的表面。
6.根据权利要求5所述的一种半导体电容结构，其特征在于，所述半导体电容结构包括多列低电位接触柱，所述低电位接触柱的一端连接于所述金属硅化物，另一端电性连接于低电位端。
7.一种半导体电容结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底与低电位端电性连接；
形成浅沟槽隔离结构于所述衬底上；
形成隧穿氧化层于所述衬底上；
形成浮栅层于所述隧穿氧化层上，所述浮栅层与所述浅沟槽隔离结构的侧壁连接，其中所述浮栅层电性连接于高电位端，所述衬底和所述浮栅层之间具有第一电势差，并形成第一电容于所述隧穿氧化层中，其中所述浮栅层的表面与所述浅沟槽隔离结构的表面之间具有高度差，且所述浅沟槽隔离结构的表面高于所述隧穿氧化层，其中所述浅沟槽隔离结构的表面低于所述浮栅层的表面，其中所述半导体电容结构包括第一沟槽，所述第一沟槽穿过所述浮栅层，与所述浅沟槽隔离结构的表面连接；
形成隔离层于所述浮栅层上和所述浅沟槽隔离结构上；以及
形成控制栅层于所述隔离层上，所述控制栅层电性连接于低电位端，其中所述控制栅层和所述浮栅层之间具有第二电势差，并形成第二电容于所述隔离层中。
8.根据权利要求7所述的一种半导体电容结构的制造方法，其特征在于，在形成所述隔离层前，在形成浮栅层于所述隧穿氧化层上后，研磨处理所述浮栅层，直到所述浮栅层的表面和所述浅沟槽隔离结构的表面齐平，蚀刻所述浅沟槽隔离结构，在所述浮栅层的表面和所述浅沟槽隔离结构的表面之间形成高度差。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410887961.2A CN118431304B (zh) | 2024-07-04 | 2024-07-04 | 一种半导体电容结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410887961.2A CN118431304B (zh) | 2024-07-04 | 2024-07-04 | 一种半导体电容结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN118431304A CN118431304A (zh) | 2024-08-02 |
| CN118431304B true CN118431304B (zh) | 2024-09-24 |
Family
ID=92326389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410887961.2A Active CN118431304B (zh) | 2024-07-04 | 2024-07-04 | 一种半导体电容结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118431304B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114335187A (zh) * | 2021-12-31 | 2022-04-12 | 武汉新芯集成电路制造有限公司 | Pip电容结构及其制作方法、半导体器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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2024
- 2024-07-04 CN CN202410887961.2A patent/CN118431304B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN118431304A (zh) | 2024-08-02 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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