[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN117320459A - 堆叠式半导体封装 - Google Patents

堆叠式半导体封装 Download PDF

Info

Publication number
CN117320459A
CN117320459A CN202310269766.9A CN202310269766A CN117320459A CN 117320459 A CN117320459 A CN 117320459A CN 202310269766 A CN202310269766 A CN 202310269766A CN 117320459 A CN117320459 A CN 117320459A
Authority
CN
China
Prior art keywords
layer
semiconductor
die
semiconductor substrate
semiconductor die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310269766.9A
Other languages
English (en)
Inventor
文炅燉
金钟润
张在权
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117320459A publication Critical patent/CN117320459A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)

Abstract

半导体封装包括缓冲器管芯。一个或多个第一半导体管芯堆叠在缓冲器管芯上，使得有源表面面向缓冲器管芯。第二半导体管芯堆叠在第一半导体管芯上。第二半导体管芯包括第一层和设置在第一层上的第二层。第一层包括第一半导体衬底。第一存储器块设置在第一半导体衬底上。第一穿透电极竖直穿透第一半导体衬底并连接到第一存储器块。第二层包括第二半导体衬底和设置在第二半导体衬底上的计算块。第一层和第二层具有彼此接触的有源表面。第一存储器块和计算块分别具有彼此接触的第一焊盘和第二焊盘。

Description

堆叠式半导体封装
相关申请的交叉引用
本专利申请要求于2022年6月27日在韩国知识产权局递交的韩国专利申请No.10-2022-0078495的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体封装，并且具体地涉及一种堆叠式半导体封装。
背景技术
半导体封装是包含集成电路芯片的壳体，其保护芯片免受损坏并使其易于用作电子产品的一部分。通常，半导体封装包括印刷电路板(PCB)和半导体芯片管芯，半导体芯片管芯安装在PCB上并使用接合线或凸块电连接到PCB。随着电子工业的发展，正在进行许多研究以提高半导体封装的可靠性和耐用性。
发明内容
一种半导体封装包括：缓冲器管芯；第一半导体管芯，堆叠在缓冲器管芯上，使得其有源表面面向缓冲器管芯；以及第二半导体管芯，堆叠在第一半导体管芯上。第二半导体管芯包括第一层和设置在第一层上的第二层。第一层包括：第一半导体衬底；多个第一存储器块，设置在第一半导体衬底的表面上；以及第一穿透电极，竖直穿透第一半导体衬底并连接到第一存储器块。第二层包括第二半导体衬底和设置在第二半导体衬底的表面上的多个计算块。第一层的有源表面与第二层的有源表面彼此接触，并且第一存储器块的第一焊盘与计算块的第二焊盘彼此接触。
一种半导体封装包括：缓冲器管芯；第一半导体管芯，堆叠在缓冲器管芯上，每个第一半导体管芯包括多个第一存储器块；以及第二半导体管芯，堆叠在第一半导体管芯上。第二半导体管芯包括：第一层，包括第一半导体衬底和设置在第一半导体衬底的顶表面上的多个第二存储器块；第二层，设置在第一层上，每个第二层包括第二半导体衬底和设置在第二半导体衬底的底表面上的多个计算块；以及散热元件，设置在第一层上并填充第二层之间的空间。第一层的有源表面与第二层的有源表面接触。
一种半导体封装包括：缓冲器管芯；第一半导体管芯，堆叠在缓冲器管芯上，每个第一半导体管芯包括多个第一存储器块并具有竖直穿透第一半导体管芯的第一穿透电极；以及第二半导体管芯，堆叠在第一半导体管芯上。第二半导体管芯包括：第一半导体衬底；多个第二存储器块，设置在第一半导体衬底的顶表面上；第二半导体衬底，设置在第一半导体衬底上；多个计算块，设置在第二半导体衬底的底表面上；以及第二穿透电极，竖直穿透第一半导体衬底并连接到第二存储器块和/或计算块。第二存储器块的第一焊盘与计算块的第二焊盘彼此直接连接，并且第一半导体管芯通过设置在其间的连接端子彼此电连接。
附图说明
由于通过参照结合附图考虑时的以下详细描述使得本公开及其很多随附方面变得更好理解，因此可以获得对本公开以及很多随附方面的更完整的理解，在附图中：
图1至图3是截面图，每个截面图示出了根据本发明构思的实施例的半导体封装；
图4和图5是平面图，每个平面图示出了根据本发明构思的实施例的半导体封装；
图6是示出了根据本发明构思的实施例的半导体封装的截面图；
图7是示出了根据本发明构思的实施例的半导体封装的平面图；以及
图8至图11是截面图，每个截面图示出了根据本发明构思的实施例的半导体封装。
具体实施方式
现在将参照示出了示例实施例的附图来更全面地描述本发明构思的示例实施例。
图1和图2是截面图，每个截面图示出了根据本发明构思的实施例的半导体封装。
参照图1，半导体封装10可以包括缓冲器管芯BD、堆叠在缓冲器管芯BD上的一个或多个存储器管芯MD、以及设置在存储器管芯MD上的半导体管芯SD。
缓冲器管芯BD可以是包括半导体器件的基底管芯。备选地，缓冲器管芯BD可以被称为接口管芯、逻辑管芯或主管芯。缓冲器管芯BD可以用作设置在位于一侧的存储器管芯MD和半导体管芯SD与位于另一侧的外部控制器之间的接口电路。缓冲器管芯BD可以接收从外部控制器发送的命令、数据和/或信号，并将所接收的命令、数据和/或信号通过穿透通孔BTSV、TSV1和TSV2发送到存储器管芯MD和半导体管芯SD。缓冲器管芯BD可以将从存储器管芯MD与半导体管芯SD输出的数据发送到外部控制器。缓冲器管芯BD可以包括物理层、缓冲电路和/或接口电路，其用于接收和放大上述信号。
缓冲器管芯BD的底表面可以是有源表面。例如，缓冲器管芯BD可以以面朝下的方式设置。缓冲器管芯BD可以包括基底半导体衬底BSS、基底电路层BCL和基底穿透电极BTSV。
基底半导体衬底BSS可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。例如，基底半导体衬底BSS可以是单晶半导体衬底或绝缘体上硅(SOI)衬底。
基底电路层BCL可以设置在基底半导体衬底BSS的底表面上。基底电路层BCL可以包括集成电路。例如，基底电路层BCL可以包括形成在基底半导体衬底BSS的底表面上的晶体管、与晶体管连接的内部布线或无源器件、以及设置在基底半导体衬底BSS的底表面上并且可以覆盖晶体管、内部布线或无源器件的层间绝缘层。层间绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种，并且可以具有单层或多层结构。在实施例中，基底电路层BCL可以是存储器电路。例如，缓冲器管芯BD可以是存储器芯片(例如，DRAM、SRAM、MRAM或FLASH存储器芯片)。然而，本发明构思不一定限于该示例。
基底穿透电极BTSV可以沿垂直于缓冲器管芯BD的方向穿透缓冲器管芯BD。基底穿透电极BTSV和基底电路层BCL可以彼此电连接。基底穿透电极BTSV可以由金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种。基底穿透电极BTSV可以通过基底通孔绝缘层BTVD与基底半导体衬底BSS间隔开。基底通孔绝缘层BTVD可以由氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种，并且可以具有单层或多层结构。备选地，基底通孔绝缘层BTVD可以包括气隙区。
基底下导电焊盘BLCP可以设置在缓冲器管芯BD的下水平处。基底上导电焊盘BUCP可以设置在缓冲器管芯BD的上水平处。基底下导电焊盘BLCP可以与基底穿透电极BTSV接触或重叠。备选地，位于没有基底穿透电极BTSV的区域中的一些基底下导电焊盘BLCP可以设置在缓冲器管芯BD的下水平处。基底上导电焊盘BUCP可以与基底穿透电极BTSV接触或重叠。基底下导电焊盘BLCP和基底上导电焊盘BUCP可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
缓冲器管芯BD还可以包括保护层。保护层可以设置在缓冲器管芯BD的底表面上并且可以覆盖基底电路层BCL。保护层可以由氮化硅(SIN)形成或者可以包括氮化硅(SIN)。
外部连接端子OCT可以接合到缓冲器管芯BD的一些基底下导电焊盘BLCP。在缓冲器管芯BD的底表面上，外部连接端子OCT可以耦接到基底下导电焊盘BLCP。外部连接端子OCT可以电连接到基底电路层BCL的输入/输出电路(即，存储器电路)、电源电路或接地电路。外部连接端子OCT可以暴露于保护层的外部。外部连接端子OCT可以包括铜凸块、铜柱或焊球中的至少一种。
图1示出了示例，其中缓冲器管芯BD是包括半导体器件的基底管芯，但本发明构思不一定限于该示例或特定实施例。在实施例中，可以使用插入衬底或封装衬底来代替缓冲器管芯BD。
存储器管芯MD可以安装在缓冲器管芯BD上。例如，存储器管芯MD和缓冲器管芯BD可以形成晶片上芯片(COW)结构。存储器管芯MD的宽度可以小于缓冲器管芯BD的宽度。
存储器管芯MD可以是包括半导体器件的管芯。存储器管芯MD的底表面可以是有源表面。例如，存储器管芯MD可以以面朝下的方式设置。存储器管芯MD可以包括第一半导体衬底SS1、第一电路层CL1和第一穿透电极TSV1。
第一半导体衬底SS1可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。例如，第一半导体衬底SS1可以是单晶半导体衬底或绝缘体上硅(SOI)衬底。
第一电路层CL1可以设置在第一半导体衬底SS1的底表面上。第一电路层CL1可以包括集成电路。例如，第一电路层CL1可以包括形成在第一半导体衬底SS1的底表面上的晶体管、与晶体管连接的内部布线或无源器件、以及设置在第一半导体衬底SS1的底表面上并且可以覆盖晶体管、内部布线或无源器件的层间绝缘层。层间绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或多孔绝缘材料中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或多孔绝缘材料中的至少一种，并且可以具有单层或多层结构。第一电路层CL1可以包括存储器电路。例如，存储器管芯MD可以是存储器芯片(例如，DRAM、SRAM、MRAM或FLASH存储器芯片)。存储器管芯MD可以包括n个第一存储器块BK1。数字n可以是大于或等于4的整数。第一存储器块BK1可以二维地布置在存储器管芯MD的第一半导体衬底SS1的底表面上。第一电路层CL1可以包括与基底电路层BCL相同的电路，但是本发明构思不一定限于该示例。
第一穿透电极TSV1可以沿垂直于存储器管芯MD的方向穿透存储器管芯MD。第一穿透电极TSV1和第一电路层CL1可以彼此电连接。第一穿透电极TSV1可以由金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种。第一穿透电极TSV1可以通过第一通孔绝缘层TVD1与第一半导体衬底SS1间隔开。第一通孔绝缘层TVD1可以由氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种，并且可以具有单层或多层结构。备选地，第一通孔绝缘层TVD1可以包括气隙区。
第一下导电焊盘LCP1可以设置在存储器管芯MD的下水平处。第一上导电焊盘UCP1可以设置在存储器管芯MD的上水平处。第一下导电焊盘LCP1可以与第一穿透电极TSV1接触或重叠。第一上导电焊盘UCP1可以与第一穿透电极TSV1接触或重叠。第一下导电焊盘LCP1和第一上导电焊盘UCP1可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
存储器管芯MD还可以包括保护层。保护层可以设置在存储器管芯MD的底表面上并且可以覆盖第一电路层CL1。保护层可以由氮化硅(SIN)形成或者可以包括氮化硅(SIN)。
第一管芯凸块CT1可以设置在存储器管芯MD的底表面上。存储器管芯MD的底表面上的第一管芯凸块CT1可以耦接到第一下导电焊盘LCP1。第一管芯凸块CT1可以电连接到第一电路层CL1的输入/输出电路(例如，存储器电路)、电源电路或接地电路。第一管芯凸块CT1可以暴露于保护层的外部。缓冲器管芯BD与存储器管芯MD之间的第一管芯凸块CT1可以将缓冲器管芯BD和存储器管芯MD彼此电连接。例如，第一管芯凸块CT1可以将存储器管芯MD的第一下导电焊盘LCP1连接到缓冲器管芯BD的基底上导电焊盘BUCP。
在实施例中，可以存在多个存储器管芯MD。例如，多个存储器管芯MD可以堆叠在缓冲器管芯BD上。第一管芯凸块CT1可以分别设置在存储器管芯MD之间。例如，第一管芯凸块CT1可以将一个存储器管芯MD的第一上导电焊盘UCP1连接到其上的另一个存储器管芯MD的第一下导电焊盘LCP1。
半导体管芯SD可以安装在存储器管芯MD上。半导体管芯SD的宽度可以等于或类似于存储器管芯MD的宽度。半导体管芯SD可以包括其中设置有第二存储器块BK2的第一层LA1和其中设置有计算块CK的第二层LA2。例如，半导体管芯SD可以是具有存储或存储器功能和计算或处理功能二者的存储器中处理(PIM)芯片。堆叠在缓冲器管芯BD上的存储器管芯MD和半导体管芯SD的总数可以在8到32的范围内。
第一层LA1可以包括第二半导体衬底SS2、第二电路层CL2和第二穿透电极TSV2。
第二半导体衬底SS2可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。例如，第二半导体衬底SS2可以是单晶半导体衬底或绝缘体上硅(SOI)衬底。
第二电路层CL2可以设置在第二半导体衬底SS2的顶表面上。例如，第一层LA1的顶表面可以是有源表面。第二电路层CL2可以包括集成电路。例如，第二电路层CL2可以包括形成在第二半导体衬底SS2的顶表面上的晶体管、与晶体管连接的内部布线或无源器件、以及设置在第二半导体衬底SS2的上表面上并且可以覆盖晶体管、内部布线或无源器件的层间绝缘层。层间绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种，并且可以具有单层或多层结构。第二电路层CL2可以包括存储器电路。例如，第一层LA1可以是用作存储器元件的半导体管芯SD的一部分。第一层LA1可以包括m个第二存储器块BK2。数字m可以是大于或等于4的整数。第二存储器块BK2中的每一个可以被称为“BANK”。第二存储器块BK2可以二维地布置在第一层LA1的第二半导体衬底SS2的顶表面上。
第二穿透电极TSV2可以沿垂直于第一层LA1的方向穿透第一层LA1。第二穿透电极TSV2和第二电路层CL2可以彼此电连接。第二穿透电极TSV2可以由金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种。第二穿透电极TSV2可以通过第二通孔绝缘层TVD2与第二半导体衬底SS2间隔开。第二通孔绝缘层TVD2可以由氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种，并且可以具有单层或多层结构。备选地，第二通孔绝缘层TVD2可以包括气隙区。
第二下导电焊盘LCP2可以设置在第一层LA1的下水平处。第二上导电焊盘UCP2可以设置在第一层LA1的上水平处。第二下导电焊盘LCP2可以与第二穿透电极TSV2接触或重叠。第二上导电焊盘UCP2中的一些可以与第二穿透电极TSV2接触或重叠。第二上导电焊盘UCP2中位于没有第二穿透电极TSV2的区域中的其他第二上导电焊盘UCP2可以设置在第一层LA1的上水平处。例如，一些第二上导电焊盘UCP2可以用于通过第二穿透电极TSV2将半导体管芯SD连接到存储器管芯MD，并且其他第二上导电焊盘UCP2可以用于将第一层LA1连接到第二层LA2，这将在下面描述。第二上导电焊盘UCP2的顶表面可以与第二电路层CL2的顶表面共面。第二下导电焊盘LCP2和第二上导电焊盘UCP2可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
在实施例中，第一层LA1还可以包括保护层。保护层可以设置在第一层LA1的顶表面上并且可以覆盖第二电路层CL2。在这种情况下，第二上导电焊盘UCP2的顶表面可以与保护层的顶表面共面。保护层可以由氮化硅(SIN)形成或者可以包括氮化硅(SIN)。
第二层LA2可以设置在第一层LA1上。第二层LA2的宽度可以等于第一层LA1的宽度。第二层LA2可以包括第三半导体衬底SS3和第三电路层CL3。
第三半导体衬底SS3可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。例如，第三半导体衬底SS3可以是单晶半导体衬底或绝缘体上硅(SOI)衬底。第三半导体衬底SS3的宽度可以等于第二半导体衬底SS2的宽度。
第三电路层CL3可以设置在第三半导体衬底SS3的底表面上。例如，第二层LA2的底表面可以是有源表面。第三电路层CL3可以包括集成电路。例如，第三电路层CL3可以包括形成在第三半导体衬底SS3的底表面上的晶体管、与晶体管连接的内部布线或无源器件、以及设置在第三半导体衬底SS3的底表面上并且可以覆盖晶体管、内部布线或无源器件的层间绝缘层。层间绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多孔绝缘材料中的至少一种，并且可以具有单层或多层结构。第三电路层CL3可以包括逻辑电路。例如，第二层LA2可以是用作处理器的半导体管芯SD的一部分。第二层LA2可以包括m个计算块CK。数字m可以是大于或等于4的整数。计算块CK可包括一个或多个计算单元。计算单元可以执行特定操作，诸如最大池化、整流线性单元(ReLU)、逐通道添加操作。计算块CK可以二维地布置在第二层LA2的第三半导体衬底SS3的底表面上。第二层LA2的计算块CK可以分别与第一层LA1的第二存储器块BK2重叠。
第三下导电焊盘LCP3可以设置在第二层LA2的下水平处。第三下导电焊盘LCP3的位置可以竖直对应于第二上导电焊盘UCP2的位置。第三下导电焊盘LCP3中的一些可以与第二穿透电极TSV2重叠。第三下导电焊盘LCP3中位于没有第二穿透电极TSV2的区域中的其他第三下导电焊盘LCP3可以设置在第二层LA2的下水平处。例如，一些第三下导电焊盘LCP3可以用于通过第二穿透电极TSV2将半导体管芯SD连接到存储器管芯MD，并且其他第三下导电焊盘LCP3可以用于将第一层LA1连接到第二层LA2。第三下导电焊盘LCP3的底表面可以与第三电路层CL3的底表面共面。第三下导电焊盘LCP3可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
在实施例中，第二层LA2还可以包括保护层。保护层可以设置在第二层LA2的底表面上并且可以覆盖第三电路层CL3。在这种情况下，第三下导电焊盘LCP3的底表面可以与保护层的底表面共面。保护层可以由氮化硅(SIN)形成或者可以包括氮化硅(SIN)。
第二层LA2可以接合到第一层LA1。第一层LA1的有源表面可以与第二层LA2的有源表面接触。这里，第一层LA1和第二层LA2可以形成混合接合结构。在本说明书中，混合接合结构可以表示其中两种相同种类的材料在其间的界面处熔合的接合结构。例如，第一层LA1的第二上导电焊盘UCP2和第二层LA2的第三下导电焊盘LCP3可以形成连续结构，并且因此第二上导电焊盘UCP2与第三下导电焊盘LCP3之间可以没有可观察到的界面。例如，由于在第一层LA1的第二电路层CL2与第二层LA2的第三电路层CL3之间的边界处，彼此接触的第二上导电焊盘UCP2和第三下导电焊盘LCP3由相同材料形成，因此第二上导电焊盘UCP2与第三下导电焊盘LCP3之间可以不存在任何界面。例如，第二上导电焊盘UCP2和第三下导电焊盘LCP3可以一起是单个元件。因此，第二上导电焊盘UCP2和第三下导电焊盘LCP3可以形成连续结构。第一层LA1和第二层LA2可以通过第二上导电焊盘UCP2和第三下导电焊盘LCP3彼此电连接。第一层LA1的第二下导电焊盘LCP2可以通过第二穿透电极TSV2、第二上导电焊盘UCP2和第三下导电焊盘LCP3电连接到第二层LA2。作为示例，第二存储器块BK2和计算块CK可以通过第二穿透电极TSV2连接到位于第一层LA1下方的第二下导电焊盘LCP2。第一层LA1和第二层LA2可以彼此接合以形成单个半导体管芯SD。
第一层LA1的第二存储器块BK2可以分别与第二层LA2的计算块CK重叠。第二层LA2的计算块CK可以处理从第一层LA1的第二存储器块BK2接收的数据，并且然后将结果存储在第一层LA1的第二存储器块BK2中的相应的第二存储器块BK2中。第二层LA2的计算块CK可以通过第二上导电焊盘UCP2和第三下导电焊盘LCP3分别连接到第一层LA1的第二存储器块BK2。例如，在第一层LA1的第一个第二存储器块BK2(1)中生成的数据可以通过设置在该第一个第二存储器块BK2(1)上的第二上导电焊盘UCP2和第三下导电焊盘LCP3传送到第二层LA2的第一个计算块CK(1)，并且可以在计算块CK(1)中进行处理，并且然后可以通过其下方的第二上导电焊盘UCP2和第三下导电焊盘LCP3将经处理的数据存储在第一层LA1的第一个第二存储器块BK2(1)中。
在实施例中，用作存储器元件的第一层LA1和用作处理器元件的第二层LA2可以具有彼此接触的有源表面；例如，第一层LA1和第二层LA2可以彼此直接连接而无需其间任何附加的连接端子。具体地，第一层LA1的第二存储器块BK2可以在其对应位置处直接连接到第二层LA2的计算块CK。因此，可以减小第一层LA1的第二存储器块BK2与第二层LA2的计算块CK之间的信号传输路径的长度，从而提高半导体管芯SD的处理和操作速度。
在半导体封装的操作期间产生的热量在逻辑电路中可以比在存储器电路中更多。根据本发明构思的实施例，由于半导体管芯SD放置在存储器管芯MD上，并且具体地，用作半导体管芯SD中的处理器的第二层LA2放置在用作存储器元件的第一层LA1上，因此在第二层LA2的计算块CK中产生的热量可以容易地通过第三半导体衬底SS3散发到外部。因此，可以实现具有提高的散热能力的半导体封装。
图1示出了其中第一层LA1的第二半导体衬底SS2具有与第二层LA2的第三半导体衬底SS3相同的厚度的示例，但是本发明构思不一定限于该示例。在实施例中，如图2所示，第二层LA2的第三半导体衬底SS3的厚度可以大于第一层LA1的第二半导体衬底SS2的厚度。第二层LA2的第三半导体衬底SS3的厚度可以大于存储器管芯MD的第一半导体衬底SS1的厚度。由于第三半导体衬底SS3由高导热率的硅(Si)形成，因此在第二层LA2中产生的热量可以更容易地通过第三半导体衬底SS3散发到外部。
第二管芯凸块CT2可以设置在半导体管芯SD的底表面上。半导体管芯SD的底表面上的第二管芯凸块CT2可以耦接到第一层LA1的第二下导电焊盘LCP2。第二管芯凸块CT2可以电连接到第二电路层CL2的输入/输出电路(即，存储器电路)、第三电路层CL3的输入/输出电路(即，逻辑电路)、以及第二电路层CL2和第三电路层CL3的电源或接地电路。最上面的存储器管芯MD与半导体管芯SD之间的第二管芯凸块CT2可以用于将最上面的存储器管芯MD电连接到半导体管芯SD。例如，第二管芯凸块CT2可以将半导体管芯SD的第二下导电焊盘LCP2连接到最上面的存储器管芯MD的第一上导电焊盘UCP1。
模制层ML可以设置在缓冲器管芯BD上。模制层ML可以封装缓冲器管芯BD上的存储器管芯MD和半导体管芯SD。这里，模制层ML可以覆盖半导体管芯SD的顶表面。备选地，与所示结构不同，模制层ML可以暴露半导体管芯SD的顶表面的至少一部分。例如，模制层ML可以仅覆盖存储器管芯MD和半导体管芯SD的侧表面。模制层ML可以由至少一种绝缘树脂(例如，环氧模塑料(EMC))形成或者可以包括至少一种绝缘树脂(例如，环氧模塑料(EMC))。模制层ML还可以包括分布在绝缘树脂中的填料。在实施例中，填料可以由氧化硅(SiOx)形成或者可以包括氧化硅(SiOx)。
图3是示出了根据本发明构思的实施例的半导体封装的截面图。图4和图5是平面图，每个平面图示出了根据本发明构思的实施例的半导体封装，并且对应于半导体管芯和散热元件的俯视图。为了使描述简要起见，先前参照图1和图2描述的元件可以通过相同的附图标记来标识，而不再赘述。例如，在本实施例的以下描述中将主要提及与图1和图2的实施例不同的技术特征。
参照图3，半导体封装20的第二层LA2的宽度可以小于第一层LA1的宽度。散热元件TM可以设置在第一层LA1上并在第二层LA2的一侧处。如图4所示，第二层LA2在第一方向D1上的宽度可以小于第一层LA1在第一方向D1上的宽度，并且第二层LA2在第二方向D2上的宽度可以等于第一层LA1在第二方向D2上的宽度。例如，当在平面图中观察时，第二层LA2可以仅在特定方向(例如，图4的示例中的第一方向D1)上比第一层LA1窄。在这种情况下，散热元件TM可以在第一方向D1上排他地设置在第二层LA2的相对侧处。备选地，如图5所示，第二层LA2在第一方向D1和第二方向D2上的宽度可以小于第一层LA1在第一方向D1和第二方向D2上的宽度。例如，当在平面图中观察时，第二层LA2的平面面积可以小于第一层LA1的平面面积。在这种情况下，散热元件TM可以围绕第二层LA2。在实施例中，散热元件TM可以设置在第二层LA2在第一方向D1上的一侧处和第二层LA2在第二方向D2上的一侧处，并且可以不设置在第二层LA2在第一方向D1上的相对侧处和第二层LA2在第二方向D2上的相对侧处。
返回参照图3至图5，包括第二层LA2和散热元件TM的结构的宽度可以等于第一层LA1的宽度。散热元件TM的顶表面可以与第二层LA2的顶表面(即，第三半导体衬底SS3的顶表面)共面。备选地，散热元件TM可以覆盖第二层LA2的顶表面。散热元件TM可以由具有高导热率的材料中的至少一种形成或者可以包括具有高导热率的材料中的至少一种。例如，散热元件TM可以由硅化合物或金属材料中的至少一种形成或者可以包括硅化合物或金属材料中的至少一种。如本文所使用的，高导热率可以至少理解为硅化合物或金属材料的导热率。
根据本发明构思的实施例，在第一层LA1和第二层LA2中产生的热量不仅可以通过第三半导体衬底SS3而且可以通过散热元件TM散发到外部。因此，可以实现具有提高的散热效率的半导体封装。此外，由于散热元件TM围绕第二层LA2，因此可以通过散热元件TM保护第二层LA2免受外部冲击。例如，可以增加半导体封装的结构稳定性。
图6是示出了根据本发明构思的实施例的半导体封装的截面图。图7是示出了根据本发明构思的实施例的半导体封装的平面图，并且对应于半导体管芯SD和散热元件TM的俯视图。
图1至图5示出了包括计算块CK的第二层LA2的示例，计算块CK形成在单个第三半导体衬底SS3上，但是本发明构思不一定限于该示例。
参照图6，半导体封装30的第二层LA2可以包括多个单元逻辑管芯ULD。每个单元逻辑管芯ULD可以包括第三半导体衬底SS3和第三电路层CL3。
第三半导体衬底SS3可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。
第三电路层CL3可以设置在第三半导体衬底SS3的底表面上。第三电路层CL3可以包括集成电路。作为示例，第三电路层CL3可以包括逻辑电路。每个单元逻辑管芯ULD可以包括一个或至少两个计算块CK。所有单元逻辑管芯ULD中的计算块CK的数量可以等于第一层LA1的第二存储器块BK2的数量。例如，所有单元逻辑管芯ULD中的计算块CK的数量可以是m。然而，本发明构思不一定限于该示例。
第三下导电焊盘LCP3可以设置在每个单元逻辑管芯ULD的下水平处。第三下导电焊盘LCP3的底表面可以与第三电路层CL3的底表面共面。
单元逻辑管芯ULD可以二维地布置在第二层LA2的第三半导体衬底SS3的底表面上。单元逻辑管芯ULD可以分别与第一层LA1的第二存储器块BK2重叠。这里，单元逻辑管芯ULD的第三下导电焊盘LCP3的位置可以竖直对应于第二上导电焊盘UCP2的位置。当在平面图中观察时，单元逻辑管芯ULD可以彼此间隔开。
第二层LA2可以接合到第一层LA1。单元逻辑管芯ULD和第一层LA1可以形成混合接合结构。例如，第一层LA1的第二上导电焊盘UCP2和单元逻辑管芯ULD的第三下导电焊盘LCP3可以形成连续结构，并且因此第二上导电焊盘UCP2与第三下导电焊盘LCP3之间可以没有可观察到的界面。
第二层LA2的单元逻辑管芯ULD可以分别连接到第一层LA1的第二存储器块BK2。第一层LA1的第二存储器块BK2可以分别与单元逻辑管芯ULD的计算块CK重叠。单元逻辑管芯ULD可以处理从第一层LA1的第二存储器块BK2接收的数据，然后将结果存储在第一层LA1的第二存储器块BK2中的相应的第二存储器块BK2中。单元逻辑管芯ULD可以通过第二上导电焊盘UCP2和第三下导电焊盘LCP3分别连接到第一层LA1的第二存储器块BK2。例如，在第一层LA1的第一个第二存储器块BK2(1)中生成的数据可以通过设置在第一个第二存储器块BK2(1)上的第二上导电焊盘UCP2和第三下导电焊盘LCP3传送到第一个单元逻辑管芯ULD的计算块CK(1)，并且可以在计算块CK(1)中进行处理，并且然后可以通过其下方的第二上导电焊盘UCP2和第三下导电焊盘LCP3将经处理的数据存储在第一层LA1的第一个第二存储器块BK2(1)中。
散热元件TM可以设置在第一层LA1上。散热元件TM可以围绕单元逻辑管芯ULD并填充单元逻辑管芯ULD之间的空间。包括第二层LA2和散热元件TM的结构的宽度可以等于第一层LA1的宽度。散热元件TM的顶表面可以与第二层LA2的顶表面(即，第三半导体衬底SS3的顶表面)共面。备选地，散热元件TM可以覆盖第二层LA2的顶表面。散热元件TM可以由具有高导热率的材料中的至少一种形成或者可以包括具有高导热率的材料中的至少一种。
在实施例中，单元逻辑管芯ULD可以被设置为使得它们中的每一个都包括计算块CK，并且散热元件TM可以围绕单元逻辑管芯ULD。在每个计算块CK中产生的热量可以更容易地通过散热元件TM散发到外部。因此，可以实现具有提高的散热效率的半导体封装。
图8是示出了根据本发明构思的实施例的半导体封装的截面图。
参照图8，半导体封装40可以包括比参照图1描述的半导体封装10中的存储器管芯MD更多的存储器管芯MD。作为示例，堆叠在缓冲器管芯BD上的存储器管芯MD和半导体管芯SD1和SD2的总数可以是8到64。在存储器管芯MD的数量增加的情况下，半导体封装40中所需的计算块CK的数量可以增加。因此，半导体封装40可以包括堆叠在存储器管芯MD上的至少两个半导体管芯SD1和SD2。
半导体管芯SD1和SD2可以包括设置在存储器管芯MD上的第一半导体管芯SD1和设置在第一半导体管芯SD1上的第二半导体管芯SD2。图8示出了其中包括两个半导体管芯SD1和SD2的示例，但是本发明构思不一定限于该示例。取决于所需计算块CK的数量，可以包括一个或至少三个半导体管芯SD1和SD2。第一半导体管芯SD1和第二半导体管芯和SD2中的每一个可以具有与参照图1和图2描述的半导体管芯SD基本相同的特征。
第一半导体管芯SD1可以包括第一层LA1和第二层LA2。
第一半导体管芯SD1的第一层LA1可以包括第二半导体衬底SS2、第二电路层CL2和第二穿透电极TSV2。第二半导体衬底SS2可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。第二电路层CL2可以设置在第二半导体衬底SS2的顶表面上。第二穿透电极TSV2可以沿垂直于第一层LA1的方向穿透第一层LA1。第二穿透电极TSV2和第二电路层CL2可以彼此电连接。第二下导电焊盘LCP2可以设置在第一层LA1的下水平处。第二上导电焊盘UCP2可以设置在第一层LA1的上水平处。
第一半导体管芯SD1的第二层LA2可以设置在第一层LA1上。第二层LA2可以包括第三半导体衬底SS3、第三电路层CL3和第三穿透电极TSV3。第三半导体衬底SS3可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。第三电路层CL3可以设置在第三半导体衬底SS3的底表面上。第三穿透电极TSV3可以沿垂直于第二层LA2的方向穿透第二层LA2。第三穿透电极TSV3和第三电路层CL3可以彼此电连接。第三穿透电极TSV3可以由金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种。第三穿透电极TSV3可以通过第三通过绝缘层TVD3与第三半导体衬底SS3间隔开。第三通孔绝缘层TVD3可以由氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种，并且可以具有单层或多层结构。备选地，第三通孔绝缘层TVD3可以包括气隙区。第三下导电焊盘LCP3可以设置在第二层LA2的下水平处。第三上导电焊盘UCP3可以设置在第二层LA2的上水平处。第三上导电焊盘UCP3可以与第三穿透电极TSV3接触或重叠。第三下导电焊盘LCP3和第三上导电焊盘UCP3可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
第二半导体管芯SD2可以设置在第一半导体管芯SD1上。第二半导体管芯SD2可以包括第一层LA1和第二层LA2。
第二半导体管芯SD2的第一层LA1可以包括第二半导体衬底SS2、第二电路层CL2和第二穿透电极TSV2。第二半导体衬底SS2可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。第二电路层CL2可以设置在第二半导体衬底SS2的顶表面上。第二穿透电极TSV2可以沿垂直于第一层LA1的方向穿透第一层LA1。第二穿透电极TSV2和第二电路层CL2可以彼此电连接。第二下导电焊盘LCP2可以设置在第一层LA1的下水平处。第二上导电焊盘UCP2可以设置在第一层LA1的上水平处。
第二半导体管芯SD2的第二层LA2可以设置在第一层LA1上。第二半导体管芯SD2可以是位于最上水平处的半导体管芯。第二层LA2可以包括第三半导体衬底SS3和第三电路层CL3。例如，与第一半导体管芯SD1相比，第二半导体管芯SD2可以不包括第三穿透电极TSV3和第三上导电焊盘UCP3。第三半导体衬底SS3可以是由半导体材料(例如，硅(Si))形成的晶片级半导体衬底。第三电路层CL3可以设置在第三半导体衬底SS3的底表面上。第三下导电焊盘LCP3可以设置在第二层LA2的下水平处。
第二半导体管芯SD2的第二层LA2的厚度可以大于第一半导体管芯SD1的第二层LA2的厚度。例如，第二半导体管芯SD2的第二层LA2的第三半导体衬底SS3的厚度可以大于第一半导体管芯SD1的第二层LA2的第三半导体衬底SS3的厚度。由于位于最上水平处的第二半导体管芯SD2的第二层LA2的第三半导体衬底SS3具有较大厚度，因此在第二层LA2中产生的热量可以更容易地通过第二半导体管芯SD2的第三半导体衬底SS3散发到外部。
第二管芯凸块CT2可以设置在第二半导体管芯SD2的底表面上。在第二半导体管芯SD2的底表面上，第二管芯凸块CT2可以耦接到第二半导体管芯SD2的第一层LA1的第二下导电焊盘LCP2。第一半导体管芯SD1与第二半导体管芯SD2之间的第二管芯凸块CT2可以将第二半导体管芯SD2电连接到第一半导体管芯SD1。例如，第二管芯凸块CT2可以将第二半导体管芯SD2的第二下导电焊盘LCP2连接到第一半导体管芯SD1的第三上导电焊盘UCP3。
图9是示出了根据本发明构思的实施例的半导体封装的截面图。
图8示出了示例，其中第一半导体管芯SD1和第二半导体管芯SD2中的每一个中的第二层LA2包括形成在第三半导体衬底SS3上的计算块CK，但是本发明构思不一定限于该示例。
参照图9，第一半导体管芯SD1和第二半导体管芯SD2中的每一个的第二层LA2可以包括多个单元逻辑管芯ULD。每个单元逻辑管芯ULD可以包括第三半导体衬底SS3和第三电路层CL3。单元逻辑管芯ULD可以具有与参照图6和图7描述的单元逻辑管芯ULD基本相同或相似的特征。这里，第二半导体管芯SD2的单元逻辑管芯ULD的厚度可以大于第一半导体管芯SD1的单元逻辑管芯ULD的厚度。例如，第二半导体管芯SD2的单元逻辑管芯ULD的第三半导体衬底SS3可以比第一半导体管芯SD1的单元逻辑管芯ULD的第三半导体衬底SS3厚。
第一半导体管芯SD1的第二层LA2之一还可以包括第三穿透电极TSV3。第三穿透电极TSV3可以沿垂直于第二层LA2之一的方向穿透第二层LA2之一。第三穿透电极TSV3和第二层LA2之一的第三电路层CL3可以彼此电连接。第三穿透电极TSV3可以由金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、铝(Al)或钨(W))中的至少一种。第三穿透电极TSV3可以通过第三通孔绝缘层TVD3与第三半导体衬底SS3间隔开。第三通孔绝缘层TVD3可以由氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种形成或者可以包括氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)中的至少一种，并且可以具有单层或多层结构。备选地，第三通孔绝缘层TVD3可以包括气隙区。第三上导电焊盘UCP3可以设置在第二层LA2之一的顶部水平处。第二层LA2之一的第三上导电焊盘UCP3可以与第三穿透电极TSV3接触或重叠。第三下导电焊盘LCP3和第三上导电焊盘UCP3可以由金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种形成或者可以包括金属材料(例如，铜(Cu)、金(Au)、镍(Ni)、锡(Sn)、银(Ag)、钨(W)和铝(Al))中的至少一种。
散热元件TM可以设置在第一半导体管芯SD1和第二半导体管芯SD2中的每一个的第一层LA1上。在第一半导体管芯SD1和第二半导体管芯SD2中，散热元件TM可以围绕单元逻辑管芯ULD并填充单元逻辑管芯ULD之间的空间。散热元件TM可以由具有高导热率的材料中的至少一种形成或者可以包括具有高导热率的材料中的至少一种。
图10是示出了根据本发明构思的实施例的半导体封装的截面图。
参照图10，半导体封装60可以不包括图1的半导体封装10的管芯凸块CT1和CT2以及模制层ML。
存储器管芯MD可以设置在缓冲器管芯BD上。存储器管芯MD的宽度可以等于缓冲器管芯BD的宽度。
存储器管芯MD中的最下面的存储器管芯MD可以安装在缓冲器管芯BD上。最下面的存储器管芯MD可以接合到缓冲器管芯BD。最下面的存储器管芯MD和缓冲器管芯BD可以形成混合接合结构。例如，缓冲器管芯BD的基底上导电焊盘BUCP和最下面的存储器管芯MD的第一下导电焊盘LCP1可以形成连续结构，并且因此基底上导电焊盘BUCP与第一下导电焊盘LCP1之间可以没有可观察到的界面。例如，由于在缓冲器管芯BD的基底半导体衬底BSS与最下面的存储器管芯MD的第一电路层CL1之间的边界处，彼此接触的基底上导电焊盘BUCP和第一下导电焊盘LCP1由相同材料形成，因此基底上导电焊盘BUCP与第一下导电焊盘LCP1之间可以没有可观察到的界面。例如，基底上导电焊盘BUCP和第一下导电焊盘LCP1可以一起是单个元件。因此，基底上导电焊盘BUCP和第一下导电焊盘LCP1可以形成连续结构。缓冲器管芯BD和最下面的存储器管芯MD可以通过基底上导电焊盘BUCP和第一下导电焊盘LCP1彼此电连接。
其他存储器管芯MD可以堆叠在最下面的存储器管芯MD上。存储器管芯MD可以形成混合接合结构。例如，一个存储器管芯MD的第一上导电焊盘UCP1和相邻的一个存储器管芯MD的第一下导电焊盘LCP1可以形成连续结构，并且因此在彼此接触的第一上导电焊盘UCP1与第一下导电焊盘LCP1之间可以没有可观察到的界面。例如，彼此接触的第一上导电焊盘UCP1和第一下导电焊盘LCP1可以一起是单个元件，并且彼此接触的第一上导电焊盘UCP1和第一下导电焊盘LCP1可以形成连续结构。彼此相邻的存储器管芯MD可以通过彼此接触的第一上导电焊盘UCP1和第一下导电焊盘LCP1彼此电连接。
半导体管芯SD可以堆叠在最上面的存储器管芯MD上。最上面的存储器管芯MD和半导体管芯SD可以形成混合接合结构。例如，最上面的存储器管芯MD的第一上导电焊盘UCP1和半导体管芯SD的第二下导电焊盘LCP2可以形成连续结构，并且因此在彼此接触的第一上导电焊盘UCP1与第二下导电焊盘LCP2之间可以没有可观察到的界面。例如，彼此接触的第一上导电焊盘UCP1和第二下导电焊盘LCP2可以一起是单个元件，并且彼此接触的第一上导电焊盘UCP1和第二下导电焊盘LCP2可以形成连续结构。最上面的存储器管芯MD和半导体管芯SD可以通过彼此接触的第一上导电焊盘UCP1和第二下导电焊盘LCP2彼此电连接。
图11是示出了根据本发明构思的实施例的半导体封装的截面图。
参照图11，半导体封装可以包括安装在插入衬底IS上并且并排设置的第一半导体芯片CH1和第二半导体芯片CH2。第一半导体芯片CH1可以具有与参照图1描述的半导体封装10相同或相似的结构。备选地，第一半导体芯片CH1可以具有与参照图2至图10描述的半导体封装10、20、30、40、50和60中的一个相同或相似的结构。例如，第一半导体芯片CH1可以包括堆叠在缓冲器管芯BD上的存储器管芯MD和设置在存储器管芯MD上的半导体管芯SD。存储器管芯MD可以具有第一存储器块BK1。半导体管芯SD可以包括具有第二存储器块BK2的第一层LA1和具有第一计算块CK1的第二层LA2。在第一半导体芯片CH1中，存储器管芯MD和半导体管芯SD可以具有不与缓冲器管芯BD的侧表面对齐的侧表面。存储器管芯MD的宽度和半导体管芯SD的宽度可以小于缓冲器管芯BD的宽度。缓冲器管芯BD可以具有第一物理层区域PHY1。第一半导体芯片CH1可以通过外部连接端子OCT连接到插入衬底IS。插入衬底IS可以被称为封装衬底。
第二半导体芯片CH2可以通过芯片连接构件SB连接到插入衬底IS。第二半导体芯片CH2可以是片上系统。第二半导体芯片CH2可以被称为主机或应用处理器(AP)。第二半导体芯片CH2可以被称为“计算管芯”。第二半导体芯片CH2可以包括存储器控制器，其用于控制存储器管芯MD和半导体管芯SD，以及对存储器管芯MD和半导体管芯SD执行数据输入/输出操作。存储器控制器可以以直接存储器访问(DMA)方式访问存储器管芯MD和半导体管芯SD。第二半导体芯片CH2可以具有第二物理层区域PHY2。第二半导体芯片CH2可以包括i个第二计算块CK2。数字i可以是正整数。数字i可以等于或不同于数字n或m。插入衬底IS可以包括将第一物理层区域PHY1连接到第二物理层区域PHY2的内部布线IP。
第二半导体芯片CH2的第二计算块CK2可以包括一个或多个计算单元。计算单元可以执行特定操作，诸如最大池化、整流线性单元(ReLU)、逐通道添加操作。第二半导体芯片CH2的第二计算块CK2可以处理从存储器管芯MD的第一存储器块BK1接收的数据，然后将结果存储到存储器管芯MD的第一存储器块BK1中的相应的第一存储器块BK1中。
在半导体封装中，根据本发明构思的实施例，用作存储器元件的第一层和用作处理器元件的第二层可以设置在单个半导体管芯中并且可以具有彼此接触的有源表面，并且第一层的第二存储器块可以在它们对应的位置处直接连接到第二层的计算块。因此，可以减小第一层的第二存储器块与第二层的计算块之间的信号传输路径的长度，从而提高半导体管芯的处理和操作速度。
此外，由于半导体管芯设置在存储器管芯上并且用作半导体管芯中的处理器元件的第二层设置在用作存储器元件的第一层上，因此第二层的计算块中产生的热量可以容易地通过第三半导体衬底散发到外部。因此，可以实现具有提高的散热特性的半导体封装。
虽然已经具体地示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离本公开的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体封装，包括：
缓冲器管芯；
一个或多个第一半导体管芯，堆叠在所述缓冲器管芯上，使得所述第一半导体管芯的有源表面面向所述缓冲器管芯；以及
第二半导体管芯，堆叠在所述第一半导体管芯上，
其中，所述第二半导体管芯包括第一层和设置在所述第一层上的第二层，
其中，所述第一层包括：
第一半导体衬底；
多个第一存储器块，设置在所述第一半导体衬底的表面上；以及
第一穿透电极，竖直穿透所述第一半导体衬底并连接到第一存储器块，
其中，所述第二层包括：
第二半导体衬底；以及
多个计算块，设置在所述第二半导体衬底的表面上，
其中，所述第一层的有源表面和所述第二层的有源表面彼此接触，以及
其中，所述第一存储器块的第一焊盘和所述计算块的第二焊盘彼此接触。
2.根据权利要求1所述的半导体封装，其中，所述第二层的宽度等于所述第一层的宽度。
3.根据权利要求1所述的半导体封装，其中，所述第二层的宽度小于所述第一层的宽度，以及
其中，所述第二半导体管芯还包括散热元件，所述散热元件设置在所述第一层上并在所述第二层的一侧处。
4.根据权利要求3所述的半导体封装，其中，所述散热元件设置在所述第二层的相对两侧处和/或围绕所述第二层。
5.根据权利要求3所述的半导体封装，其中，所述第二层是多个第二层之一，以及
其中，所述散热元件填充所述第二层之间的空间。
6.根据权利要求1所述的半导体封装，其中，所述第二层的厚度大于所述第一层的厚度。
7.根据权利要求1所述的半导体封装，其中，所述第二半导体管芯是多个第二半导体管芯之一，
其中，所述第二半导体管芯堆叠在所述第一半导体管芯上，以及
其中，所述第二半导体管芯中的每一个的第二层还包括第三穿透电极，所述第三穿透电极竖直穿透所述第二半导体衬底。
8.根据权利要求7所述的半导体封装，其中，所述第二半导体管芯中的最上面的第二半导体管芯的第二层的厚度大于所述第二半导体管芯中的其他第二半导体管芯的第二层的厚度。
9.根据权利要求1所述的半导体封装，其中，所述第一存储器块的所述第一焊盘与所述计算块的所述第二焊盘彼此接触，以及
其中，所述第一焊盘和所述第二焊盘形成由相同材料制成的单个元件。
10.根据权利要求1所述的半导体封装，其中，所述第一半导体管芯中的每一个包括：
第三半导体衬底；
多个第二存储器块，设置在所述第三半导体衬底的底表面上；以及
第四穿透电极，竖直穿透所述第三半导体衬底，
其中，所述第一半导体管芯的第二存储器块的第三焊盘面向所述缓冲器管芯。
11.根据权利要求1所述的半导体封装，其中，所述第一半导体管芯和所述第二半导体管芯通过设置在所述第一半导体管芯与所述第二半导体管芯之间的连接端子彼此连接。
12.根据权利要求1所述的半导体封装，其中，设置在所述第一半导体管芯中的最上面的第一半导体管芯的无源表面上的第一背面焊盘直接连接到设置在所述第二半导体管芯的所述第一层的无源表面上的第二背面焊盘。
13.一种半导体封装，包括：
缓冲器管芯；
一个或多个第一半导体管芯，堆叠在所述缓冲器管芯上，每个第一半导体管芯包括多个第一存储器块；以及
第二半导体管芯，堆叠在所述第一半导体管芯上，
其中，所述第二半导体管芯包括：
第一层，包括第一半导体衬底和多个第二存储器块，所述多个第二存储器块设置在所述第一半导体衬底的顶表面上；
第二层，设置在所述第一层上，每个第二层包括第二半导体衬底和多个计算块，所述多个计算块设置在所述第二半导体衬底的底表面上；以及
散热元件，所述散热元件设置在所述第一层上并填充所述第二层之间的空间，
其中，所述第一层的有源表面与所述第二层的有源表面接触。
14.根据权利要求13所述的半导体封装，其中，所述第二存储器块的第一焊盘与所述计算块的第二焊盘接触，以及
其中，所述第一焊盘和所述第二焊盘形成由相同材料制成的单个元件。
15.根据权利要求13所述的半导体封装，其中，所述第一层还包括第一穿透电极，所述第一穿透电极竖直穿透所述第一半导体衬底并连接到所述第二存储器块和/或所述计算块。
16.根据权利要求13所述的半导体封装，其中，所述第二层的宽度小于所述第一层的宽度。
17.根据权利要求13所述的半导体封装，还包括第二穿透电极，所述第二穿透电极竖直穿透所述第二层的所述第二半导体衬底。
18.根据权利要求13所述的半导体封装，其中，所述第二层的厚度大于所述第一层的厚度。
19.根据权利要求13所述的半导体封装，其中，所述第一半导体管芯和所述第二半导体管芯通过设置在所述第一半导体管芯与所述第二半导体管芯之间的连接端子彼此连接。
20.一种半导体封装，包括：
缓冲器管芯；
一个或多个第一半导体管芯，堆叠在所述缓冲器管芯上，每个第一半导体管芯包括多个第一存储器块并且具有第一穿透电极，所述第一穿透电极竖直穿透所述第一半导体管芯；以及
第二半导体管芯，堆叠在所述第一半导体管芯上，
其中，所述第二半导体管芯包括：
第一半导体衬底；
多个第二存储器块，设置在所述第一半导体衬底的顶表面上；
第二半导体衬底，设置在所述第一半导体衬底上；
多个计算块，设置在所述第二半导体衬底的底表面上；以及
第二穿透电极，竖直穿透所述第一半导体衬底并连接到所述第二存储器块和/或所述计算块，
其中，所述第二存储器块的第一焊盘与所述计算块的第二焊盘彼此直接连接，以及
其中，所述第一半导体管芯通过设置在所述第一半导体管芯之间的连接端子彼此电连接。
CN202310269766.9A 2022-06-27 2023-03-20 堆叠式半导体封装 Pending CN117320459A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0078495 2022-06-27
KR1020220078495A KR20240001612A (ko) 2022-06-27 2022-06-27 반도체 패키지

Publications (1)

Publication Number Publication Date
CN117320459A true CN117320459A (zh) 2023-12-29

Family

ID=89259182

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310269766.9A Pending CN117320459A (zh) 2022-06-27 2023-03-20 堆叠式半导体封装

Country Status (3)

Country Link
US (1) US20230422521A1 (zh)
KR (1) KR20240001612A (zh)
CN (1) CN117320459A (zh)

Also Published As

Publication number Publication date
US20230422521A1 (en) 2023-12-28
KR20240001612A (ko) 2024-01-03

Similar Documents

Publication Publication Date Title
US11887968B2 (en) Method of manufacturing a semiconductor package
JP3854054B2 (ja) 半導体装置
CN110690209B (zh) 半导体封装
KR101739939B1 (ko) 반도체 장치의 제조 방법
US9899337B2 (en) Semiconductor package and manufacturing method thereof
US20220310577A1 (en) Semiconductor package
US10756062B2 (en) Semiconductor chip and semiconductor package including the same
KR102587976B1 (ko) 반도체 패키지
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
US12040304B2 (en) Semiconductor package and method of fabricating the same
US20240170440A1 (en) Semiconductor package
CN113130473B (zh) 芯片封装结构
KR20220077762A (ko) 방열층을 포함한 반도체 패키지
US8581385B2 (en) Semiconductor chip to dissipate heat, semiconductor package including the same, and stack package using the same
US20240040805A1 (en) Semiconductor package and method of fabricating the same
KR102041635B1 (ko) 반도체 패키지
US12062639B2 (en) Semiconductor package and method of fabricating the same
CN117320459A (zh) 堆叠式半导体封装
JP2002141436A (ja) 半導体装置及びその製造方法
TWI790054B (zh) 天線整合式封裝結構
US20240203960A1 (en) Semiconductor package
US20240014166A1 (en) Semiconductor package
US20240055398A1 (en) Semiconductor package
US20240194643A1 (en) Semiconductor package including a plurality of different stacked chips and method of manufacturing the semiconductor package
CN118943118A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication