[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN117153563A - 多层电容器和包括其的电路板 - Google Patents

多层电容器和包括其的电路板 Download PDF

Info

Publication number
CN117153563A
CN117153563A CN202311028662.5A CN202311028662A CN117153563A CN 117153563 A CN117153563 A CN 117153563A CN 202311028662 A CN202311028662 A CN 202311028662A CN 117153563 A CN117153563 A CN 117153563A
Authority
CN
China
Prior art keywords
capacitor
internal electrode
edge
electrode layer
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311028662.5A
Other languages
English (en)
Inventor
J·凯恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Avx Components Co ltd
Original Assignee
Kyocera Avx Components Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Avx Components Co ltd filed Critical Kyocera Avx Components Co ltd
Publication of CN117153563A publication Critical patent/CN117153563A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/252—Terminals the terminals being coated on the capacitive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

本发明涉及多层电容器和包含该多层电容器的电路板。电容器包括主体，其包含至少两组交替的介电层和内部电极层。每个内部电极层包括限定内部电极层的主体的顶边缘、与顶边缘相反的底边缘以及在顶边缘和底边缘之间延伸的两个侧边缘，并且包含从顶边缘延伸的至少一个引线凸片和从底边缘延伸的至少一个引线凸片，电容器包括电连接到内部电极层的外部端子，其中外部端子形成在电容器的顶表面和与电容器的顶表面相对的电容器的底表面上。电容器的电感小于1纳亨。

Description

多层电容器和包括其的电路板
本申请是申请号为201880031907.0、申请日为2018年5月15日、发明名称为“多层电容器和包括其的电路板”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求申请日为2017年5月15日的美国临时专利申请No.62/506,130的优先权，其全部内容通过引用合并于此。
背景技术
多层电容器大体构造成具有堆叠布置的多个介电层和内部电极层。在制造过程中，堆叠的介电层和内部电极层被压制和烧结以获得基本整体的电容器主体。为了改善这些电容器的性能，已经对介电层和内部电极层采用了各种构造和设计。
但是，由于在需要新的性能标准的电子工业中发生快速变化，通常会操纵这些配置。特别地，各种应用设计考虑已经产生了重新确定电容器的参数和其在高速环境中的性能的需要，特别就更快速和更致密的集成电路而言。例如，更大的电流、更密集的板和不断增加的成本都集中聚焦在对于更好、更高效电容器的需求上。另外，各种电子部件的设计已受到朝着小型化以及功能增强的一般工业趋势的推动。
就此而言，需要提供一种具有改善的工作特性的电容器。另外，一些应用也将受益于提供在电路板上具有较小占位面积的电容器。
发明内容
根据本发明的一个实施例，公开了一种多层电容器。电容器包括主体，其包含第一组交替的介电层和内部电极层以及第二组交替的介电层和内部电极层，每组交替的介电层和内部电极层均包含第一内部电极层和第二内部电极层。每个内部电极层包括顶边缘、与顶边缘相反的底边缘以及在顶边缘和底边缘之间延伸的两个侧边缘，顶边缘、底边缘和两个侧边缘限定内部电极层的主体，每个内部电极层包含从内部电极层的主体的顶边缘延伸的至少一个引线凸片和从内部电极层的主体的底边缘延伸的至少一个引线凸片。电容器包括电连接到内部电极层的外部端子，其中外部端子形成在电容器的顶表面和与电容器的顶表面相对的电容器的底表面上。电容器的电感小于1纳亨。
本发明的其他特征和方面在下面更详细地阐述。
附图说明
在包括参考附图的本说明书的其余部分中，更具体地阐述了本发明的完整而可行的公开，包括本领域技术人员的最佳模式，其中：
图1A示出了根据本发明的2乘2封装电容器的一个实施例的大体顶部和侧面的外部透视图；
图1B示出了图1A的电容器的内部电极层的顶部外部透视图；
图1C示出了图1A和1B的电容器的内部电极层的三维顶部和侧面外部透视图。
图1D示出了图1A的电容器的顶部和侧面透视图，该电容器包括成组的交替介电层和图1B和1C的内部电极层；
图2A示出了根据本发明的2乘4封装电容器的一个实施例的大体顶部和侧面的外部透视图；
图2B示出了图2A的电容器的内部电极层的顶部外部透视图；
图2C示出了图2A和2B的电容器的内部电极层的三维顶部和侧面外部透视图；
图2D示出了图2A的电容器的顶部和侧面透视图，该电容器包括成组的交替介电层和图2B和2C的内部电极层；
图3A示出了根据本发明的4乘4封装电容器的一个实施例的大体顶部和侧面的外部透视图；
图3B示出了图3A的电容器的顶部和侧面透视图，该电容器包括成组的交替介电层和图2B和2C的内部电极层；
图4示出了包含本发明的封装电容器的印刷电路板和集成电路封装的侧视图；
图5示出了包含多个现有技术的多层陶瓷电容器的印刷电路板和集成电路封装的侧视图；并且
图6A-6C示出了内部电极端子的另外的构造。
具体实施方式
本领域普通技术人员应理解，本讨论仅是对示例性实施例的描述，而无意于限制本发明的较宽方面。
大体而言，本发明涉及多层电容器。多层电容器在主体内包含多个电容元件。即，多层电容器在单个整体封装内包含多个电容元件。在这方面，多层电容器包含第一组交替的介电层和内部电极层以及第二组交替的介电层和内部电极层。每组交替的介电层和内部电极层限定电容元件。
在单个整体封装(即，单个主体)内的电容元件的特定布置可以提供多个优点。例如，如图4所示并在下面进一步讨论，本发明的电容器可以作为表面安装电容器安装在电路板上，并且可以提供在电路板上的较小的占位面积。这进而可以允许减小电路板的尺寸。
另外，在一些应用中，希望保持尽可能低的电感(即，寄生电感)。采用本发明的电容器可以大大降低电感。特别地，最小化接地连接的距离或路径可以帮助减小电感。通常，与采用多个单独的多层陶瓷电容器(如图5所示)相比，采用本发明的电容器(如图4所示)能够使电感至少减小一个数量级。例如，与现有技术的表现出更大幅度的电感的电容器相比，采用本发明的电容器可以导致皮亨或甚至飞亨(femtohenry)量级的电感。通常，电感可以小于1纳亨。特别地，电感可以是小于或等于900皮亨，例如小于或等于750皮亨，例如小于或等于500皮亨，例如小于或等于400皮亨，例如小于或等于250皮亨，例如小于或等于100皮亨，例如小于或等于50皮亨，例如等于20皮亨，例如小于或等于25皮亨，例如小于或等于15皮亨，例如小于或等于10皮亨。电感可以是大于或等于1飞亨，例如大于或等于25飞亨，例如大于或等于50飞亨，例如大于或等于100飞亨，例如大于或等于250飞亨，例如大于或等于500飞亨，例如大于或等于750飞亨。最小化这种电感可以有助于良好的性能，尤其是良好的去耦性能，尤其是在高速瞬态条件下。
另外，电容器可以提供期望的电容。特别地，电容可以是1,000μF或更小，例如750μF或更小，例如500μF或更小，例如250μF或更小，例如100μF或更小，例如50μF或更小，例如25μF或更小，例如10μF或更小，例如5μF或更小，例如2.5μF或更小，例如1μF或更小，例如0.75μF或更小，例如0.5μF或更小。电容可以是1pF或更大，例如10pF或更大，例如25pF或更大，例如50pF或更大，例如100pF或更大，例如250pF或更大，例如500pF或更大，例如750pF或更大。可以使用本领域中已知的一般技术来测量电容。
此外，电容器可以提供期望的电阻。特别地，电阻可以是100mOhm或更小，例如75mOhm或更小，例如50mOhm或更小，例如40mOhm或更小，例如30mOhm或更小，例如25mOhm或更小，例如20mOhm或更小，例如15mOhm或更小，例如10mOhm或更小，例如5mOhm或更小。电阻可以是0.01mOhm或更大，例如0.1mOhm或更大，例如0.25mOhm或更大，例如0.5mOhm或更大，例如1mOhm或更大，例如1.5mOhm或更大，例如2mOhm或更大，例如5毫欧或更大，例如10毫欧或更大。可以使用本领域已知的一般技术来测量电阻。
转到图4，电容器408可以被安装(例如，表面安装)到电路板406上，该电路板406包含具有上表面和下表面的基板(例如，绝缘层)。电路板406具有在其中限定的多个电流路径(未示出)。电容器408的外部端子分别与电路板406的预定电流路径电连通。另外，电容器408的外部端子可以使用本领域中通常已知的任何方法，例如一般的焊接技术，物理地连接到电路板406。
如图4所示，集成电路封装402也可以设置在电路板406上。集成电路封装402可以使用球栅阵列404连接到电路板406。电路板可以进一步包括处理器400。也可以使用球栅阵列412将处理器400连接到集成电路封装402。
通常，球栅阵列404可以被配置为使得间距是1.5mm或更小，例如1.25mm或更小，例如1mm或更小，例如0.8mm或更小，例如0.6mm或更小，以及0.4mm或更大，例如0.5mm或更大，例如0.6mm或更大。
另外，集成电路封装402也可以使用如本文定义的电容器408连接到电路板406。就这一点而言，电容器的内部电极层可以被定位为使得它们与电路板406和集成电路封装402的水平面正交。换句话说，电容器408的内部电极层可以被定位成使得它们与电路板406基本不平行。例如，电容器408可以定位在集成电路封装402和电路板406之间，使得电容器408被“夹在”两个部件之间。就这一点而言，电容器408直接连接到集成电路封装402和电路板406。例如，电容器408可以使用本领域中通常已知的任何方法(例如，一般的焊接技术)连接(例如，物理地和/或电气地)到电路板406和/或电路封装402。
通过以上述布置采用电容器，电容器408可以允许去除一些原始的球栅阵列404。然而，电容器408仍可以如图4所示被球栅阵列404包围。
同时，图5示出了现有技术的电路板506。电路板506包括处理器500、集成电路封装件502以及球栅阵列504和512。但是，图5的电路板506并未采用像图4中的电容器408那样的单个整体电容器封装，而是采用了多个单独的多层陶瓷电容器508。然而，由于上述原因，与采用多个单独的多层陶瓷电容器的电路板相比，采用单个整体的电容器的本构造可以具有各种优点和益处。
与采用多个单独的多层陶瓷电容器相比，本发明的电容器和构造的一个明显的优点是关于直接电源接地。如图4所示，本发明的电容器408可以直接连接到集成电路封装402和电路板406，例如印刷电路板。该直接连接允许电流410流过电容器，从而提供直接电源接地连接。同时，在如图5所示的现有技术中，特定多层电容器508由于各种原因(包括高度的微小差异)而不能直接连接至电路板506和集成电路封装502。由于这种均匀性问题，使用多个单独的多层电容器进行连接可能很困难。结果，如图5所示，存在两个电流路径：(1)处理器500与各个电容器508之间的电流514，以及(2)处理器500与电路板516之间的电流516。采用这种配置，不能获得直接的电源接地连接。
除上述之外，尽管在此未示出，但是在一个实施例中，集成电路封装本身可以包括多层电容器。就这一点而言，电容器可以直接嵌入封装中。电容器的这种结合可以允许减小尺寸，这对于各种电子应用是有益的。
如上所述，本发明包括一种多层电容器，该多层电容器在单个整体封装内包含多个电容元件。电容器包括顶表面和与顶表面相对的底表面。电容器还包括在顶表面和底表面之间延伸的至少一个侧表面。电容器可包括至少三个侧表面，例如至少四个侧表面。在一实施例中，电容器包括至少六个总表面(例如，一个顶部，一个底部，四个侧面)。例如，电容器可以具有平行六面体形状，例如矩形平行六面体形状。
另外，电容器可以具有期望的高度。例如，高度可以是10微米或更大，例如25微米或更大，例如50微米或更大，例如100微米或更大，例如200微米或更大，例如250微米或更大，例如300微米或更大，例如350微米或更大，例如500微米或更大，例如1,000微米或更大，例如2,000微米或更大。高度可以是5,000微米或更小，例如4,000微米或更小，例如2,500微米或更小，例如2,000微米或更小，例如1,000微米或更小，例如750微米或更小，例如500微米或更小，例如450微米或更小。当被球栅阵列围绕时，电容器的高度可以在球栅阵列的球的高度(或直径)的10％之内，例如在7％之内，例如在5％之内，例如在3％之内，例如在2％之内，例如在1％之内。例如，该高度可以是任何回流之前的原始高度。
通常，多层电容器包含第一组交替的介电层和内部电极层以及第二组交替的介电层和内部电极层。电容器还包括电连接到内部电极层的外部端子，其中外部端子形成在电容器的顶表面和与电容器的顶表面相对的电容器的底表面上。
通常，电容器包括至少两组交替的介电层和内部电极层。电容器可包括至少三组，例如至少四组交替的介电层和内部电极层。然而，应该理解，本发明可以包括任何数量的成组的交替的介电层和内部电极层，并且不必被限制。另外，成组的交替的介电层和内部电极层可以与相邻的组间隔一定距离。例如，该距离大于该组中单独的介电层的厚度。特别地，该距离可以是该组中的介电层的厚度的至少2倍，例如至少3倍，例如至少5倍，例如至少10倍。
第一组交替的介电层和内部电极层以及第二组交替的介电层和内部电极层可以形成电容器的主体的至少一部分。通过将介电层和内部电极层以堆叠或层压的构造布置，电容器可以被称为多层电容器，尤其是多层陶瓷电容器，例如当介电层包括陶瓷时。
每组交替的介电层和内部电极层包括与内部电极层交替布置的介电层。特别地，内部电极层包括第一内部电极层和第二内部电极层，第一内部电极层和第二内部电极层以相对且间隔开的关系交错，其中，介电层位于每个内部电极层之间。
通常，介电层和内部电极层的厚度不受限制，并且取决于性能特征，可以根据需要为任意厚度。例如，内部电极层的厚度可以是但不限于约500nm或更大，例如约1μm或更大，例如约2μm或更大，至约10μm或更小，例如约5μm或更小，例如约4μm或更小，例如约3μm或更小，例如约2μm或更小。例如，内部电极层的厚度可以为约1μm至约2μm。
另外，本发明并不受限于每组交替的介电层和内部电极层的或整个电容器中的内部电极层的数量。例如，每组可以包括10个或更多，例如25个或更多，例如50个或更多，例如100个或更多，例如200个或更多，例如300个或更多，例如500个或更多，例如600个或更多，例如750或更多，例如1,000或更多的内部电极层。每组可具有5,000或更少，例如4,000或更少，例如3,000或更少，例如2,000或更少，例如1,500或更少，例如1,000或更少，例如750或更少，例如500或更少，例如400或更少，例如300或更少，例如300或更少，例如250或更少，例如200或更少，例如175或更少，例如150或更少的内部电极。而且，整个电容器可以包括上述数量的电极层。
内部电极层具有顶边缘和与顶边缘相对的底边缘。内部电极层还具有在顶边缘和底边缘之间延伸的两个侧边缘。在一个实施例中，侧边缘、顶边缘和底边缘限定了内部电极层的主体。通常，主体可以具有矩形构造或形状。
通常，顶边缘和底边缘可以具有相同的尺寸(例如，长度)。侧边缘可以具有相同的尺寸(例如，高度)。通常，侧边缘的尺寸(例如，高度)可以比顶边缘和/或底边缘的尺寸(例如，长度)短。就这一点而言，当内部电极层的侧边缘在电容器的顶表面和底表面之间延伸的高度可以小于内部电极层的顶边缘和/或底边缘在电容器的侧表面之间延伸的长度。换句话说，内部电极层的顶边缘和/或底边缘的尺寸可以大于侧边缘的尺寸。就这一点而言，层的“短”侧可以与电容器的高度方向对准。
内部电极层具有从该层的主体延伸的引线凸片。引线凸片从顶边缘和底边缘延伸。换句话说，内部电极层可以具有从各层的“长”侧或边缘延伸的引线凸片。引线凸片可以延伸到介电层的边缘和/或电容器的表面。例如，当处于堆叠构造时，引线凸片的前缘可以延伸到介电层的边缘。这种前缘可用于形成外部端子。另外，边缘可具有从其延伸的至少一个引线凸片，例如至少两个引线凸片，例如至少三个引线凸片，例如至少四个引线凸片。
内部电极层的每个顶边缘和底边缘可以具有从其延伸的相等数量的引线凸片。例如，每个边缘可具有从其延伸的至少一个引线凸片。在另一实施例中，每个边缘可具有从其延伸的至少两个引线凸片。然而，应当理解，本发明可以包括从内部电极层延伸的任何数量的引线凸片，并且不必被限制。
例如，应当理解，内部电极层的顶边缘和底边缘可以不具有从其延伸的相等数量的引线凸片。作为示例，一个边缘可以比相反边缘具有更多的从其延伸的引线凸片。例如，在一个实施例中，顶边缘可具有从其延伸的两个引线凸片，而底边缘仅具有从其延伸的一个引线凸片，反之亦然。
在一个实施例中，引线凸片从内部电极层的主体的顶边缘和底边缘的内部部分延伸。就这一点而言，引线凸片可以不立即从内部电极层的侧边缘延伸。换句话说，引线凸片可以从内部电极层的侧边缘偏移。偏移可以使得其偏移并定位于内部电极层的侧边缘之间，特别是在内部电极层的侧边缘与内部电极层的中心之间。
从相应内部电极层的顶边缘和相同内部电极层的底边缘延伸的引线凸片可以从侧边缘偏移相同的距离。就这一点而言，引线凸片的至少一个侧向边缘(即，沿高度方向对准的边缘)可以基本对齐。
当每个边缘包含至少两个引线凸片时，顶边缘上的第一引线凸片可以与在底边缘上的第一引线凸片从侧边缘偏移相同的距离。另外，顶边缘上的第二引线凸片可以与在底边缘上的第二引线凸片从侧边缘偏移相同的距离。就这一点而言，各个引线凸片的侧向边缘可以基本对齐。
类似地，从顶边缘延伸的引线凸片的长度(即，从一侧表面在纵向方向上延伸到另一侧表面的长度)可以与引线凸片从底边缘延伸的长度相同。然而，应当理解，在另一实施例中，从顶部边缘延伸的引线凸片的长度可以与从底部边缘延伸的引线凸片的长度不同。另外，当边缘包括至少两个引线凸片时，第一引线凸片的长度可以与第二引线凸片的长度不同。
基本上对齐意味着在顶边缘上从第一引线凸片和/或第二引线凸片的一个侧向边缘的侧边缘的偏移是在底边缘上从第一引线凸片和/或第二引线凸片的对应侧向边缘的侧边缘的偏移的+/-10％之内，例如+/-5％之内，例如+/-4％之内，例如+/-3％之内，例如+/-2％之内，例如+/-1％之内，例如+/-0.5％之内。
然而，应理解，在另一实施例中，引线凸片可基本上不对齐。例如，当每个边缘仅包含一个引线凸片时，顶边缘的引线凸片可以偏移，而底边缘的引线凸片可以不偏移使得其直接从侧边缘延伸。可替代地，两个引线凸片可以从侧边缘偏移，但是可以以不同的距离偏移。
当至少一个边缘包含至少两个引线凸片时，应该理解的是，顶边缘和/或底边缘上的第一引线凸片从侧边缘的偏移可以不同于在相同边缘上的第二引线凸片从相对侧边缘的偏移。在另一实施例中，顶边缘上的第一引线凸片的偏移可以不同于在底边缘上的第一引线凸片的偏移。
在另一实施例中，至少一个引线凸片可以在内部电极层的侧边缘处直接从顶边缘或底边缘延伸。即，引线可以不从侧边缘偏移。在一个实施例中，从顶边缘延伸的至少一个引线凸片和从底边缘延伸的至少一个引线凸片可以直接从侧边缘延伸并且可以不从侧边缘偏移。此外，当每个边缘包含至少两个引线凸片时，顶边缘和/或底边缘上的第一引线凸片可以偏移，而另一个引线凸片可以不偏移。可替代地，两个引线凸片可以从侧边缘延伸，使得它们不偏移。
在给定列中，内部电极层的相邻暴露的引线凸片之间的距离可以被专门设计，以确保端子的引导形成。给定列中的内部电极层的暴露的引线凸片之间的这种距离可以是约10微米或更小，例如约8微米或更小，例如约5微米或更小，例如约4微米或更小，例如约2微米或更小，例如约1.5微米或更小，例如约1微米或更小。该距离可以是约0.25微米或更大，例如约0.5微米或更大，例如约1微米或更大，例如约1.5微米或更大，例如约2微米或更大，例如约3微米或更大。然而，应当理解，这种距离可以不必受到限制。
另外，电极凸片的相邻列状堆叠之间的距离可以比给定列中的相邻引线凸片之间的距离大至少两倍(但不限于此)，以确保不同的端子不延伸到一起。在一些实施例中，暴露的金属化的相邻列状堆叠之间的距离是特定堆叠中的相邻的暴露的电极凸片之间的距离的约四倍。然而，这样的距离可以根据期望的电容性能和电路板配置而变化。
在一组的交替的介电层和内部电极层内的第一内部电极层的引线凸片和第二内部电极层的引线凸片在纵向方向上彼此偏移。即，相应内部电极层的引线凸片可以相对于内部电极层和/或介电层的中心线(例如，纵向中心线或约垂直线)对称地偏移一定距离。即，各个内部电极层的引线凸片可以关于内部电极层和/或介电层的垂直线对称地偏移。无论如何，在相应内部电极层的引线凸片之间形成间隙区域。
然而，在另一实施例中，内部电极层可以不包括从中心线对称地偏移一定距离的引线凸片。例如，如上所述，多个引线凸片可以从它们相应的相邻侧边缘偏移不同的距离，或者一个引线凸片可以完全不从侧边缘偏移。
另外，无论从其延伸的引线凸片的数量如何，内部电极层都可以在给定方向上对称。例如，引线凸片可以关于穿过内部电极层的主体的中心的水平线(即，从内部电极层的一侧边缘的中心延伸到另一侧边缘的中心的线)对称。
然而，在另一实施例中，内部电极层可以关于水平线不对称。例如，如上所述，顶边缘和底边缘中的至少一个可以包括比另一个更多的引线凸片。另外，引线凸片可以不基本上对齐。例如，从顶边缘上的第一引线凸片的侧边缘的偏移可以与从底边缘上的的不同。可替代地，至少一个第一引线凸片可以偏移，而相反边缘上的第一引线凸片可以不偏移。因此，这样的内部电极层可以不关于水平线对称。
如本文所指示的，电容器包括第一组交替的介电层和内部电极层以及第二组交替的介电层和内部电极层。在一个实施例中，一个组的第一内部电极层与另一组的最后的内部电极层之间的距离可以大于给定组内的相邻内部电极层之间的距离。例如，第一组的第一内部电极层和第二组的最后内部电极层之间的距离可以大于第一组的第一内部电极层和第二内部电极层之间的距离。
本发明的电容器还包括在顶表面和底表面上的外部端子。在一个特定实施例中，外部端子可以不存在于电容器的侧表面上。然而，在另一实施例中，至少一个外部端子可以存在于侧表面上，使得其从顶表面或底表面在边缘上延伸到侧表面上。
外部端子包括至少一个第一极性端子和至少一个第二相反极性端子。电容器可在电容器的顶表面上包括至少一个，例如至少两个，例如至少四个，例如至少六个，例如至少八个第一极性端子和/或第二相反极性端子。另外，电容器可以在电容器的底表面上包括上述数量的端子。
电容器可以在电容器的顶表面和电容器的底表面上包括相等数量的第一极性端子和/或第二极性端子。在电容器的顶表面上，第一极性端子的数量可以等于第二相反极性端子的数量。在电容器的底表面上，第一极性端子的数量可以等于第二相反极性端子的数量。存在于电容器的顶表面上的端子的总数可以等于存在于电容器的底表面上的端子的总数。存在于电容器的顶表面和底表面上的第一极性端子的总数可以等于存在于电容器的顶表面和底表面上的第二相反极性端子的总数。
通常，在电容器的底表面上的对应于特定的一组交替介电层和内部电极层的相似极性端子电连接到在电容器的顶表面上的相似极性端子。位于电容器的顶表面和底表面上的相似极性端子可以不交叉。就这一点而言，顶表面和底表面上的对应的类似极性端子可以不以端子位置偏移，而是可以定位于相反的顶表面或底表面上的另一相似极性端子的上方或下方。换句话说，对应于特定组的交替介电层和内部电极层的对应的相似极性端子，尤其是这种组的对应的引线凸片可以基本对齐。基本上对齐意味着从顶表面上的极性端子的一个侧向边缘的侧边缘的偏移在从底表面上的对应极性端子的侧边缘的偏移的+/-10％之内，例如+/-5％之内，例如+/-4％之内，例如+/-3％之内，例如+/-2％之内，例如+/-1％之内，例如+/-0.5％之内。
然而，在另一实施例中，电容器可以不在电容器的顶表面和电容器的底表面上包括相等数量的第一极性端子和/或第二极性端子。例如，由于顶边缘可以包括与底边缘不同数量的引线凸片，因此电容器的顶表面上的第一极性端子和/或第二极性端子的数量可以与电容器的底表面上的数量不同。类似地，存在于电容器的顶表面上的端子的总数可以不等于存在于电容器的底表面上的端子的总数。
另外，由于内部电极层的变化，在电容器的顶表面和/或电容器的底表面上，第一极性端子的数量可以不等于第二相反极性端子的数量。类似地，存在于电容器的顶表面和底表面上的第一极性端子的总数可以不等于存在于电容器的顶表面和底表面上的第二相反极性端子的总数。
此外，如上所述，电容器的底表面上的对应于特定的一组交替介电层和内部电极层的相似极性端子电连接到在电容器的顶表面上的相似极性端子。然而，位于电容器的顶表面和底表面上的相似极性端子可以交叉。就这一点而言，顶表面和底表面上的对应的类似极性端子可以以端子位置偏移，使得它们可以不直接定位于相反的顶表面或底表面上的另一相似极性端子的上方或下方。换句话说，对应于特定组的交替介电层和内部电极层的对应的相似极性端子，尤其是这种组的对应的引线凸片可以偏移。
通常，外部端子的间距(即，中心之间的标称距离也称为中心到中心间隔)可以由特定的电路板构造来决定。一个方向(即，x或y方向)上的外部端子之间的间距可以与另一方向(即，相应地，y或x方向)上的相邻外部端子之间的间距相同。即，任何两个相邻外部端子之间的间距可以与任何其他两个相邻外部端子之间的间距基本相同。
间距可以是约0.1mm或更大，例如约0.2mm或更大，例如约0.3mm或更大，例如0.4mm或更大，例如约0.5mm或更大，例如约0.6mm或更大，例如约0.7mm或更大，例如约0.8mm或更大，例如约0.9mm或更大，例如约1.0m或更大。间距可以是约2.0mm或更小，例如约1.5mm或更小，例如约1.4mm或更小，例如约1.3mm或更小，例如约1.2mm或更小，例如约1.1mm或更小，例如约1.0mm或更小。例如，间距可以是约0.2mm，约0.4mm，约0.6mm，约0.8mm，约1.0mm，约1.2mm等。特别地，间距可以是0.6mm，0.8mm或1.0mm。在一个实施例中，间距可为约0.6mm，例如0.6mm+/-10％，例如+/-5％，例如+/-2％，例如+/-1％。在另一个实施例中，间距可以是约0.8mm，例如0.8mm+/-10％，例如+/-5％，例如+/-2％，例如+/-1％。在另一个实施例中，间距可以是约1mm，例如1mm+/-10％，例如+/-5％，例如+/-2％，例如+/-1％。
如上所述，引线凸片的前边缘的延伸可以帮助形成外部端子。就这一点而言，第一内部电极层上的引线凸片和第二内部电极层上的引线凸片之间的间距可以与上述相同。即，在第一内部电极层上的引线凸片和在第二内部电极层上的引线凸片之间的间距可以与引线凸片所用于形成的相应外部端子之间的间距基本相同。
另外，外部端子可以定位成类似于球栅阵列的配置。例如，可以提供外部端子以形成通常由球栅阵列采用的接触，特别是周围球栅阵列。就这一点而言，外部端子的间距可以与周围的球栅阵列的间距相同。即，间距可以在周围球栅阵列的间距的10％以内，例如在5％之内，例如在2％之内，例如在1％之内，例如在0.5％之内，例如在0.1％之内。
另外，类似于球栅阵列，外部端子可以以行和列设置。即，可以设置外部端子，使得它们以至少两行和至少两列存在。例如，外部端子可以以至少两行，例如至少三行，例如至少四行呈现。行的数量可以由交替介电层和内部电极层的不同组的数量决定。另外，外部端子可以以至少两列，例如至少三列，例如至少四列呈现。列数可以由内部电极的不同列状凸片的数量决定。
根据图1A-1D，2A-2D，3A-3B和6A-6C所示的实施例，可以进一步描述本发明的电容器。
图1A示出了2乘2配置的电容器10。即，电容器沿着顶表面和底表面的每个尺寸包括两个端子。就这一点而言，电容器10包括在顶表面上的总共四个外部端子12、14和在底表面上的四个对应的外部端子(未示出)，其中顶表面上的外部端子电连接到底表面上的对应的外部端子。
如图1D所示，图1A的电容器10包括外部端子12、14以及两组交替的介电层和内部电极层110。如图1B和1C所示，每组交替的介电层和内部电极层110包括以交替布置的内部电极层105、115和介电层(未示出)。
通常，内部电极层105、115包括从内部电极层的主体的顶边缘和底边缘延伸的至少一个引线凸片120、130、140、150。通常，内部电极层105、115的引线凸片120、130、140、150延伸到电容器的顶表面和底表面，并有助于形成外部端子。在这方面，引线凸片120、130、140、150可以暴露在电容器的顶表面和底表面上，并且允许内部电极层的主体与外部端子之间的连接。例如，引线凸片120、130、140、150可包含延伸到介电层的边缘并允许形成外部端子的前边缘123、133、143、153。
如图1B和1C所示，第一内部电极层105包括沿着顶边缘105c和底边缘105d并且从主体135延伸的一个引线凸片120、130。第二内部电极层115包括沿着顶边缘和底边缘并且从主体145延伸的一个引线凸片140、150。
第一内部电极层105的顶边缘和底边缘上的引线凸片120、130可以在竖直方向上对齐。也就是说，沿着顶边缘105c的第一引线凸片120的侧向边缘121、122可以与沿着与顶边缘105c相对的底边缘105d的第一引线凸片130的侧向边缘131、132对齐。换句话说，沿着顶边缘105c的第一引线凸片120的侧向边缘121、122可以从侧边缘105a-b偏移(由“O”表示)与沿着与顶边缘105c相对的底边缘105d的第一引线凸片130的侧向边缘131、132从侧边缘105a-b偏移相同距离。
然而，应当理解，沿着顶边缘105c的第一引线凸片120的两个侧向边缘121、122可以与沿着与顶边缘105c相对的底边缘105d的第一引线凸片130的侧向边缘131、132对齐。换句话说，沿着顶边缘105c的第一引线凸片120的两个侧向边缘121、122可以从侧边缘105a-b偏移与沿着与顶边缘105c相对的边缘105d的第一引线凸片130的两个侧向边缘131、132偏移相同的距离。
类似地，第二内部电极层115的顶边缘和底边缘上的引线凸片140、150可以在竖直方向上对齐。也就是说，沿着顶边缘的第一引线凸片140的侧向边缘141、142可以与沿着与顶边缘相对的底边缘的第一引线凸片150的侧向边缘151、152对齐。在一个实施例中，沿着顶边缘的第一引线凸片140的两个侧向边缘141、142可以与沿着与顶边缘相对的底边缘的第一引线凸片150的侧向边缘151、152对齐。如关于内部电极层105所提及的，在顶边缘上的第一引线凸片的侧向边缘与在底边缘上的第一引线凸片的侧向边缘之间的关系也可以应用于内部电极层115。
通过这种布置，可以在第一内部电极层105的引线凸片120和第二内部电极层115的引线凸片140之间形成间隙。类似地，可以在第一内部电极层105的引线凸片130和第二内部电极层115的引线凸片150之间形成间隙。每个相应间隙的尺寸可以基本相同。
引线凸片120和140可以与分别从内部电极层105和115延伸的引线凸片130和150平行地布置，使得从交替电极层105和115延伸的引线凸片可以在相应的列中对齐。例如，内部电极层105的引线凸片120和130可以以相应的堆叠配置布置，而内部电极层115的引线凸片140和150可以以相应的堆叠配置布置。
应当理解，引线凸片120连接到外部端子12，而引线凸片140连接到外部端子14。因此，各个引线凸片120将以类似于外部端子12和14的方式与相应引线凸片140相互交叉。相互交叉的引线凸片可以在相关的主电极部分上提供多个相邻的电流注入点。
另外，图1A的电容器10在顶表面上包括至少一个第一极性端子和至少一个第二相反极性端子。尽管未示出，但是底表面至少包括第一极性端子和第二相反端子。特别地，图1A在顶表面上包括两个正端子12和两个负端子14。
如上所述，图1A-1D示出了一种特定的内部电极构造。然而，除了上述之外，应当理解，内部电极层也可以具有其他类型的构造，例如图6A-6C所示的构造。例如，如图6A所示，在底边缘105d上的第一引线凸片130可以不偏移的同时，顶边缘105c上的第一引线凸片120可以从侧边缘105a偏移，而使得它从侧边缘105a延伸。如图6B所示，顶边缘105c和105d上的第一引线凸片120、130可以不偏移，使得它们从侧边缘105a延伸。如图6C所示，顶边缘105c上的第一引线凸片120可以从侧边缘105a偏移与底边缘105d上的第一引线凸片130从侧边缘105a偏移不同的距离。尽管图6A-6C示出了第一内部电极层105，但是应当理解，这也可以示出第二内部电极层140的各种实施例。另外，虽然图6A-6C被图示为表示在顶边缘和底边缘上仅包含1个引线凸片的内部电极层，但是应当理解，这样的图示也可以指示用于包含从顶边缘和/或底边缘中至少一个延伸的至少两个引线凸片的那些内部电极层的各种实施例。例如，即使当边缘包含两个引线凸片时，此类凸片也可从侧边缘偏移不同的距离，可包括一个凸片偏移，而另一个则从侧边缘延伸，等等。
如图1A-1D所示，电容器在每个表面上包含四个外部端子，并且每个内部电极层包含从顶边缘和底边缘延伸的至少一个引线凸片。但是，如上所述，本发明不受外部端子的数量和/或从顶边缘和/或底边缘延伸的引线凸片的数量的限制。
例如，图2A示出了电容器20，该电容器20在每个表面上包括八个外部端子以及从每个内部电极层的顶表面和底表面延伸的两个引线凸片。
如图2A所示，电容器20具有2乘4的配置。即，电容器包括沿着顶表面和底表面的一个维度的两个端子和沿着另一个维度的四个端子。就这一点而言，电容器包括在顶表面上的总共八个外部端子22a-b，24a-b和在底表面上的八个对应的外部端子(未示出)，其中，顶表面上的外部端子电连接到底表面上对应的外部端子22a-b，24a-b。
图2A的电容器20包括外部端子22a-b，24a-b以及两组交替的介电层和内部电极层210，如图2D所示。如图2B和2C所示，每组交替的介电层和内部电极层210包括处于交替布置的内部电极层205、215和介电层(未示出)。
通常，内部电极层205、215包括从内部电极层的主体的顶边缘和底边缘延伸的至少一个引线凸片220a-b，230a-b，240a-b，250a-b。通常，内部电极层205、215的引线凸片220a-b，230a-b，240a-b，250a-b延伸到电容器的顶表面和底表面，并有助于形成外部端子。在这方面，引线凸片220a-b，230a-b，240a-b，250a-b可以暴露在电容器的顶表面和底表面上，并且允许内部电极层的主体与外部端子之间的连接。例如，引线凸片220a-b，230a-b，240a-b，250a-b可包含延伸到介电层的边缘并允许形成外部端子的前边缘223a-b，233a-b，243a-b，253a-b。
如图2B和2C所示，内部电极层205、215包括沿着顶边缘和底边缘的至少两个引线凸片220a-b，230a-b，240a-b，250a-b。如图2B和2C所示，第一内部电极层205包括沿着每个顶边缘205c和底边缘205d并且从主体235延伸的两个引线凸片220a-b，230a-b。第二内部电极层215包括沿着每个顶边缘和底边缘并且从主体245延伸的两个引线凸片240a-b，250a-b。
第一内部电极层205的顶边缘205c和底边缘205d上的引线凸片220a-b，230a-b可以在竖直方向上对齐。也就是说，沿着顶边缘205c的第一引线凸片220的侧向边缘221a、222a可以与沿着与顶边缘205c相对的底边缘205d的第一引线凸片230的侧向边缘231a、232a对齐。换句话说，沿着顶边缘205c的第一引线凸片220的侧向边缘221a、222a可以从侧边缘205a-b偏移(由“O”表示)与沿着与顶边缘205c相对的底边缘205d的第一引线凸片230从侧边缘205a-b偏移相同距离。而且，沿着顶边缘205c的第一引线凸片220的两个侧向边缘221a，222a可以与沿着与顶边缘205c相对的底边缘205d的第一引线凸片230的侧向边缘231a，232a对齐。即，两个侧向边缘可以从侧边缘205a-b偏移相同的距离。
当顶边缘205c和底边缘205d包含至少两个引线凸片220a-b，230a-b时，在顶边缘205c上的每个引线凸片的至少一个侧向边缘可以与在底边缘205d上的引线凸片的对应侧向边缘对齐。而且，顶边缘205c上的每个引线凸片的两个侧向边缘可以与底边缘205d上的引线凸缘的对应侧向边缘对齐。
类似地，第二内部电极层215的顶边缘和底边缘上的引线凸片240a-b，250a-b可以在竖直方向上对齐。也就是说，沿着顶边缘的第一引线凸片240的侧向边缘241a，242a可以与沿着与顶边缘相对的底边缘的第一引线凸片250的侧向边缘251a，252a对齐。沿着顶边缘的第一引线凸片240的两个侧向边缘241a，242a可以与沿着与顶边缘相对的底边缘的第一引线凸片250的侧向边缘251a，252a对齐。如关于内部电极层205所提及的，在顶边缘上的第一引线凸片的侧向边缘与在底边缘上的第一引线凸片的侧向边缘之间的关系也可以应用于内部电极层215。
通过这种布置，可以在沿着第一内部电极层205、第二内部电极层215或两者的顶边缘205c的任何引线凸片之间形成间隙。例如，可以在从相应内部电极层的顶边缘延伸的任何引线凸片220a-b，240a-b之间形成间隙。另外，可以在沿着第一内部电极层205、第二内部电极层215或两者的顶边缘205d的任何引线凸片之间形成间隙。例如，可以在从相应内部电极层的顶边缘延伸的任何引线凸片230a-b，250a-b之间形成间隙。而且，从顶边缘延伸(无论是从相同的内部电极层还是从相邻的内部电极层延伸)的两个相应的凸片之间的间隙的大小可以与在从底边缘延伸的两个相应的凸片之间的间隙的大小基本相同。例如，引线凸片220a和220b之间的间隙可以与引线凸片230a和230b之间的间隙基本相同。类似地，引线凸片220a和240a之间的间隙可以与引线凸片230和250a之间的间隙基本相同。
引线凸片220a-b，240a-b中的任何一个或全部可以与分别从层205和215延伸的引线凸片230a-b，250a-b平行布置，使得从交替的电极层205和215延伸的引线可以在相应的列中对齐。例如，内部电极层205的引线凸片220a-b和230a-b可以布置为相应的堆叠配置，而内部电极层215的引线凸片240a-b和250a-b可以布置为相应的堆叠配置。
应当理解，引线凸片220a-b分别连接到外部端子22a-b，而引线凸片240a-b分别连接到外部端子24a-b。因此，各个引线凸片220a-b将以类似于外部端子22a-b和24a-b的方式分别与各个引线凸片240a-b相互交叉。相互交叉的引线凸片可以在相关的主电极部分上提供多个相邻的电流注入点。
如上所述，图2A-2D示出了一种特定的内部电极构造。然而，除了上述之外，应当理解，内部电极层的引线凸片也可以具有其他类型的构造，例如以上关于图1A-1D提到的以及在图6A-6C中示出的那些。例如，对于顶边缘或底边缘上的引线凸片，凸片可以从它们相应的侧边缘偏移不同的距离，或者一个可以偏移，而另一个可以从侧边缘延伸。关于顶边缘上的引线凸片和底边缘上的相邻引线凸片，这样的凸片可以从侧边缘偏移不同的距离，可以包括一个凸片偏移，而另一个从侧边缘延伸，可以包括从侧边缘延伸的两个凸片等。
另外，图2A的电容器20在顶表面上包括至少一个第一极性端子和至少一个第二相反端子。尽管未示出，但是底表面至少包括第一极性端子和第二相反端子。特别地，图2A在顶表面上包括四个正端子22a-b和四个负端子24a-b。
如图2A-2D所示，电容器在每个表面上包含八个外部端子，并且电容器包含两组交替的介电层和内部电极层。然而，如上所述，本发明不受外部端子的数量和/或成组的交替的介电层和内部电极层的数量的限制。
例如，图3A示出了电容器20，其在每个表面上包含十六个外部端子以及四组交替的介电层和内部电极层。
如图3A所示，电容器30具有4乘4的配置。即，电容器包括沿着顶表面和底表面的一个维度的四个端子和沿着另一个维度的四个端子。就这一点而言，电容器包括在顶表面上的总共十六个外部端子32a-b，34a-b和在底表面上的十六个对应的外部端子(未示出)，其中，顶表面上的外部端子可以电连接到底表面上对应的外部端子32a-b，34a-b。
图3A的电容器30包括外部端子32a-b，34a-b以及四组交替的介电层和内部电极层210，如图3B所示。如图2B和2C所示，每组交替的介电层和内部电极层210包括处于交替布置的内部电极层205、215和介电层(未示出)。
应当理解，引线凸片220a-b分别连接到外部端子32a-b，而引线凸片240a-b分别连接到外部端子34a-b。因此，各个引线凸片220a-b将以类似于外部端子32a-b和34a-b的方式分别与各个引线凸片240a-b相互交叉。相互交叉的引线凸片可以在相关的主电极部分上提供多个相邻的电流注入点。
另外，图3A的电容器30在顶表面上包括至少一个第一极性端子和至少一个第二相反端子。尽管未示出，但是底表面至少包括第一极性端子和第二相反端子。特别地，图3A在顶表面上包括四个正端子32a-b和四个负端子34a-b。
尽管图2A、2D和3A、3B的电容器采用图2B的成组的交替的介电层和内部电极层210，但是应当理解，也可以采用其他配置。也就是说，图1B，1C的成组的交替的介电层和内部电极层110也可以用在图2A、2D和3A、3B的电容器20和30中。在这点上，不是在图2A、2D的电容器20内仅采用两组交替的介电层和内部电极层210，该电容器还可以采用多达四组交替的介电层和内部电极层110。在这方面，图2A、2D的电容器20可采用两组至四组交替的介电层和内部电极层。类似地，不是在图3A、3B的电容器30内采用四组交替的介电层和内部电极层210，该电容器还可以采用多达八组交替的介电层和内部电极层110。在这方面，图3A、3B的电容器30可以采用两组到八组交替的介电层和内部电极层。
另外，附图的实施例对于每组交替的介电层和内部电极层仅采用四个内部电极层。然而，应该理解，本发明可以包括每组任何数量的内部电极层，并且不必受到限制。
通常，本发明提供了一种具有独特配置的电容器，该电容器具有各种益处和优点。在这方面，应当理解，构成电容器所采用的材料可以不受限制，并且可以是本领域通常采用的任何材料，并且可以使用本领域通常采用的任何方法来形成。
通常，介电层通常由具有相对高介电常数(K)的材料形成，例如，从约10至约40,000，在一些实施例中从约50至约30,000，并且在一些实施例中从约100至约20,000。
就这一点而言，介电材料可以是陶瓷。可以以多种形式提供陶瓷，例如晶片(例如，预烧制的)或在设备本身内共烧制的介电材料。
高介电材料类型的特定示例包括例如NPO(COG)(多达约100)，X7R(从约3,000到约7,000)，X7S，Z5U和/或Y5V材料。应当理解，上述材料通过它们的行业接受的定义来描述，其中一些是由电子工业联盟(EIA)建立的标准分类，本领域的普通技术人员应该认识到。例如，这样的材料可以包括陶瓷。这样的材料可以包括白云母，例如钛酸钡和相关的固溶体(例如，钛酸锶钡，钛酸钡钙，钛酸钡锆，钛酸锆锶钡，钛酸钡锆钛酸钡等)，钛酸铅和相关固溶体(例如锆钛酸铅，锆钛酸镧镧)，钛酸铋钠等。在一个特定的实施例中，例如，可以使用具有式BaxSr1-xTiO3的钛酸锶钡(“BSTO”)，其中x为0到1，在一些实施方案中为约0.15到约0.65，在一些实施方案中为约0.25到约0.6。其他合适的钙钛矿可以包括例如BaxCa1-xTiO3，其中x为约0.2至约0.8，并且在一些实施方案中，为约0.4至约0.6，PbxZr1-xTiO3(“PZT”)，其中x为约0.05至约0.4，钛酸镧锆铅(“PLZT”)，钛酸铅(PbTiO3)，钛酸钡钙锆(BaCaZrTiO3)，硝酸钠(NaNO3)。KNbO3，LiNbO3，LiTaO3，PbNb2O6，PbTa2O6，KSr(NbO3)，NaBa2(NbO3)5KHb2PO4。其他复杂的钙钛矿可以包括A[B11/3B22/3]O3材料，其中A为BaxSr1-x(x可以为0到1的值)；B1是MgyZn1-y(y可以是0到1的值)；B2是TazNb1-z(z可以是0到1的值)。在一个特定实施例中，介电层可包含钛酸酯。
内部电极层可以由本领域中已知的多种不同金属中的任何一种形成。内部电极层可以由诸如导电金属的金属制成。这些材料可以包括贵金属(例如，银，金，钯，铂等)，贱金属(例如，铜，锡，镍，铬，钛，钨等)等等，以及各种其组合。溅射的钛/钨(Ti/W)合金以及相应铬、镍和金的溅射层也是合适的。在一个特定实施例中，内部电极层可包含镍或其合金。
如本领域中已知的，外部端子可以由多种不同的金属中的任何一种形成。外部端子可以由诸如导电金属的金属制成。这些材料可以包括贵金属(例如，银，金，钯，铂等)，贱金属(例如，铜，锡，镍，铬，钛，钨等)等等，以及各种其组合。在一个特定实施例中，外部端子可以包括铜或其合金。
可以使用本领域中通常已知的任何方法来形成外部端子。可以使用诸如溅射、涂刷、印刷、化学镀或细铜端子化(FCT)、电镀、等离子体沉积、推进剂喷雾/空气刷等技术来形成外部端子。
外部端子可以形成为使得外部端子是金属的薄膜镀层。这种薄膜镀层可以通过在内部电极层的暴露部分上沉积诸如导电金属的导电材料来形成。例如，内部电极层的前缘可以被暴露，使得其可以允许形成镀覆的终端。
外部端子的平均厚度可以为约50μm或更小，例如约40μm或更小，例如约30μm或更小，例如约25μm或更小，例如约20μm或更小至约5μm或更大，例如约10μm或更大，例如约15μm或更大。例如，外部端子的平均厚度可以为约5μm至约50μm，例如约10μm至约40μm，例如约15μm至约30μm，例如约15μm至约50μm至约25微米。
通常，外部端子可以包括镀覆端子。例如，外部端子可以包括电镀端子、化学镀端子或它们的组合。例如，可以通过电解镀形成电镀端子。可以通过化学镀形成化学镀端子。
当多个层构成外部端子时，外部端子可以包括电镀端子和化学镀端子。例如，可以首先采用化学镀来沉积材料的初始层。然后可以将镀覆技术切换到电化学镀系统，该电化学镀系统可以允许更快的材料堆积。
当通过任何一种镀覆方法形成镀覆端子时，从电容器的主体露出的内部电极层的引线凸片的前端都经受镀覆溶液。在一个实施例中，该经受是指将电容器浸入镀覆溶液中。
镀覆溶液包含导电材料(例如导电金属)，其被采用以形成镀覆的端子。这样的导电材料可以是任何前述材料或本领域中通常已知的任何材料。例如，镀覆溶液可以是氨基磺酸镍浴液或其他镍溶液，使得镀层和外部端子包含镍。替代地，镀覆溶液可以是铜酸浴或其他合适的铜溶液，使得镀覆层和外部端子包括铜。
另外，应当理解，镀覆溶液可以包括本领域通常已知的其他添加剂。例如，添加剂可包括能够有助于镀覆过程的其他有机添加剂和介质。另外，可以使用添加剂以便在期望的pH下使用镀覆溶液。在一个实施例中，可在溶液中采用降低电阻的添加剂，以协助将镀覆材料完全镀覆和结合到电容器和内部电极层的引线凸片的暴露的前缘。
可以将电容器暴露、浸没或浸入镀覆溶液中一段预定的时间。这样的暴露时间不必被限制，而是可以花费足够的时间以允许足够的镀覆材料沉积以形成镀覆端子。在这方面，该时间应该足以允许在成组的交替的介电层和内部电极层内的各个内部电极层的给定极性的引线凸片的期望暴露的、邻近的前缘中形成连续的连接。
通常，电解镀和化学镀之间的区别在于电解镀采用电偏置，例如通过使用外部电源。镀覆溶液通常可以经受高电流密度范围，例如，十到十五amp/ft2(额定为9.4伏)。可以在相同的镀覆溶液中利用需要形成镀覆端子的的到电容器的负极连接和到固体材料(例如，Cu镀覆溶液中的Cu)的正极连接来形成连接。即，电容器被偏置到与镀覆溶液相反的极性。使用这种方法，镀覆溶液的导电材料被吸引到内部电极层的引线凸片的暴露的前缘的金属上。
在将电容器浸没或经受镀覆溶液之前，可以采用各种预处理步骤。可以出于各种目的进行这样的步骤，包括催化、加速和/或改善镀覆材料对引线凸片的前缘的附着。
另外，在镀覆或任何其他预处理步骤之前，可以采用初始清洁步骤。可以采用这样的步骤来去除在内部电极层的暴露的引线凸片上形成的任何氧化物堆积。当内部电极或其他导电元件由镍形成时，该清洁步骤可以特别有助于协助去除氧化镍的任何堆积。部件清洁可通过完全浸入预清洁浴中进行，例如包括酸清洁剂的预清洁浴。在一个实施例中，暴露可以持续预定时间，例如约10分钟。替代地，清洁也可以通过化学抛光或研磨步骤来进行。
另外，可以执行活化内部电极层的引线凸片的暴露的金属前缘的步骤，以促进导电材料的沉积。可以通过浸入钯盐、光图案化的钯有机金属前体(通过掩模或激光)、丝网印刷或喷墨沉积的钯化合物或电泳钯沉积来实现活化。应当理解，目前仅公开了基于钯的活化作为活化溶液的示例，该活化溶液通常对于由镍或其合金形成的暴露的凸片部分的活化效果良好。但是，应该理解，也可以使用其他活化解决方案，因此不必加以限制。
另外，代替上述活化步骤或除了上述活化步骤之外，当形成电容器的内部电极层时，可以将活化掺杂剂引入导电材料中。例如，当内部电极层包括镍并且活化掺杂剂包括钯时，可以将钯掺杂剂引入形成内部电极层的镍墨或组合物中。这样做可以消除钯活化步骤。应当进一步理解的是，一些上述的活化方法，例如有机金属前体，也适合于玻璃形成剂的共沉积，以增加与电容器的一般陶瓷体的附着。当如上所述采取活化步骤时，在端子化镀覆之前和之后，活化剂材料的痕迹可以经常保留在暴露的导电部分处。
另外，根据需要或必要，也可以采用镀覆后的后处理步骤。可以出于多种目的进行这样的步骤，包括增强和/或改善材料的粘附性。例如，可以在执行镀覆步骤之后采用加热(或退火)步骤。可以通过烘烤、激光照射、紫外线照射、微波照射、电弧焊等进行这种加热。
如本文所指示，外部端子包括至少一个镀层。在一个实施例中，外部端子可仅包括一个镀层。然而，应当理解，外部端子可以包括多个镀层。例如，外部端子可以包括第一镀层和第二镀层。另外，外部端子还可包括第三镀层。此外，这些镀层的材料可以是前述的并且在本领域中通常已知的任何材料。
例如，一个镀层，例如第一镀层，可以包括铜或其合金。另一镀层，例如第二镀层，可以包含镍或其合金。另一镀层，例如第三镀层，可以包括锡、铅、金或组合，诸如合金。替代地，初始镀层可以包括镍，随后镀锡或金的层。在另一实施例中，可以形成初始的铜镀层，然后形成镍层。
在一个实施例中，初始或第一镀层可以是导电金属(例如，铜)。然后该区域可以被包含用于密封的电阻器-聚合物材料的第二层覆盖。然后可以对该区域进行抛光以选择性地去除电阻性聚合材料，然后再次镀覆包含导电金属材料(例如，铜)的第三层。
初始镀层上方的上述第二层可以对应于阻焊层，例如镍阻焊层。在一些实施例中，可以通过在初始的化学镀或电解镀层(例如，镀铜)的顶部上电镀附加的金属(例如，镍)层来形成前述层。用于形成上述阻焊层的其他示例性材料包括镍-磷，金和银。在一些实施例中，上述阻焊层上的第三层可以对应于导电层，例如镀镍、镍/铬、银、钯、锡、铅/锡或其他合适的镀焊料。
另外，可以形成金属镀层，然后进行电镀步骤，以在这种金属镀层上提供电阻合金或更高电阻的金属合金涂层，例如，无电Ni-P合金。然而，应当理解，可以包括任何金属涂层，如本领域普通技术人员从本文的全部公开内容中可以理解的。
应当理解，任何上述步骤都可以作为批量处理发生，例如滚镀、流化床镀覆和/或流通式镀覆端子化工艺，所有这些都是本领域公知的。这样的批量处理使多个部件能够被立即处理，从而提供了有效而快捷的端子化过程。相对于传统的端子化方法，例如需要单独处理部件的厚膜印刷端子化，这是一个特别的优势。
如本文所述，外部端子的形成通常由内部电极层的引线凸片的暴露的前缘的位置引导。由于外部镀覆端子的形成是由电容器上选定的外围位置处的内部电极层的暴露导电金属的配置决定的，因此这种现象可以称为“自决定”。
在美国专利Ritter等的No.7,177,137和Ritter等的7,463,474中描述了用于形成镀薄膜的端子的上述技术的其他方面，其出于所有目的通过引用并入本文。应当理解，用于形成电容器端子的其他技术也可以在本技术的范围内。示例性的替代方案包括，但不限于，通过镀覆、磁、掩蔽、电泳/静电、溅射、真空淀积、印刷或用于形成厚膜导电层或薄膜导电层的其它技术形成端接。
示例
根据本文公开的说明书制造如本文定义的多层电容器。特别地，制造了包括两组交替的介电层和内部电极层的2乘4的多层电容器。每个内部电极层包括从顶边缘延伸的两个引线凸片和从底边缘延伸的两个引线凸片。该电容器包括在顶表面上的8个外部端子和在底表面上的8个外部端子，其中每个表面上的4个外部端子具有第一极性，并且每个表面上的其余4个外部端子具有第二相反极性。该电容器包括约300个有源内部电极层，其中每一层与相邻的内部电极层在一组内相距约4微米。
样品 电感(pH) 电容(μF) 电阻(mOhm)
1 0.55 5 2
2 0.55 12 7
3 0.55 12 5
4 0.55 12 5
在不脱离本发明的精神和范围的情况下，本领域的普通技术人员可以实践本发明的这些和其他修改和变型。另外，应当理解，各个实施例的各方面可以全部或部分互换。此外，本领域普通技术人员将理解，前述描述仅是示例性的，并且无意于限制本发明，本发明在所附权利要求中进一步描述。

Claims (18)

1.一种多层电容器，包括：
主体，其包含第一组交替的介电层和内部电极层以及相邻的第二组交替的介电层和内部电极层，其中第一组和第二组之间的距离大于至少两个介电层的厚度，
每组交替的介电层和内部电极层均包含第一内部电极层和第二内部电极层，
每个内部电极层包括顶边缘、与顶边缘相反的底边缘以及在顶边缘和底边缘之间延伸的两个侧边缘，顶边缘、底边缘和两个侧边缘限定内部电极层的主体，
每个内部电极层包含从内部电极层的主体的顶边缘延伸的至
少一个引线凸片和从内部电极层的主体的底边缘延伸的至少一个
引线凸片，其中，从主体的顶边缘延伸的至少一个引线凸片每一个的每个侧边缘和从主体的底边缘延伸的至少一个引线凸片每一个的每个侧边缘从内部电极层的主体的两个侧边缘偏移，其中，在顶边缘上的所述至少一个引线凸片每一个的每个侧边缘基本对齐在
底边缘上的所述至少一个引线凸片每一个的每个相应侧边缘；
电连接到内部电极层的外部端子，其中，外部端子形成在电容器的顶表面和与电容器的顶表面相反的电容器的底表面上，该外部端子包括第一组外部端子和第二组外部端子，其中第一组交替的介电层和内部电极层电连接到第一组外部端子，并且其中第二组交替的介电层和内部电极层电连接到第二组外部端子，外部端子包括电镀层、化学镀层或其组合，并且
其中，电容器的电感小于1纳亨。
2.根据权利要求1所述的电容器，其中，所述电容器的电感小于10皮亨。
3.根据权利要求1所述的电容器，其中，所述电容器的电感小于1皮亨。
4.根据权利要求1所述的电容器，其中，所述第一内部电极层和所述第二内部电极层以相对的关系交错，并且介电层定位于所述第一内部电极层和所述第二内部电极层之间。
5.根据权利要求1所述的电容器，其中，每个内部电极层包括从顶边缘和底边缘延伸的至少两个引线凸片。
6.根据权利要求5所述的电容器，其中，在顶边缘上的所述至少两个引线凸片的每一个侧向边缘基本上与在底边缘上的所述至少两个引线凸片的每一个侧向边缘对齐。
7.根据权利要求1所述的电容器，其中，每个内部电极层包括从顶边缘和底边缘延伸的至少三个引线凸片。
8.根据权利要求1所述的电容器，其中，顶边缘和底边缘包括相同数量的引线凸片。
9.根据权利要求1所述的电容器，其中，所述外部端子包括电镀层。
10.根据权利要求1所述的电容器，其中，所述外部端子包括化学镀层。
11.根据权利要求1所述的电容器，其中，所述外部端子包括化学镀层和电镀层。
12.根据权利要求1所述的电容器，其中，所述外部端子包括第一化学镀层、第二电镀层和第三电镀层。
13.根据权利要求12，其中，所述第一化学镀层包括铜，所述第二电镀层包括镍，并且所述第三电镀层包括锡。
14.根据权利要求1所述的电容器，其中，所述电容器包括至少三组交替的介电层和内部电极层。
15.一种电路板，其包括位于电路板上的根据权利要求1所述的电容器。
16.根据权利要求15所述的电路板，其中，所述板还包括集成电路封装，并且其中，所述电容器在竖直方向上定位于电路板和集成电路封装之间，使得电路板、电容器和集成电路封装以堆叠布置存在。
17.根据权利要求16所述的电路板，其中，所述电容器直接连接到所述电路板和所述集成电路封装。
18.一种集成电路封装，其包含根据权利要求1所述的电容器。
CN202311028662.5A 2017-05-15 2018-05-15 多层电容器和包括其的电路板 Pending CN117153563A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762506130P 2017-05-15 2017-05-15
US62/506,130 2017-05-15
PCT/US2018/032741 WO2018213293A1 (en) 2017-05-15 2018-05-15 Multilayer capacitor and circuit board containing the same
CN201880031907.0A CN110622267A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201880031907.0A Division CN110622267A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板

Publications (1)

Publication Number Publication Date
CN117153563A true CN117153563A (zh) 2023-12-01

Family

ID=64096741

Family Applications (4)

Application Number Title Priority Date Filing Date
CN202311028662.5A Pending CN117153563A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板
CN201880031906.6A Pending CN110622266A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板
CN202311071147.5A Pending CN117133545A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板
CN201880031907.0A Pending CN110622267A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN201880031906.6A Pending CN110622266A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板
CN202311071147.5A Pending CN117133545A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板
CN201880031907.0A Pending CN110622267A (zh) 2017-05-15 2018-05-15 多层电容器和包括其的电路板

Country Status (4)

Country Link
US (3) US11636978B2 (zh)
JP (4) JP2020520122A (zh)
CN (4) CN117153563A (zh)
WO (2) WO2018213288A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117153563A (zh) 2017-05-15 2023-12-01 京瓷Avx元器件公司 多层电容器和包括其的电路板
IL271711B2 (en) 2017-06-29 2024-11-01 Kyocera Avx Components Corp A surface mount multilayer coupling capacitor and an electrical circuit board containing it
JP2022520615A (ja) 2019-02-13 2022-03-31 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション 導電性ビアを含む積層セラミックコンデンサ
CN112342584A (zh) * 2020-09-29 2021-02-09 扬州市景杨表面工程有限公司 一种心脏起搏器电容器件无磁化铜锡电镀工艺
DE112022003455T5 (de) * 2021-07-08 2024-04-18 KYOCERA AVX Components Corporation Mehrschichtiger Keramikkondensator
WO2024097032A1 (en) * 2022-10-31 2024-05-10 KYOCERA AVX Components Corporation Multilayer capacitor
WO2024097031A1 (en) * 2022-10-31 2024-05-10 KYOCERA AVX Components Corporation Multilayer capacitor

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4831494A (en) * 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
US5010641A (en) * 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
US5898562A (en) * 1997-05-09 1999-04-27 Avx Corporation Integrated dual frequency noise attenuator
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
US6664628B2 (en) * 1998-07-13 2003-12-16 Formfactor, Inc. Electronic component overlapping dice of unsingulated semiconductor wafer
JP3489728B2 (ja) 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
US6292351B1 (en) * 1999-11-17 2001-09-18 Tdk Corporation Multilayer ceramic capacitor for three-dimensional mounting
US6418029B1 (en) * 2000-02-28 2002-07-09 Mckee James S. Interconnect system having vertically mounted passive components on an underside of a substrate
JP4479050B2 (ja) * 2000-04-20 2010-06-09 パナソニック株式会社 固体電解コンデンサ
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US6477032B2 (en) 2001-01-31 2002-11-05 Avx Corporation Low inductance chip with center via contact
JP2002260959A (ja) * 2001-03-01 2002-09-13 Nec Corp 積層コンデンサとその製造方法およびこのコンデンサを用いた半導体装置、電子回路基板
US6459561B1 (en) 2001-06-12 2002-10-01 Avx Corporation Low inductance grid array capacitor
TW586205B (en) * 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
US6757152B2 (en) 2001-09-05 2004-06-29 Avx Corporation Cascade capacitor
US6496355B1 (en) 2001-10-04 2002-12-17 Avx Corporation Interdigitated capacitor with ball grid array (BGA) terminations
US7177137B2 (en) 2002-04-15 2007-02-13 Avx Corporation Plated terminations
US7576968B2 (en) 2002-04-15 2009-08-18 Avx Corporation Plated terminations and method of forming using electrolytic plating
US7463474B2 (en) 2002-04-15 2008-12-09 Avx Corporation System and method of plating ball grid array and isolation features for electronic components
US7152291B2 (en) * 2002-04-15 2006-12-26 Avx Corporation Method for forming plated terminations
US6816356B2 (en) 2002-05-17 2004-11-09 Daniel Devoe Integrated broadband ceramic capacitor array
US6898070B2 (en) 2002-12-19 2005-05-24 Avx Corporation Transmission line capacitor
US20040125580A1 (en) 2002-12-31 2004-07-01 Intel Corporation Mounting capacitors under ball grid array
US7317622B2 (en) 2002-12-31 2008-01-08 Intel Corporation Method and apparatus for supplying power to a semiconductor device using a capacitor DC shunt
JP3988651B2 (ja) 2003-01-31 2007-10-10 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
US6950300B2 (en) 2003-05-06 2005-09-27 Marvell World Trade Ltd. Ultra low inductance multi layer ceramic capacitor
US7984195B2 (en) * 2006-07-07 2011-07-19 Logic Controls, Inc. Hybrid industrial networked computer system
JP2005150283A (ja) * 2003-11-13 2005-06-09 Fujitsu Ltd Ｂｇａパッケージ
US7068490B2 (en) * 2004-04-16 2006-06-27 Kemet Electronics Corporation Thermal dissipating capacitor and electrical component comprising same
EP1830372B1 (en) * 2004-12-24 2018-01-24 Murata Manufacturing Co., Ltd. Multilayer capacitor and mounting structure of same
US7408763B2 (en) * 2005-07-19 2008-08-05 Apurba Roy Low inductance multilayer capacitor
US7697262B2 (en) 2005-10-31 2010-04-13 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
US7414857B2 (en) 2005-10-31 2008-08-19 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
US7724496B2 (en) 2005-11-04 2010-05-25 Avx Corporation Multilayer vertically integrated array technology
US7292429B2 (en) * 2006-01-18 2007-11-06 Kemet Electronics Corporation Low inductance capacitor
JP2007220751A (ja) 2006-02-14 2007-08-30 Tdk Corp セラミックコンデンサの実装構造及びセラミックコンデンサ
US7724498B2 (en) * 2006-06-30 2010-05-25 Intel Corporation Low inductance capacitors, methods of assembling same, and systems containing same
JP4896642B2 (ja) * 2006-09-12 2012-03-14 Ｔｄｋ株式会社 積層コンデンサ及び電子機器
JP4626605B2 (ja) * 2006-11-07 2011-02-09 株式会社村田製作所 積層コンデンサ
US7545623B2 (en) * 2006-11-27 2009-06-09 Kemet Electronics Corporation Interposer decoupling array having reduced electrical shorts
KR100900673B1 (ko) * 2007-01-31 2009-06-01 삼성전기주식회사 적층형 칩 커패시터
US8238116B2 (en) 2007-04-13 2012-08-07 Avx Corporation Land grid feedthrough low ESL technology
US7633739B2 (en) 2007-05-24 2009-12-15 Daniel Devoe Stacked multilayer capacitor
US8045319B2 (en) 2007-06-13 2011-10-25 Avx Corporation Controlled ESR decoupling capacitor
JP2009194096A (ja) 2008-02-13 2009-08-27 Murata Mfg Co Ltd 部品内蔵基板、及びそれを用いた部品パッケージ
JP4957737B2 (ja) 2008-05-14 2012-06-20 株式会社村田製作所 セラミック電子部品およびその製造方法ならびに集合部品
US8446705B2 (en) 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
KR100992286B1 (ko) * 2008-10-10 2010-11-05 삼성전기주식회사 적층형 칩 커패시터
US20100188799A1 (en) 2009-01-28 2010-07-29 Avx Corporation Controlled esr low inductance capacitor
CN102742101A (zh) 2009-10-02 2012-10-17 特兰斯泰克塔系统公司 带有非线性保护装置的rf共轴浪涌保护器
US8267718B2 (en) 2010-04-07 2012-09-18 Panduit Corp. High data rate electrical connector and cable assembly
GB2502971B (en) * 2012-06-11 2017-10-04 Knowles (Uk) Ltd A capacitive structure
KR101978975B1 (ko) * 2012-12-21 2019-05-16 에스케이하이닉스 주식회사 임베디드 캐패시터를 갖는 반도체 장치
US9263186B2 (en) 2013-03-05 2016-02-16 Qualcomm Incorporated DC/ AC dual function Power Delivery Network (PDN) decoupling capacitor
WO2014167754A1 (ja) * 2013-04-08 2014-10-16 株式会社村田製作所 誘電体セラミック、及び積層セラミックコンデンサ
KR20140038871A (ko) 2013-07-11 2014-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP2015019045A (ja) 2013-07-15 2015-01-29 サムソン エレクトロ−メカニックス カンパニーリミテッド． アレイ型積層セラミック電子部品及びその実装基板
US9627142B2 (en) * 2013-09-24 2017-04-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
KR101548813B1 (ko) * 2013-11-06 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
US9330849B2 (en) * 2014-02-21 2016-05-03 Apple Inc. Non-uniform dielectric layer capacitor for vibration and acoustics improvement
KR20140039016A (ko) * 2014-02-27 2014-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US20150294791A1 (en) * 2014-04-14 2015-10-15 Qualcomm Incorporated Ceramic interposer capacitor
KR101630040B1 (ko) * 2014-05-28 2016-06-13 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장기판
US10204737B2 (en) 2014-06-11 2019-02-12 Avx Corporation Low noise capacitors
KR102016485B1 (ko) * 2014-07-28 2019-09-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20160051309A (ko) * 2014-11-03 2016-05-11 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR102029500B1 (ko) * 2014-11-14 2019-10-07 삼성전기주식회사 복합 전자부품 및 그 실장 기판
KR101698167B1 (ko) * 2015-01-02 2017-01-19 삼화콘덴서공업주식회사 적층 세라믹 커패시터
US9847173B2 (en) 2015-06-26 2017-12-19 Murata Manufacturing Co., Ltd. Mounting substrate
JP2018056543A (ja) * 2016-09-29 2018-04-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層型キャパシタ及びその製造方法
CN117153563A (zh) 2017-05-15 2023-12-01 京瓷Avx元器件公司 多层电容器和包括其的电路板
IL271711B2 (en) 2017-06-29 2024-11-01 Kyocera Avx Components Corp A surface mount multilayer coupling capacitor and an electrical circuit board containing it

Also Published As

Publication number Publication date
CN117133545A (zh) 2023-11-28
JP2023093671A (ja) 2023-07-04
US20180330880A1 (en) 2018-11-15
US11636978B2 (en) 2023-04-25
WO2018213293A1 (en) 2018-11-22
WO2018213288A1 (en) 2018-11-22
JP2020520122A (ja) 2020-07-02
JP2023093670A (ja) 2023-07-04
US20220392705A1 (en) 2022-12-08
US20180330881A1 (en) 2018-11-15
CN110622267A (zh) 2019-12-27
JP2020520121A (ja) 2020-07-02
CN110622266A (zh) 2019-12-27
US12112891B2 (en) 2024-10-08

Similar Documents

Publication Publication Date Title
US12112891B2 (en) Multilayer capacitor and circuit board containing the same
CN111886663B (zh) 具有超宽带性能的多层陶瓷电容器
CN114709075A (zh) 具有超宽带性能的多层陶瓷电容器
CN110800076B (zh) 表面安装的多层耦合电容器和包含该电容器的电路板
US20220328248A1 (en) Multilayer Ceramic Capacitor Including Conductive Vias
US20240145169A1 (en) Multilayer Capacitor
US20240145172A1 (en) Multilayer Capacitor
US20240145176A1 (en) Multilayer Capacitor
US20230019800A1 (en) Multilayer Ceramic Capacitor
TWI853894B (zh) 包括導電通路之多層陶瓷電容器及相關之電路板及通信裝置
WO2023129592A1 (en) Multilayer ceramic capacitor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 40096545

Country of ref document: HK