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KR101978975B1 - 임베디드 캐패시터를 갖는 반도체 장치 - Google Patents

임베디드 캐패시터를 갖는 반도체 장치 Download PDF

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KR101978975B1
KR101978975B1 KR1020120150359A KR20120150359A KR101978975B1 KR 101978975 B1 KR101978975 B1 KR 101978975B1 KR 1020120150359 A KR1020120150359 A KR 1020120150359A KR 20120150359 A KR20120150359 A KR 20120150359A KR 101978975 B1 KR101978975 B1 KR 101978975B1
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South Korea
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electrically connected
semiconductor
wiring
pad
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Inventor
김종훈
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에스케이하이닉스 주식회사
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Abstract

본 기술은 임베디드 캐패시터, 이를 갖는 반도체 칩 및 반도체 장치를 포함한다. 본 기술에 포함된 반도체 칩은, 일면 및 이에 대향하는 타면을 가지며 다수의 반도체 소자가 형성된 반도체 기판과, 상기 일면 상에 형성되며 상기 다수의 반도체 소자에 전기적으로 연결되고 최상부 내부 배선에 전원 패드 및 접지 패드를 포함하는 다수의 내부 배선층과, 상기 최상부 내부 배선 상에 형성되며 상기 전원 패드 및 접지 패드를 외부로 노출시키는 절연막과, 상기 노출된 전원 패드 또는 접지 패드 상에 형성되며 상기 절연층 상으로 연장되어 형성되는 외부 접속 강화 배선과, 상기 외부 접속 강화 배선과 이에 대응하는 상기 절연층 및 상기 최상부 내부 배선 일부로 구성된 임베디드 캐패시터를 포함한다.

Description

임베디드 캐패시터를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING EMBEDDED CAPACITOR}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 신뢰성을 향상시키기에 적합한 임베디드 캐패시터, 이를 갖는 반도체 칩 및 반도체 장치에 관한 것이다.
반도체 칩 상에 형성된 반도체 소자의 속도가 빨라지고 동작 전압이 낮아짐에 따라서 반도체 소자 동작시 다량의 전기적 노이즈(noise)가 발생되며, 이로 인해 반도체 소자의 전기적인 신뢰성이 떨어지는 문제가 발생하고 있다.
본 발명의 실시예들은 전기적 신뢰성을 향상시킬 수 있는 임베디드 캐패시터를 제공한다.
본 발명의 실시예들은 임베디드 캐패시터를 내장하여 전기적 신뢰성을 향상시킬 수 있는 반도체 칩 및 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 칩은, 일면 및 이에 대향하는 타면을 가지며 다수의 반도체 소자가 형성된 반도체 기판과, 상기 일면 상에 형성되며 상기 다수의 반도체 소자에 전기적으로 연결되고 최상부 내부 배선에 전원 패드 및 접지 패드를 포함하는 다수의 내부 배선층과, 상기 최상부 내부 배선 상에 형성되며 상기 전원 패드 및 접지 패드를 외부로 노출시키는 절연막과, 상기 노출된 전원 패드 또는 접지 패드 상에 형성되며 상기 절연층 상으로 연장되어 형성되는 외부 접속 강화 배선과, 상기 외부 접속 강화 배선과 이에 대응하는 상기 절연층 및 상기 최상부 내부 배선 일부로 구성된 임베디드 캐패시터를 포함한다.
제1 항에 있어서, 상기 절연막은 유전상수가 4 이상인 절연물질을 포함할 수 있다.
상기 외부 접속 강화 배선이 상기 전원 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터으로 구성되는 상기 최상부 내부 배선의 일부는 상기 접지 패드와 전기적으로 연결된다. 한편, 상기 외부 접속 강화 배선이 상기 접지 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터로 구성되는 상기 최상부 내부 배선의 일부는 상기 전원 패드와 전기적으로 연결된다.
상기 반도체 칩은 상기 최상부 내부 배선에 형성되며 상기 절연막에 의해 외부로 노출되는 다수의 신호 전달 패드를 더 포함할 수 있다. 그 외에, 상기 반도체 칩은 상기 다수의 신호 전달 패드 및 상기 외부 접속 강화 배선이 형성되지 않은 상기 전원 패드 또는 접지 패드에 형성되는 접속 강화 배선을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 일면 및 이에 대향하는 타면을 가지며 다수의 반도체 소자가 형성된 반도체 기판, 상기 일면 상에 형성되며 상기 다수의 반도체 소자에 전기적으로 연결되고 최상부 내부 배선에 전원 패드 및 접지 패드를 포함하는 다수의 내부 배선층, 상기 최상부 내부 배선 상에 형성되며 상기 전원 패드 및 접지 패드를 외부로 노출시키는 절연층, 상기 노출된 전원 패드 또는 접지 패드 상에 형성되며 상기 절연층 상으로 연장되어 형성되는 외부 접속 강화 배선, 상기 외부 접속 강화 배선과 이에 대응하는 상기 절연층 및 상기 최상부 내부 배선 일부로 구성된 임베디드 캐패시터를 포함하는 반도체 칩과, 상기 전원 패드 및 접지 패드와 전기적으로 연결되는 외부 접속 단자를 포함한다.
상기 절연막은 유전상수가 4 이상인 절연물질을 포함할 수 있다.
상기 외부 접속 강화 배선이 상기 전원 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터으로 구성되는 상기 최상부 내부 배선의 일부는 상기 접지 패드와 전기적으로 연결된다. 한편, 상기 외부 접속 강화 배선이 상기 접지 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터로 구성되는 상기 최상부 내부 배선의 일부는 상기 전원 패드와 전기적으로 연결된다.
상기 반도체 칩은 상기 최상부 내부 배선에 형성되며 상기 절연막에 의해 외부로 노출되는 다수의 신호 전달 패드를 더 포함할 수 있다. 그 외에, 상기 반도체 칩은 상기 다수의 신호 전달 패드 및 상기 외부 접속 강화 배선이 형성되지 않은 상기 전원 패드 또는 접지 패드에 형성되는 접속 강화 배선을 더 포함할 수 있다.
상기 반도체 장치는 상기 반도체 칩이 상기 외부 접속 단자를 통해 전기적으로 연결되는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 더 포함할 수 있다.
한편, 상기 반도체 장치는 상기 접지 패드, 상기 전원 패드 및 상기 절연막 상에 형성되며 상기 접지 패드 및 상기 전원 패드와 각각 전기적으로 연결된 재배선들과, 상기 외부 접속 강화 배선 및 상기 재배선들을 포함한 상기 절연막 상에 상기 재배선들의 일부를 노출하도록 형성된 보호막을 더 포함하며, 상기 외부 접속 단자는 상기 보호막에 의해 노출된 상기 재배선들의 일부 상에 형성될 수 있다.
상기 반도체 칩은 상기 반도체 기판에 형성되며 상기 다수의 내부 배선층과 전기적으로 연결되는 다수의 관통전극을 더 포함하며, 상기 다수의 관통전극과 상기 접속 단자를 매개로 상호 전기적으로 연결되도록 다수개가 스택될 수 있다.
반도체 칩에 형성되는 임베디드 캐패시터에 있어서, 반도체 기판의 일면 상에 형성되며 다수의 반도체 소자에 전기적으로 연결되는 다수의 내부 배선층의 최상층에 전원 패드 또는 접지 패드와 전기적으로 연결되는 최상부 내부 배선의 일부인 제1 전극과, 상기 최상부 내부 배선 상에 형성되며 상기 전원 패드 및 접지 패드를 외부로 노출시키는 절연막 중 상기 제1 전극과 대응하는 유전 영역과, 상기 제1 전극과 연결되지 않은 상기 노출된 전원 패드 또는 접지 패드 상에 형성되며 상기 유전영역 상으로 연장되어 형성되는 제2 전극을 포함한다.
상기 유전영역은 유전상수가 4 이상인 절연물질을 포함할 수 있다.
상기 절연막은 유전상수가 4 이상인 절연물질을 포함할 수 있다.
본 발명에 따르면, 임베디드 캐패시터에 의하여 반도체 칩에 전원 전압(VDD) 및 접지 전압(VSS)의 공급이 안정화되고 이에 따라 노이즈 발생이 감소되어 반도체 소자의 전기적 신뢰성이 향상된다. 그리고, 반도체 칩에 형성되는 배선 및 절연막을 이용하여 임베디드 캐패시터가 구성되므로 임베디드 캐패시터 형성에 따른 공정 추가의 어려움이 발생되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 칩을 도시한 평면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도이고, 도 2는 도 1에 도시된 반도체 칩을 도시한 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 반도체 칩(100)을 포함한다. 그 외에, 본 발명의 제1 실시예에 따른 반도체 장치는 외부 접속 단자(200), 구조체(300) 및 몰드부(400)를 더 포함한다.
도 1 및 도 2를 참조하면, 반도체 칩(100)은 반도체 기판(110), 내부 배선층(120), 절연막(130), 외부 접속 강화 배선(140) 및 접속 강화 배선(150)을 포함한다.
반도체 기판(110)은 일면(111) 및 일면(111)과 대향하는 타면(112)을 가지며, 다수의 반도체 소자(113)들을 포함한다. 반도체 소자(113)들은, 예컨데 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
내부 배선층(120)은 반도체 기판(110)의 일면(111) 상에 형성되며, 서로 다른 층에 형성된 다층의 내부 배선들(121,122,123)을 포함한다. 그리고, 반도체 소자(113)들과 내부 배선들(121,122,123) 사이 및 서로 다른 층에 형성된 내부 배선들(121,122,123) 사이는 전도성 비아(124)에 의하여 전기적으로 연결되고, 서로 다른 층에 형성된 내부 배선들(121,122,123)은 절연층(125)에 의하여 절연 분리된다.
상기 내부 배선들(121,122,123) 중 최상부 내부 배선(123)은 전원 전압 입력을 위한 전원 패드(123A), 접지 전압 입력을 위한 접지 패드(123B), 신호 입출력을 위한 신호 전달 패드(123C)들 및 제1 전극(123D)을 포함한다. 본 실시예에서, 제1 전극(123D)은 전원 패드(123A)와 전기적으로 연결된다.
절연막(130)은 최상부 내부 배선(123)을 포함한 절연층(125) 상에 전원 패드(123A), 접지 패드(123B) 및 신호 전달 패드(123C)들이 외부로 노출되도록 형성된다. 절연막(130)은 제1 전극(40)에 대응하는 유전 영역(DA)을 가지며, 유전상수가 4 이상인 절연 물질을 포함한다.
외부 접속 강화 배선(140)은 절연막(130)에 의해 노출된 접지 패드(123B) 상에 형성되어 접지 패드(123B)와 전기적으로 연결되며, 절연막(130)의 유전 영역(DA) 상으로 연장되어 형성된 제2 전극(141)을 포함한다.
비록, 본 실시예에서는 외부 접속 강화 배선(140)이 접지 패드(123B)와 전기적으로 연결되고 최상부 내부 배선(123)의 제1 전극(123D)이 전원 패드(123A)와 전기적으로 연결된 경우를 도시 및 설명하였으나, 본 실시예와 달리 외부 접속 강화 배선(140)이 전원 패드(123A)와 전기적으로 연결되고, 최상부 내부 배선(123)의 제1 전극(123D)이 접지 패드(123B)와 전기적으로 연결될 수도 있다.
외부 접속 강화 배선(140)의 제2 전극(141), 이에 대응하는 유전 영역(DA)의 절연막(130) 및 최상부 내부 배선(123)의 제1 전극(123D)은 임베디드 캐패시터(CAP)를 구성한다.
접속 강화 배선(150)들은 전원 패드(123A) 및 다수의 신호 전달 패드(123C)들 상에 각각 형성된다. 한편, 외부 접속 강화 배선(140)이 전원 패드(123A) 상에 형성되는 경우에는 접속 강화 배선(150)은 전원 패드(123A) 상에는 형성되지 않고 접지 패드(123B) 상에 형성된다.
외부 접속 단자(200)들은 접속 강화 배선(150)들 및 외부 접속 강화 배선(140) 상에 형성되어, 전원 패드(123A), 접지 패드(123B) 및 다수의 신호 전달 패드(123C)들과 각각 전기적으로 연결된다. 외부 접속 단자(200)들은 범프, 솔더볼 중 어느 하나를 포함할 수 있다.
구조체(300)는 외부 접속 단자(200)들과 각각 전기적으로 연결된 접속 전극(310)들을 갖는다. 본 실시예에서, 구조체(300)는 인쇄회로기판으로 형성된다.
비록, 본 실시예에서는 구조체(300)가 인쇄회로기판인 경우를 도시 및 설명하였으나, 본 실시예와 달리 구조체(300)는 인터포저 및 반도체 패키지 중 어느 하나일 수도 있다.
그리고, 몰드부(400)는 반도체 칩(100)을 포함한 구조체(300)의 상부면을 밀봉한다. 몰드부(400)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)로 형성될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치는 반도체 칩(100)을 포함한다. 그 외에, 본 발명의 제2 실시예에 따른 반도체 장치는 재배선(500)들, 보호막(600) 및 외부 접속 단자(200)를 더 포함한다.
본 실시예에 따른 반도체 칩(100)은 앞서, 도 1 내지 도 2를 참조하여 설명된 제1 실시예의 반도체 칩(100)과 실질적으로 동일한 구조를 갖는다. 따라서, 반도체 칩(100)에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
재배선(500)들은 절연막(130) 상에 형성되며 전원 패드(123A), 접지 패드(123B) 및 신호 전달 패드(123C)들과 각각 전기적으로 연결된다.
보호막(600)은 외부 접속 강화 배선(140) 및 재배선(500)들을 포함한 절연막(130) 상에 재배선(500)들의 일부를 노출하도록 형성되며, 외부 접속 단자(200)들은 보호막(600)에 의해 노출된 재배선(500)들 상에 각각 부착된다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는 다수의 반도체 칩(100)들을 포함한다. 그 외에, 본 발명의 제3 실시예에 따른 반도체 장치는 외부 접속 단자(200), 구조체(300) 및 몰드부(400)를 더 포함할 수 있다
본 실시예에 따른 반도체 칩(100)은 앞서, 도 1 내지 도 2를 참조하여 설명된 제1 실시예에 따른 반도체 칩(100)에 다수의 관통 전극(160)들이 추가된 구성을 갖는다. 즉, 본 실시예에 따른 반도체 칩(100)은 관통 전극(160)을 제외하면 제1 실시예에 따른 반도체 칩(100)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
다수의 관통 전극(160)들은 반도체 기판(110)의 일면(111) 및 타면(112)을 관통하며, 내부 배선층(120)의 내부 배선(121,122,123)들과 전기적으로 연결된다.
외부 접속 단자(200)들은 접속 강화 배선(150)들 및 외부 접속 강화 배선(140) 상에 형성되어, 전원 패드(123A), 접지 패드(123B) 및 다수의 신호 전달 패드(123C)들과 각각 전기적으로 연결된다. 외부 접속 단자(200)들은 범프, 솔더볼 중 어느 하나를 포함할 수 있다.
다수의 반도체 칩(100)들은 관통 전극(160)들과 외부 접속 단자(200)들을 매개로 상호 전기적으로 연결되도록 스택된다.
구조체(300)는 스택된 다수의 반도체 칩(100)들 중 최하부 반도체 칩(100)의 접속 강화 배선(150)들 및 외부 접속 강화 배선(140) 상에 형성된 외부 접속 단자(200)들과 전기적으로 연결된 접속 전극(310)들을 갖는다. 본 실시예에서, 구조체(300)는 인쇄회로기판으로 형성된다. 비록, 본 실시예에서는 구조체(300)가 인쇄회로기판인 경우를 도시 및 설명하였으나, 본 실시예와 달리 구조체(300)는 인터포저 및 반도체 패키지 중 어느 하나일 수도 있다.
그리고, 몰드부(400)는 스택된 반도체 칩(100)들을 포함한 구조체(300)의 상부면을 밀봉한다. 몰드부(400)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)로 형성될 수 있다.
상술한 실시예들에 따른 반도체 장치는 다양한 전자 장치에 적용될 수 있다.
도 5는 본발명의 실시예들에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들에 따른 반도체 장치는, 반도체 소자의 전기적 신뢰성 개선의 장점을 가지므로, 전자 장치(1000)의 성능 및 신뢰성 향상에 유리하다. 전자 장치는 도 5에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 6은 본 발명에 따른 반도체 장치 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 6을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(130)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(130)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(130)에는 응용칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 칩
CAP : 임베디드 캐패시터

Claims (18)

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  7. 일면 및 이에 대향하는 타면을 가지며 다수의 반도체 소자가 형성된 반도체 기판, 상기 일면 상에 형성되며 상기 다수의 반도체 소자에 전기적으로 연결되고 최상부 내부 배선에 전원 패드 및 접지 패드를 포함하는 다수의 내부 배선층, 상기 반도체 기판에 형성되며 상기 다수의 내부 배선층과 전기적으로 연결되는 다수의 관통전극, 상기 최상부 내부 배선 상에 형성되며 상기 전원 패드 및 접지 패드를 외부로 노출시키는 절연막, 상기 노출된 전원 패드 또는 접지 패드 상에 형성되며 상기 절연막 상으로 연장되어 형성되는 외부 접속 강화 배선, 상기 외부 접속 강화 배선과 이에 대응하는 상기 절연막 및 상기 최상부 내부 배선 일부로 구성된 임베디드 캐패시터를 각각 포함하는 복수의 반도체 칩들; 및
    상기 전원 패드 및 접지 패드와 전기적으로 연결되는 외부 접속 단자를 포함하되,
    상기 반도체 칩들은 상기 다수의 관통전극과 상기 외부 접속 단자를 매개로 스택되고,
    상기 관통 전극은 상기 전원 패드에 전기적으로 연결되는 전원 관통 전극 및 상기 접지 패드에 전기적으로 연결되는 접지 관통 전극을 포함하고,
    상기 반도체 칩들은 상,하로 이웃하여 적층되는 상부 반도체 칩 및 하부 반도체 칩을 포함하고, 상기 상부 반도체 칩의 상기 접지 관통 전극과 상기 하부 반도체 칩의 상기 전원 관통 전극 사이, 그리고 상기 상부 반도체 칩의 상기 전원 관통 전극과 상기 하부 반도체 칩의 상기 접지 관통 전극 사이에 상기 캐패시터가 연결되는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 절연막은 유전상수가 4 이상인 절연물질을 포함하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 외부 접속 강화 배선이 상기 전원 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터으로 구성되는 상기 최상부 내부 배선의 일부는 상기 접지 패드와 전기적으로 연결된 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 외부 접속 강화 배선이 상기 접지 패드와 전기적으로 연결된 경우 상기 임베디드 캐패시터로 구성되는 상기 최상부 내부 배선의 일부는 상기 전원 패드와 전기적으로 연결된 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 최상부 내부 배선에 형성되며 상기 절연막에 의해 외부로 노출되는 다수의 신호 전달 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 다수의 신호 전달 패드 및 상기 외부 접속 강화 배선이 형성되지 않은 상기 전원 패드 또는 접지 패드에 형성되는 접속 강화 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 반도체 칩이 상기 외부 접속 단자를 통해 전기적으로 연결되는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 더 포함하는 것을 특징으로 하는 반도체 장치.
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Publication number Priority date Publication date Assignee Title
US9087759B1 (en) * 2014-03-28 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an image sensor device and method of forming the same
KR102456667B1 (ko) * 2015-09-17 2022-10-20 삼성전자주식회사 재배선 패드를 갖는 반도체 소자
US20180330880A1 (en) * 2017-05-15 2018-11-15 Avx Corporation Multilayer capacitor and circuit board containing the same
TWI787805B (zh) * 2021-05-04 2022-12-21 矽品精密工業股份有限公司 電子模組及其製法與電子封裝件
US20220367430A1 (en) * 2021-05-17 2022-11-17 Mediatek Inc. Semiconductor package structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
JP4089544B2 (ja) 2002-12-11 2008-05-28 ソニー株式会社 表示装置及び表示装置の製造方法
KR100535181B1 (ko) 2003-11-18 2005-12-09 삼성전자주식회사 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
KR100669963B1 (ko) 2005-05-04 2007-01-16 삼성전기주식회사 다층배선기판 및 그 제조 방법
KR20090120103A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 정전기 방전 보호 장치를 갖는 전자 장치 및 그 제조방법들
US8164158B2 (en) * 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device
KR101046394B1 (ko) * 2010-02-03 2011-07-05 주식회사 하이닉스반도체 스택 패키지
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

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