[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN1169204C - 设计方法、掩模组、集成电路及其制造方法和存储介质 - Google Patents

设计方法、掩模组、集成电路及其制造方法和存储介质 Download PDF

Info

Publication number
CN1169204C
CN1169204C CNB001372270A CN00137227A CN1169204C CN 1169204 C CN1169204 C CN 1169204C CN B001372270 A CNB001372270 A CN B001372270A CN 00137227 A CN00137227 A CN 00137227A CN 1169204 C CN1169204 C CN 1169204C
Authority
CN
China
Prior art keywords
wiring
clock
diagonal
benchmark
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001372270A
Other languages
English (en)
Other versions
CN1308369A (zh
Inventor
五十岚睦典
美
村方正美
昭
三桥隆
山田正昭
南文裕
石冈尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1308369A publication Critical patent/CN1308369A/zh
Application granted granted Critical
Publication of CN1169204C publication Critical patent/CN1169204C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供以少的计算量高效率地进行斜布线的终端布局的自动设计方法，包括：生成具有任意线宽的水平布线11的步骤；生成具有任意线宽，相对于水平布线按45°角度在斜方向上延伸，其终端部重叠在水平布线的终端部的斜布线13的步聚；在水平布线11的终端和斜布线13的终端重合的重叠区域中，至少在水平布线的纵长方向的中心线和斜布线的纵长方向的中心线的交点上，设定连接水平布线和斜布线的连接图形15A的步骤。

Description

设计方法、掩模组、集成电路及其制造 方法和存储介质
技术领域
本发明涉及利用CAD的斜布线图形的终端布局的自动设计方法、按照该自动设计方法制造的曝光掩模组、半导体集成电路器件、半导体集成电路器件的制造方法和存储自动设计程序的存储介质。
背景技术
随着通过LSI技术进步的电路大规模化，电路的逻辑设计量也不断扩大。因此，作为有效地利用计算机的逻辑设计方法，进行着通过CAD(计算机辅助设计)的逻辑设计。
在CAD中，在设计组合水平方向和垂直方向延伸的基准正交线的布线结构的情况下，在水平布线和垂直布线相交的交点上，各个布线形成终端的情况居多。在实际的半导体器件中，在水平布线和垂直布线被形成在不同布线层的情况下，三维连接水平布线和垂直布线的通孔是必需的。当然，即使在采用CAD的布局中，在水平布线和垂直布线的终端部中，必须设定与通孔对应的连接图形。
一般地，作为具有通常线宽W的两个基准正交线的终端处理，进行将各自布线的末端部延伸W/2的终端处理。
图26表示最小线宽的基准正交布线的终端处理。在图26(a)中，水平布线801和垂直布线803相互交叉形成终端。CAD把各个布线的中心线802、804相交的点作为交点808来识别，但不识别布线重合的重叠区域。
在实际的半导体器件中，如果水平布线801被形成在下层，垂直布线802被形成在上层，那么必须使用通孔将两个布线立体地连接。当然，在布局上，也必须设定用于连接两个布线的连接图形805。连接图形805包括：由下层的布线801的端部构成的下部金属801a；由上层的布线803的端部803a构成的上部金属803a；以及连接上部金属803a和下部金属801a的开口图形(以下称为‘割线(cut)图形’)807。
在图26的例中，由于CAD一次识别两个布线相交，所以在布局中在该交点808上设定连接图形805本身没有问题。但是，在图26(a)的状态时，由于水平布线801和垂直布线803重合的重叠区域非常小，所以在实际的半导体集成电路器件中即使根据连接图形805形成通孔，上下布线间的连接也不顺利。
因此，如图26(b)所示，将水平布线801和垂直布线803的端部分别仅延长W/2，两个布线进行可在其终端部完全重叠那样的处理，以便在该重叠区域中可设定连接图形805。
图26(c)是表示以往的基准正交布线的交叉终端部中的连接图形805形状的图。在基准正交布线的交叉部设定的连接图形中，上面为正方形的形状。
图27表示宽幅的基准正交布线交叉并形成终端的以往例。宽幅的布线使用特殊布线，与一般的信号线不同，不进行末端的处理，但与图26一样，在宽幅的水平布线811和宽幅的垂直布线813的交叉重叠区域中设定连接图形815。重叠区域宽的部分，在一个连接图形中设置多个割线817。这种情况下，也将水平布线811和垂直布线813双方仅拉长W/2，在重叠区域内设定带有多个割线817的连接图形805。
如图26和图25所示的以往例那样，在仅使用水平方向和垂直方向的基准正交布线的部分上，CAD中的终端处理比较容易。
但是，随着半导体电路结构的微细化的发展，期望包括半导体电路的制造工序和结构要素的所有方面的精度改善。由于半导体电路越微细，布线造成的延迟成分对电路性能的影响就越明显，所以如何降低延迟就成为重要的课题。
布线造成的延迟基本上是布线电阻所致。就降低布线电阻而言，缩短布线长度最有效。因此，应该缩短连结半导体电路的2点间的布线距离，除了水平和垂直方向上延伸的基准正交布线之外，提出使用斜布线。同时，提出在CAD中进行斜布线层的设计布局。这种情况下，随着将包含斜布线层的布线多层化，必须在例如用于连接下层的基准正交布线和上层的斜布线的通孔的形状和处理工序上也下工夫。
本发明的发明人在特愿平10-176285号和特愿平11-175930号中提出了这样的技术，通过使斜布线的线宽和膜厚分别为基准正交布线的线宽和膜厚的 倍，大幅度降低斜布线自身的电阻，同时在连接不同层的布线间的通孔的形状上下工夫，来充分确保割线面积。而且，为了实现电路的高速操作，提出了使斜布线和基准正交布线组合的树形的时钟供给布线路径。
但是，就使用斜布线情况的布局方面的终端处理来说，还未提出建议。
发明内容
因此，本发明的目的在于：提供即使在使用斜布线的情况下，也可以容易地进行布局方面的布线终端处理的自动设计方法。
本发明的第二目的在于：提供按照上述自动设计方法制造的适合多层布线形成的曝光用掩模组。
本发明的第三目的在于：提供具有可以用更高速度进行正确操作的斜布线结构的半导体集成电路器件。
本发明的第四目的在于：提供具有利用斜布线的时钟供给结构的大规模集成电路(LSI)等的半导体集成电路器件。
本发明的第五目的在于：提供集成多个块的分别同步并且可以高速正确地操作的LSI等的半导体集成电路器件。
本发明的第六目的在于：提供适当进行斜布线的终端处理的半导体集成电路器件的制造方法。
本发明的第七目的在于：提供存储介质，作为用于使具有斜布线的半导体集成电路的布局形的自动设计装置动作的程序，存储以比较少的数据量使该自动设计装置动作的程序。
为了实现第一目的，在本发明的自动设计方法中，生成具有第一线宽并在规定的方向上延伸的第一布线。接着，生成具有第二线宽，按相对于第一布线非正交的角度在斜方向上延伸，其终端部重叠在第一布线的终端部上的第二布线。而且，在第一布线和第二布线重合的重叠区域中，至少在所述第一布线的中心线和第二布线的中心线的交点上，设定连接第一布线和第二布线的连接图形。
在上述终端部中，消除从第一布线和第二布线的重叠区域露出的突出部。由此，可以高效率地使用布线资源。
在设定连接图形时，在第一布线和第二布线的重叠区域内，在包括第一布线的纵长方向的中心线和第二布线的纵长方向的中心线的交点的多个位置上，也可以设定2个以上的单独的连接图形。由此，在布局上可以降低设定连接图形时的数据量。此外，在根据该布局形成实际的布线时，可以确定地连接第一布线和第二布线。
连接图形的形状例如是各边沿第一布线和第二布线的各个布线方向和宽度方向的至少一个的矩形组合。即，可以是正方形的组合，也可以是正方形和平行四边形的组合。
连接图形包括：利用第一布线端部的第一金属；利用第二布线端部的第二金属；以及连接第一金属和第二金属的割线图形。这种情况下，在设定连接图形时，也可以在重叠区域内，在包括第一布线的中心线和第二布线的中心线的交点的多个地方设定带有多个割线标志的一个连接图形集合。
第一布线和第二布线例如是不同层的布线。此外，第一布线和第二布线也可以是同一层的布线。
为了实现第二目的，本发明的曝光用掩模组包括：第一掩模，有在规定的方向上延伸的基准正交线图形；第二掩模，有通孔的开口图形；以及第三掩模，有在与基准正交线图形成非正交角度的斜方向上延伸的斜线图形。在重叠第一、第二及第三掩模的情况下，斜线图形的线终端部、开口图形的位置及基准正交线图形的线终端部的位置重合。由此，在形成多层布线层的情况下，没有各层中的布线资源的浪费，并且能确实连接上层的线和下层的线。
为了实现第三目的，本发明的半导体集成电路器件有斜布线结构，包括规定方向上延伸的基准正交布线组成的第一布线层、位于第一布线层上部的绝缘层、位于绝缘层的上部并与所述基准正交线成非正交角度在斜方向上延伸的斜布线组成的第二布线层、以及在第二布线的斜布线的终端部与第一布线层的基准正交布线的终端部重合的重叠区域中贯通所述绝缘层形成的连接用导电部。连接用导电部的水平剖面形状在第一布线和第二布线内有在线宽窄的布线的纵长方向和宽度方向上沿各边的矩形形状。由此，在不同层中延伸的两个布线的终端部确实被立体地连接。
该半导体集成电路器件最好至少在位于基准正交布线的纵长方向的中心线和斜布线的纵长方向的中心线的交点上有一个以上的连接用导电部。
在布线的终端部中，实质上未形成第一布线的基准正交线所述重叠区域露出的第一突出部和第二布线的斜布线从所述重叠区域露出的第二突出部。由此，可以没有各层中的布线资源的浪费。
连接用导电部也可以在第一布线和第二布线的重叠区域内，在包括第一布线的纵长方向的中心线和第二布线的纵长方向的中心线的交点的多个位置上，设定一个以上的单独的正方形的连接用导电部。由此，可以确实连接第一布线和第二布线。
连接用导电部包括：利用第一布线端部的第一金属；利用第二布线端部的第二金属；以及连接第一金属和第二金属的通路。这种情况下，在设定连接用导电部时，在重叠区域内，也可以在包括第一布线的中心线和第二布线的中心线的交点的多个地方设定带有多个通路的一个连接用导电部集合。
第一布线和第二布线例如是不同层的布线。此外，第一布线和第二布线也可以是同一层的布线。
为了实现第四目的，本发明的半导体集成电路器件包括：位于芯片角部的PLL；主时钟布线，在从该PLL向芯片中央与基准正交坐标轴成非正交角度的斜方向上延伸，在芯片中央形成终端；以及时钟树，从芯片中央的主时钟布线的终端向与基准正交坐标成非正交角度的斜方向左右对称地分支。由此，获得负荷电容的平衡，并且可以高速正确地供给时钟。
上述时钟树由多个层构成，相同方向延伸的时钟布线被形成在同一层上。由此，排除因布线层的不同造成的偏差，可以提高操作的可靠性。
此外，本发明另一结构的半导体集成电路器件包括：位于芯片角部的PLL；及时钟网，连接PLL，使用与基准正交坐标轴成非正交的角度的网状的斜布线，形成在芯片的大致所有区域上。
上述时钟网被形成同一层。由此，通过同层的斜布线网可以迅速地供给时钟。
本发明的再一结构的半导体集成电路器件包括：时钟网，使用上述网状的斜布线；根驱动器，驱动整个时钟网；主时钟布线，从根驱动器延伸；和多个子驱动器，连接主时钟布线，单独驱动斜布线。
通过该结构，可降低延迟，可以减小偏斜。此外，工序的偏差好。
为了实现第五目的，本发明的半导体集成电路器件包括：(i)主PLL，位于电路端部，供给频率比较低的基本时钟(总时钟)；(ii)基本时钟布线，从主PLL延伸；及(iii)多个随机块，各个块配有连接基本时钟布线的时钟驱动器单元和由斜布线构成的时钟树；各时钟驱动器单元将频率比较低的基本时钟变换成高频时钟，通过相关的时钟树对随机块内部供给高频时钟。
基本时钟布线横切电路并在基准正交坐标轴方向延伸。或者，从电路的端部，有在相对于基准正交坐标轴成非正交的角度的斜方向上延伸的线也可以。
作为另一结构例，本发明的半导体集成电路器件包括：(i)主PLL，位于电路端部，供给频率比较低的基本时钟；(ii)基本时钟布线，从主PLL延伸；及(iii)多个随机块，各个块配有连接基本时钟布线的时钟驱动器单元；各随机块配有由在块上布满的斜布线构成的时钟网。各时钟驱动器单元将频率比较低的基本时钟变换成高频时钟，通过相关的时钟网对随机块内部供给高频时钟。
为了实现第六目的，本发明的半导体制造方法包括：在半导体衬底上形成向预定方向延伸的第一布线的步骤；在第一布线层上形成层间绝缘膜的步骤；贯通层间绝缘膜，形成与所述第一布线连接的连接用导电部的步骤；以及与第一布线成非正交角度延伸，其终端部重叠在所述第一布线的终端部的上部位置，通过所述连接用导电部，形成与所述第一布线连接的第二布线的步骤。
用于实现上述半导体集成电路用掩模图形的自动设计方法的程序存储在计算机可读取的存储介质中，通过由自动设计装置读入该存储介质，通过自动设计装置读入该存储介质，可以执行本发明的自动设计方法。即，为了实现本发明的第七目的，本发明的储存介质存储布局形的自动设计程序，包括：生成按第一线宽在规定方向上延伸的第一线，以及按第二线宽以相对于所述第一线非正交的角度斜向延伸的第二线的步骤；检测所述第一线的终端和第二线的终端重合的重叠区域，在所述重叠区域中，检测所述第一线的纵长方向的中心线和第二线的纵长方向的中心线的交点的步骤；和按照检测的所述重叠区域的形状读出连接图形，将读出的连接图形设定在所述交点上的步骤。其中，‘存储介质’指例如计算机的外部存储器装置、半导体存储器、磁盘、光盘、光磁盘、磁带等可存储程序的介质。具体地说，包括软盘、CD-ROM、MO盘、盒式磁带、开式卷盘磁带等‘存储介质’。利用在存储介质中存储的上述程序，自动设计装置读出生成线的最佳连接图形，将交叉线设定在终端部，可以进行布局形的自动设计。
本发明的其它特征、效果通过以下论述的实施例将变得更明确。
附图说明
图1是表示按照本发明第一实施例的自动设计方法生成的最小线宽的斜布线的终端布局的平面图。
图2是说明本发明第一实施例的自动设计方法的图，图2(a)是斜布线和水平布线的分解平面图，图2(b)和图2(c)分别是表示连接图形的俯视图和侧面图。
图3是表示按照本发明第一实施例的自动设计方法生成的最小线宽的斜布线的终端布局的另一例的平面图，图3(a)是不要部分消除前的图，而图3(b)是不要部分消除后的图。
图4是表示图3的终端布局中使用的连接图形的形状的图，图4(a)是俯视图，而图4(b)是侧面图。
图5是表示按照本发明第二实施例的自动设计方法生成的不同线宽的斜布线的终端布局的平面图。
图6是表示按照本发明第二实施例的自动设计方法生成的不同线宽的斜布线的终端布局的另一例的平面图。
图7是表示按照本发明第三实施例的自动设计方法生成的宽幅线宽的斜布线的终端布局的平面图，图7(a)表示斜布线和水平布线的交叉终端部的图，而图7(b)是斜布线和水平布线的分解平面图。
图8是表示按照本发明第四实施例的自动设计方法生成的宽幅线宽的斜布线的终端布局的平面图，图8(a)表示斜布线和水平布线的交叉终端部的图，而图8(b)和图8(c)是表示在图8(a)的布局中使用的连接图形形状的分解平面图。
图9是表示按照本发明第四实施例的自动设计方法生成的宽幅线宽的斜布线的终端布局的另一例的平面图，图9(a)表示斜布线和水平布线的交叉终端部的图，而图9(b)和图9(c)是表示在图9(a)的布局中使用的连接图形形状的分解平面图。
图10是表示按照本发明第五实施例的自动设计方法生成的宽幅线宽的斜布线的终端布局的平面图，图10(a)表示斜布线和水平布线的交叉终端部的图，而图10(b)是表示在图10(a)的布局中使用的连接图形形状的平面图。
图11是表示按照本发明第六实施例的自动设计方法生成的同层中的斜布线终端布局的平面图，图11(a)表示同层的斜布线和水平布线的交叉终端部的图，而图11(b)表示斜布线和水平布线的分解平面图。
图12是表示按照本发明第六实施例的自动设计方法生成的同层中的斜布线终端布局的另一例平面图，图12(a)表示同层的斜布线和水平布线的交叉终端部的图，而图12(b)表示斜布线和水平布线的分解平面图。
图13是表示根据本发明的自动设计方法的斜布线的终端布局形成的半导体集成电路器件的部分示意平面图。
图14是根据本发明的自动设计方法生成的布线图形制造的本发明第七实施例的曝光用掩模组的图。
图15是示意地表示具有斜布线结构的半导体集成电路器件的部分剖面图。
图16是表示图15所示的斜布线结构的形成工序的图。
图17是具有由本发明的第八实施例的斜布线构成的时钟树的半导体集成电路的平面图。
图18是本发明第九实施例的超大规模半导体集成电路的平面图，表示在各块中使用图17所示的斜布线的时钟树实例的图。
图19是表示图18所示的半导体集成电路的另一例的平面图。
图20是使用本发明第十实施例的斜布线的具有时钟网的半导体集成电路的平面图。
图21是本发明第十一实施例的超大规模的半导体集成电路的平面图，表示在各块中使用图20所示的斜布线的时钟网的实例图。
图22是使用本发明第十二实施例的斜布线结构的具有时钟网的半导体集成电路的平面图。
图23是使用本发明第十三实施例的斜布线结构的具有时钟网的半导体集成电路的平面图。
图24是执行本发明的自动设计方法的自动设计装置的示意方框图。
图25是表示使用图24所示的自动设计装置来执行本发明的自动设计方法的程序处理步骤的流程图。
图26是表示按现有的自动设计方法生成的最小线宽下的基准正交线的终端布局的平面图。
图27是表示按现有的自动设计方法生成的最小线宽下的基准正交线的终端布局的平面图。
具体实施方式
<第一实施例>
图1是表示按照第一实施例的自动设计方法由CAD形成的布线布局的平面图。首先，生成水平方向延伸的最小线宽水平布线11。接着，生成有水平布线11的
Figure C0013722700141
倍的线宽，相对于水平布线11按非正交角度(在本实施例中为45°的角度)在斜方向上延伸的斜布线13。再有，如已经定义的那样，当然也可以是与图1对称的角度即相对于水平布线11按135°的角度在斜方向上延伸的斜布线13。
斜布线13的终端部在水平布线11的终端部上形成重合的重叠区域。在该重叠区域中，在水平布线11的纵长方向的中心线12和斜布线13的纵长方向的中心线14的交点18上，设定连接水平布线11和斜布线13的连接图形15A。该连接图形通常被称为通路，与实际的半导体集成电路器件的通孔对应。
连接图形15A的最内侧的十字标记连通的正方形是割线图形17。割线图形在实际的半导体集成电路器件中用于连接水平布线11和斜布线13，表示掺杂多晶硅、钨(W)、钼(Mo)、钛(Ti)、或它们的硅化物(WSi2、MoSi2、TiSi2)等的填埋连接用导电构件的通孔的割线。以下，将布局上的割线图形简单称为‘割线’。
图1所示的图形的自动设计方法的第一特征在于，在布线的终端部中，水平布线11和斜布线13充分地重合，并且从布线的轮廓露出的突起非常小。在图1的例中，水平布线11造成的突起是零，而斜布线13造成的突起仅有三角形的区域16。由于从布线的轮廓露出的部分这样小，所以几乎没有邻接的布线间的耦合电容的增加和对衬底电容的不良影响。而且，没有斜布线层中的布线资源的浪费。
按照该自动设计方法，在布局上不必消除突起6。如果在布局上消除布线的一部分区域，那么CAD的布线程序变得复杂，数据量增加。因此，不必进行消除的图1所示的图形的自动设计方法在程序上非常有效。
图1所示的图形的自动设计方法的第二特征在于，可以仅用矩形来形成连接图形15A的形状。这样，在同一掩模上仅使用正交线的作图与组合使用平行四边形和菱形等直角以外的斜布线的情况相比，数据量非常少即可。
参照图2来说明该正方形的连接图形15A。为了便于说明，图2(a)是分解表示水平布线11和斜布线13的平面图，图2(b)和图2(c)是定义EDA(配置布线工具)中的连接图形15A形状的俯视图和剖面图。如图2(c)所示，连接图形15A包括上部金属13a、下部金属11a及连接它们的割线17。
上部金属和下部金属的形状不限于图2(a)所示的正方形的形状，也可以是长方形。此外，在水平布线11和斜布线13的各个纵长方向和宽度方向的边上沿(一致)矩形的金属区域的各边形状以外，也可以具有布线宽度变宽那样的边缘。如图2(a)所示，连接图形15A的上部金属13a利用斜布线13端部的正方形区域，而下部金属11a利用水平布线11端部的正方形区域。割线17被设定在上部金属13a和下部金属11a的重叠区域内。
图2(b)是连接图形15A的俯视图。虚线所示的正方形是下部金属11a。这样，把上部金属13a、割线17、下部金属11a为最小线宽的正方形构成的连接图形在本说明书中称为标准通路。
图2(c)表示连接图形15A的EDA的剖面形状。割线17被上部金属13a完全堵住。通过该结构，在实际工序的高温处理中，可以防止下层金属熔出。
这样，按照图1所示的图形自动设计方法，不必进行多余部分的消除处理。可以仅用正方形组合生成连接图形。由此，使程序上的数据量降低。形成各层的掩模数据也只有正交数据。结果，可减轻CAD的计算量，可以改善布局的处理速度。此外，设计规则的验证也容易。
此外，按照本自动设计方法，在制造半导体集成电路器件中，可以防止下层金属的熔融。而且，使上层的斜布线13和下层的水平布线11被确实连接。由于使用斜布线，所以可以缩短至目的地(例如触发电路)的信号到达速度。
图3和图4表示最小线宽的斜布线图形的自动设计方法的另一例。在图3(a)中，首先生成最小线宽的水平布线11。水平布线11的端部如以往那样从交点18仅延伸W/2形成终端。接着，从交点18仅延伸W生成具有水平布线线宽的
Figure C0013722700151
倍线宽的斜布线13，以便其端部充分重叠在水平布线11的端部。在水平布线11的中心线12和斜布线13的中心线14的交点18上，设定平行四边形的连接图形15B。
这种情况下，通过斜布线13，产生相当的面积突起16。布线终端部的这种突起成为布线资源的浪费，并且有影响相邻的布线间的耦合电容量的可能性。因此，在布局上消除突起16。
图3(b)是消除后的布线布局。消除布线的一部分区域的情况，CAD的布线程序的数据量增大。但是，消除的结果，从布线轮廓露出的突起被消去，完全没有布线资源的浪费。也没有相邻布线间的耦合电容量的增加。此外，在布线终端部的平行四边形的区域中，由于水平布线11和斜布线13完全重合，所以布线之间被确实连接。
图4更明确地表示连接图形15B的形状。图4(a)是俯视图，图4(b)是剖面图。连接图形15B包括：由斜布线13的端部构成平行四边形的上部金属13b；由水平布线11的端部构成的正方形的下部金属11b；以及在上部金属13b和下部金属11b的重叠区域内形成的割线17。
在由CAD设定形状的连接图形15B中，按预先的程序生成平行四边形的连接图形15B，并必须存储。在连接图形15B内，下部金属11b和割线17都为正方形，在布局上生成比较容易。对此，在平行四边形的上部金属13b的生成中，计算量增大。但是，一旦存储该形状的连接图形，则在自动设计方法中布线终端部的处理就变得容易。由于上部金属13a确实堵住割线17，所以可以防止在实际的高温处理中下部金属的熔融。
就平行四边形的连接图形的生成和存储来说，可以按平行四边形原来的形状来定义、存储，也可以根据实际工序来分割成三角形和矩形，并进行生成、存储。
在第一实施例中，说明了以水平布线11为下层布线，以斜布线13为上层布线，但即使布线的位置相反，也具有本发明的效果。此外，水平布线11也可以是垂直布线，原理上是相同的。再有，水平布线层和斜布线层不限于两层，三层以上的自动设计也可以。
<第二实施例>
在第二实施例中，说明布线宽度宽的不同斜布线和基准布线交叉形成终端情况的自动设计方法。图5是按第二实施例的自动设计方法生成的布线的终端布局。首先，生成水平方向延伸的最小线宽的布线21。接着，生成相对于布线21成非正交角度、比如以45°的角度在斜方向延伸的斜布线23。宽度宽的斜布线23的终端部重叠在水平布线21的终端部上。而且，在水平布线21的终端和斜布线23的终端重合的重叠区域中，在水平布线21的纵长方向的中心线22和斜布线23的纵长方向的中心线24的交点28上设定连接图形25A。连接图形25A内部的十字标记连通的正方形是连接水平布线21和斜布线23的割线27。
图5中设定的连接图形25A是标准通路，与第一实施例的图2(b)和图2(c)所示的连接图形15A相同。即，斜布线23的端部中央的正方形区域23a构成连接图形25A的上部金属23a，而用虚线表示的水平布线21的端部21a构成下部金属11a。
如上所述，在CAD中，与布线宽度无关，布线的纵长方向的中心线担当交叉点并看成布线的交点的方法是一般的方法，可以高效率地使用数据。因此，如果将斜布线23移动到该交点以上的上方，那么在重叠区域就不存在交点，不能设定连接图形。在这点上，在图5所示的终端布局的自动设计方法中，布线轮廓上产生的一些凹凸不得不露出。该程度的凹凸从斜布线23的布线宽度看在允许范围内，不必勉强地除去。
这样，由于不需要消除处理，所以与第一实施例同样，可以抑制程序的数据量的增加。此外，由于各层的图形可以仅由正交线形成，使各掩模的数据量降低。结果，CAD的计算量降低，设计规则的验证变得容易。
图6表示消除不同布线宽度的交叉终端部的一部分的例子。在图6中，在生成水平布线21和斜布线23后，消除用斜线表示的不要的突起部分26。消除的结果，把采用该终端布局方法的连接图形的形状适当地变为平行四边形。即，利用斜布线23的端部的平行四边形的区域来形成上部金属23b，利用水平布线21的端部来形成正方形的下部金属21b，在上部金属23b和下部金属21a的重叠区域内形成正方形的割线27。
在布局上消除斜布线23的一部分区域的情况，使数据量增加。但是，消除的结果，使布线轮廓简单。此外，水平布线21和斜布线23通过连接图形25B被确实连接。
在第二实施例中，基准正交布线和斜布线的上下关系和布线层数不限于上述实例。
<第三实施例>
在第三实施例中，表示基准正交线和斜布线双方都比标准线宽宽的情况下布线终端布局的自动设计方法。
图7是表示宽度宽的布线之间交叉的终端布局的图。图7(a)是CAD上的布局，图7(b)是上层的斜布线和下层的水平布线的分解图。
在图7(a)中，生成具有宽线宽并水平方向延伸的水平布线31。接着，生成具有宽线宽并相对于水平布线成非正交角度、比如以45°的角度斜方向延伸、其终端部重叠在所述第一布线31的终端部上的斜布线33。在水平布线31的终端和斜布线33的终端量合的重叠区域中，设定多个连接图形35。此时，多个连接图形35中的一个必须被设定在水平布线31的纵长方向的中心线32和斜布线33的纵长方向的中心线34的交点38上。
在图7的例中，在水平布线31和斜布线33的重叠区域中，设定四个标准通路35。如图7(b)所示，各个连接图形35包括：以斜布线33端部的一部分正方形区域为上部金属33a；以水平布线31端部的一部分正方形区域为下部金属31a；以及它们之间正方形的割线37。
按照该自动设计方法，基本上没有从布线轮廓露出的突起部，不必进行消除等后处理。此外，在水平布线31和斜布线33的重叠区域内，通过配置多个数据最容易生成的标准通路，可以确实地连接上部的斜布线33和下部的水平布线31。
<第四实施例>
在第四实施例中，表示生成一个集合连接图形来代替多个单独标准通路的例子。该集合连接图形是CAD以一定的规则自动生成通孔等的连接图形。图8表示在宽幅的水平布线41和宽幅的斜布线43的重叠区域中形成一个集合连接图形的一例。图8(a)是CAD上的布局，图8(b)是从图8(a)的布局中仅取出上层的斜布线的端部的图，而图8(c)是仅取出下层的水平布线的端部的图。
在图8所示的布线终端布局的自动设计方法中，首先生成宽幅的水平布线41。接着，生成与水平布线41成非正交角度、比如成45°的角度斜方向延伸的宽幅斜布线43。在水平布线41和斜布线43的重叠区域中设定集合连接图形45A。
如图8(b)和图8(c)所示，集合连接图形45A包括：由水平布线41端部的正方形区域构成的下部金属41a；由斜布线43端部的长方形区域构成的上部金属43a；以及连接上部金属43a和下部金属41a的多个割线47。多个割线47的一个必须位于水平布线41的中心线42和斜布线43的中心线44的交点48上。其它割线47最好位于正交系布线网格的格点上。
在图8的例中，上部金属43a是相对于下部金属41a旋转45°的长方形，但由于可以仅用正交线生成，所以数据量少即可。在该布局方法中，基本上没有从布线轮廓露出，所以完全不必进行布局上的消除处理。
在集合连接图形35A中，如图8(b)和图8(c)所示，通过45°的旋转配置，不打入割线的突出区域可以生成在上部金属43a中，也可以生成在下部金属41a中。但是，通过在重叠区域内打入设计规则容许的最大数的割线，与图7的例相比，具有降低电阻的效果。
图9表示使用第四实施例的变形例的另一结构的集合连接图形的终端布局。首先，生成宽幅的水平布线41。接着，生成宽幅的斜布线43，使得其端部可充分重叠在水平布线41的端部上。在水平布线41和斜布线43的重叠区域中，生成一个正方形的集合连接图形45B。在图9的例中，与图8相比，水平布线41和斜布线43的重叠区域宽得多。但是，该情况下，从布线轮廓露出的突起46(图9(a))也变大。
如图9(b)和图9(c)所示，集合连接图形45B包括：由斜布线43端部的正方形区域构成的正方形的上部金属43b；由水平布线41端部的正方形区域构成的正方形的下部金属41b；以及连接上部金属43b和下部金属41b的多个割线47。割线被配置在包括重叠区域内交点48的多个格点上。
与图8的例相比，可以获得更多割线数，可以进一步降低电阻。在产生从布线轮廓露出的突起46的情况下，尽管在集成度上有某些损失，但该自动设计方法具有在CAD上可以生成最容易使用的正方形的连接图形的优点。
<第五实施例>
图10表示使用其它结构的集合连接图形的终端布局。在图10所示的第五实施例中，生成宽幅的水平布线51，生成宽幅的斜布线53，使得其端部充分地重叠在水平布线51上，在包括水平布线51的中心线42和斜布线53的中心线54的交点的重叠区域中，生成平行四边形的集合连接图形55。
在图10的例中，在水平布线51和斜布线53双方上，在相当大的面积中产生斜线所示的不要的突起56。由于这种突起56在布线资源和耦合电容上有可能产生不良影响，所以在布局上进行消除。消除的结果，水平布线51和斜布线53及终端部成为平行四边形的重叠区域。在该重叠区域中生成集合连接图形55。集合连接图形55在包括水平布线51的中心线52和斜布线53的中心线54交叉的交点58的多个地方有割线57。割线57最好设定在平行四边形的重叠区域内的所有基准正交系的格点上。
按照第五实施例的终端布局方法，在包括消除处理的情况下，布线程序变得复杂，但布线形状流畅，对耦合电容量没有不良影响。具有平行四边形形状的连接图形55必须预先在程序上形成，但与第四实施例相比，重叠面积及割线数都增加。结果，电阻被降低，并且水平布线51和斜布线53被确实连接。
<第六实施例>
在第一实施例～第五实施例中，示出了水平布线和斜布线为不同层情况的交叉终端布局的自动设计方法。在第六实施例中，示出接合相同层的水平布线和斜布线情况的终端布局的自动设计方法。
在图11(a)中，生成最小线宽W的水平布线61，生成线宽为 的最小线宽的斜布线63。CAD识别水平布线61的中心线62和斜布线63的中心线64的交点68，并识别为两个布线交叉。这种情况下，在布局上，表示相同层的两个布线不仅在交点68上简单地交叉，并且必须被接合。因此，在水平布线61和斜布线63的重叠区域上设定平面用的连接图形65A。把接合该相同层的布线的连接图形称为转向通路(turn via)。
如图11(b)所示，由于水平布线61的线宽为W，斜布线63的线宽为
Figure C0013722700202
所以水平布线61的端部的正方形区域61a被完全包括在斜布线63端部的正方形区域63a中。即，可以仅用两个正方形在布局上生成转向通路65A。其结果，使用终端部连接相同层的斜布线和基准正交布线情况的设计方法变得容易。
图12表示在相同层中用各自的终端部来接合相同线宽的两个布线情况的自动设计方法。
在图12(a)中，生成线宽为 的水平布线67，生成相同线宽为
Figure C0013722700204
的斜布线63。在包括水平布线67的中心线69和斜布线63的中心线64的交点68的重叠区域上，设定转向通路65B。这种情况下，转向连接图形65B由彼此旋转45°的相同尺寸的两个正方形来形成。通过将转向通路65B设定在布线的接合部，CAD识别在相同层中连接的两个布线。由于转向通路65B仅由正交线生成，所以数据量少，终端布局变得容易。
<第七实施例>
在第七实施例中，表示使用根据上述自动设计方法的布局制造的掩模将斜布线结构形成在半导体衬底上的实例。
图13是在半导体衬底上设置的半导体集成电路的一部分(以下称为‘单元’)70的示意平面图。在单元70的晶体管区域72中，示意地示出混合斜布线72和基准正交布线(包括水平布线71)的斜布线结构，省略详细的布线结构等。
为了形成该斜布线结构，将通过上述布线图形的自动设计方法生成的掩模图形的设计数据输入到曝光装置、电子束曝光装置、X线曝光装置等的图形生成程序的计算机，最好使用该设计数据来描绘规定的曝光用掩模(交叉线)。交叉线按照工序和半导体集成电路的内容来形成10枚至几十枚，或更多也可以。图14表示从这样的多枚的交叉线单元的一部分中取出3枚作为曝光用掩模单元75。为了方便，仅表示各掩模的掩模图形的一部分。
图14所示的掩模单元75包括第一掩模75A、第二掩模75B及第三掩模75C。第一掩模75A在石英玻璃等掩模衬底上由铬(Cr)膜等形成水平方向延伸的作为水平布线图形(第一布线)76A的不透明图形(遮光区域)76A。第二掩模75B在不透明区域中有作为通孔的割线图形的开口部76B。第三掩模75C有与水平布线图形成45°或135°角度在斜方向上延伸的斜布线图形76C构成的不透明图形。在重叠第一、第二、第三掩模的情况下，构成设计数据，使得斜布线图形76C的终端部、割线图形76B的位置、以及水平布线图形71A的终端部可重合。
使用图14所示的包括掩模组75的一连串掩模组(交叉线组)，可以实现图13所示的斜布线结构。为了形成晶体管部和其它布线结构，不言而喻，必须有其它掩模组，但省略对于这些掩模组的说明。
图15是示意地表示具有这种斜布线结构的半导体集成电路器件的一部分的剖面图。斜布线结构80包括：在Si衬底90上的第一层间绝缘膜91上水平方向或垂直方向延伸的基准正交布线81；位于基准正交布线81上部的第二层间绝缘膜94；位于第二层间绝缘膜94的上部与基准正交布线81成45°或135°角度斜方向延伸的斜布线构成的斜布线层83；用于连接基准正交布线81和斜布线83而贯通绝缘层82形成的通孔85；以及填埋在通孔中的连接用导电构件。该连接用导电构件的水平剖面形状的构成水平剖面的各边沿基准正交布线81和上部斜布线83中线宽窄的布线(在本实施例中为基准正交布线81)的布线方向和线宽方向形成矩形形状。在斜布线层83上形成钝化膜或第三层间绝缘膜99。
用通孔85和连接用导电构件来形成连接用导电部。至少在包括基准正交布线81的纵长方向的中心线和斜布线83的纵长方向的中心线的交点的一个以上的位置上形成连接用导电部。
再有，这里称为第一、第二层间绝缘膜是为了便于说明，实际上即使在其下包括其它的层间绝缘膜和下层的金属布线膜也可以。
图16是表示使用图14所示的掩模组75来形成图15的斜布线结构80的工序图。
(A)首先，如图16(a)所示，在覆盖氧化膜(SiO2)等层间绝缘膜91的Si衬底90上，通过溅射或真空镀敷来沉积Al合金等第一金属膜92。而且，旋转涂敷正型掩模93，覆盖第一金属膜92。
(B)接着，将该Si衬底90配置在步进式光刻机等曝光装置的曝光载物台上，使用带有水平布线图形的交叉线(第一掩模)75A，曝光、显影正型抗蚀剂93。结果，如图16(b)所示，残留水平布线图形部分的抗蚀剂。
(C)使用该状态的光抗蚀剂图形作为掩模，通过反应性离子腐蚀(RIE)等来腐蚀第一金属膜92，然后除去抗蚀剂。由此，形成如图16(c)所示的水平布线81。
(D)接着，在水平布线81上，按照CVD法等淀积氧化膜、PSG、BPSG等的第二层间绝缘膜。然后，如图16(d)所示，用正型抗蚀剂95覆盖第二层间绝缘膜94。在使用负型抗蚀剂95代替正型抗蚀剂的情况下，不言而喻，图14(b)所示的第二掩模75B当然为黑白颠倒的掩模。
(E)再有，在曝光装置的曝光载物台上导入Si衬底90，使用第二掩模75B对割线图形进行曝光、显影。如图16(e)所示，形成仅除去与割线的开口图形对应的抗蚀剂的光抗蚀剂图形。割线的开槽图形的形状是构成开槽图形的各边沿水平布线图形和斜布线图形中线宽窄的布线图形的纵长方向和宽度方向形成的矩形形状。以该光抗蚀剂作为掩模，通过RIE等腐蚀，在第二层间绝缘膜94上形成通孔96。
(F)然后，除去正型抗蚀剂95，如图16(f)所示，使用CVD法、溅射法、真空镀敷法等，在通孔96的内部填埋钨(W)等连接用导电构件。然后，使用化学机械研磨(CMP)法等使表面平坦。
(G)如图16(g)所示，在第二层间绝缘膜94和连接用导电构件上，用溅射和真空镀敷形成Al合金等的第二层金属膜97。然后，在其上旋转涂敷正型抗蚀剂98。
(H)用步进式光刻机使用第三掩模来曝光、显影斜布线图形。其结果，残留与斜布线图形对应部分的抗蚀剂。在该状态下，用RIE腐蚀第二金属膜97，如图16(h)所示，形成斜布线结构80。然后，在斜布线结构80上通过CVD法等来淀积氧化膜、PSG、BPSG、氮化膜(Si3N4)或多晶硅膜等的钝化膜(或第三层间绝缘膜)。
再有，在上述中表示了用连接用导电构件来连接第一层金属膜81和第二金属膜97的例子，但进行第二层金属膜和其上的第三层金属膜、以及第三层金属膜和其上的第四层金属膜等其它层的金属膜间的连接也可以。而且，如上所述，第一金属膜81的下层可以是金属膜，当然也可以与这些下层的金属膜连接。
尽管说明了使用曝光掩模组75的半导体集成电路器件的制造方法，但不使用曝光用掩模组75，而用所述设计数据驱动直接扫描(DSW)装置，在半导体晶片上使用直接扫描的方法也可以。
此外，从本发明的意义可以容易理解，第一金属膜81和第二金属膜97的至少一个为铜(Cu)的大马士革布线等Al合金以外的布线也可以。
<第八实施例>
图17是具有利用斜布线构成的时钟树的半导体集成电路100的图。
半导体集成电路100包括：位于半导体芯片角部的PLL(锁相环：PhaseLocked Loop)110；从PLL110向芯片中央相对于基准正交坐标轴成45°角度斜方向延伸的在芯片中央形成终端的主时钟布线101；以及从主时钟布线的终端C与基准正交坐标轴成45°和135°角度斜方向上左右对称分支的时钟树布线。在图17中，粗字表示的数字1～5表示时钟树的分支层。
具体地说，从主时钟布线101的终端C，在与主时钟布线101正交的方向上左右对称地延伸第二分支层的斜布线102。从斜布线102的两端，与斜布线102正交的方向上左右对称地延伸与主时钟布线101的终端C有关的第三分支层的斜布线103a和103b。而且，从斜布线103a、103b的两端，左右对称地延伸与主时钟布线101有关的第四分支层的斜布线104a～104d。以下，每个分支层的推进中，不断左右对称地延伸与主时钟布线有关的分支。
采用这种分支结构的结果，由斜布线构成的相对于半导体芯片中央C左右对称的树被布满。图中虽未示出，但在仅使用该斜布线的时钟树的下层中，形成与直接单元连接的基准正交布线，构成时钟树的斜布线的端部根据上述终端布局的自动设计方法通过下层的基准正交布线和通孔被连接。
在仅使用斜布线的时钟树中，作为原则，相同分支层的布线必须属于同一层。因此，第四分支层的4条斜布线104a～104b都属于同一层。分支层不同，但在同一方向延伸的布线之间可以处于同一层，也可以是其它层。在图17的例中，第三分支层的斜布线103和同方向延伸的第五分支层的斜布线105可以同层地形成，也可以不同层地形成。
使用这样的斜布线的最大效果是具有负荷电容等设计上的平衡计算容易的优点。此外，还可以减小抑制伴随工序变动的时钟延迟的偏差。而且，通过将相同分支层配置在相同层中，并左右对称形成，可以排除布线层造成的偏差，获得每个分支负荷电容量的平衡，并且可缩短两点间的时钟延迟。
再有，图中虽未示出，但随着分支层的推进，根据埃尔莫尔(エルモア)的布线延迟计算式使布线宽度变窄。
通过这样的结构，抑制负荷电容量，可以实现速度更高并且偏差小的高性能的半导体集成电路。
<第九实施例>
图18表示将第八实施例说明的时钟树应用于更大规模的半导体集成电路的例子。半导体集成电路200包括：位于电路端部并供给比较低的频率(几百MHz)的总时钟的主PLL210；从主PLL210延迟的总时钟布线212；以及多个随机时钟230A、230B。各随机时钟230包括：与总时钟布线212连接的时钟驱动器单元(在第八实施例中DLL(延迟锁定环：Delay-locked Loop))220；以及由斜布线构成的时钟树。
主PLL210调整装载该PLL210的半导体集成电路器件以外的集成电路器件的时钟相位。从该PLL210，将作为横断芯片的基本时钟的总时钟供给芯片内部的电路块或随机块(由多个逻辑电路模块组成，通过设计者分割形成的部分电路的集合)。各随机块中设置的DLL220将频率比较低的总时钟变换成高频的局部时钟，通过相关的时钟树对随机块内部供给高频时钟。
在第九实施例中，图中虽未示出，但各块230的时钟树通过下层的基准正交布线和通孔来连接。即，构成时钟树的斜布线的终端部根据上述自动设计方法生成的布线布局确实与基准正交布线的终端部连接。
随着LSI的微细化的进步，说明了布线电阻和电容对延迟产生的大影响，但在以往的芯片的成批同步设计(即单一的时钟设计)中，例如，为了使10mm见方的芯片成批同步，可达到数百MHz的速度。如果要进行这以上的设计，那么必须使时钟布线的厚度达到标准信号线的几十倍～几百倍。这不但在工序上难以制造，而且使用CAD本身也困难。
因此，如第九实施例所示，通过以比较低的频率传送总时钟，在局部的各块230中按高频同步动作，用以往的芯片尺寸就可以实现更高速的动作。此外，由于仅用左右对称的斜布线来构成时钟树，所以延迟小。
此外，在图18的结构中，由于在总时钟布线212的两侧配置各随机块230，所以可以将各随机块230的DLL配置在电路的端部，使电压供给容易。
图19表示图18所示的半导体集成电路的变形例。半导体集成电路300将PLL310配置在电路的角部，使供给总时钟的总时钟布线312通向斜方向。通常，在供给总时钟的总时钟布线312上容易附带延迟。为了消除该部分的延迟，与各随机块330大体同时并迅速地供给总时钟，使总时钟布线312斜向通向至芯片中央，将各随机块的PLL320集中配置在中央部。从专用的区域焊盘(图中未示出，但设置在芯片上面)对PLL320供给电源。
通过使总时钟布线312为斜布线，可以提高总时钟本身的频率，可以更高速地动作。
<第十实施例>
图20表示带有使用斜布线的时钟网的半导体集成电路例。半导体集成电路400包括：在芯片的角部配置的PLL410；以及使用斜布线构成的遍及芯片的大致全域布满的时钟网420。
一般地，网结构的时钟供给线工序偏差好，可以降低整体偏差造成的偏差。在第十实施例中，由于使用斜布线的时钟网，所以与以往的使用水平和垂直方向的基准正交布线的网相比，有进一步缩短时钟延迟的效果。
图中虽未示出，但在斜布线构成的时钟网的下层设有与直接单元连接的基准正交布线层。构成时钟网的斜布线和下层的基准正交布线根据上述自动设计方法生成的终端布局通过通孔来连接。
<第十一实施例>
图21表示将图20所示的时钟网应用于更大规模的半导体集成电路的实例。半导体集成电路500包括：位于电路端部并供给比较低频率的总时钟的主PLL510；从主PLL510延伸的总时钟布线512；以及多个随机块530A、530B。各随机块530包括：与总时钟布线512连接的时钟驱动器单元(在第11实施例中为DLL)520；以及由斜布线构成的时钟网540。各DLL520将比较低频率的总时钟变换成高频(几GHz)的局部时钟，通过相关的时钟网540对随机块内部供给高频时钟。
图中虽未示出，但在各随机块530内部，在时钟网540的下层中设有与单元连接的基准正交布线，根据上述自动设计方法生成的终端布局通过规定位置的通孔来连接。
在各块530中，由DDL520使可传送的总时钟按高频同步，通过几乎没有延迟偏差的斜布线的时钟网向各端供给信号。因此，可以实现器件的高速动作。
在图21中，也可以使垂直走向的总时钟供给布线512如图19所示那样横切芯片斜向走向。这种情况下，可以提高总时钟本身的频率，可以更高速地动作。
<第十二实施例>
图22表示使用时钟网结构的半导体集成电路的另一例。半导体集成电路600包括：在芯片角部配置的驱动力比较大的根驱动器610；从根驱动器610横切芯片并斜向延伸的主时钟供给布线612；遍及布满整个芯片的时钟网630；以及与主时钟供给布线612连接，驱动构成时钟网的斜布线的多个子驱动器620。
根据该结构，由于利用多个子驱动器来驱动各个斜布线，所以延迟小，可以减小成为逻辑LSI中最大问题的时钟信号的偏斜。此外，制造上的偏差也小。
<第十三实施例>
图23表示使用时钟网结构的半导体集成电路的又一例。半导体集成电路700包括：在芯片端部配置的驱动力比较大的根驱动器710；从根驱动器710沿芯片周边延伸的主时钟供给布线712；遍及布满整个芯片的时钟网730；及与主时钟供给布线712连接，驱动构成时钟网的斜布线的多个子驱动器720。
半导体集成电路700的特征在于，将子驱动器720配置在芯片周边部。在图22的例中，将可变为噪声源的子驱动器620配置在芯片中央部，但在第十三实施例中，由于将噪声源配置在周围，所以具有不易产生电压降那样的效果。如果产生电压降，则由于在芯片中央部和周边部中性能上的差出现，所以图23的结构还具有实现均匀性能的优点。
<第十四实施例>
图24是执行本发明的自动设计方法的自动设计装置的示意结构图。自动设计装置1000包括：储存自动设计程序的程序存储部1003；存储布局数据的数据存储部1005；控制自动设计处理的处理控制部1007；显示自动设计布局的布局显示部1009；输入图形图等的输入装置1011；以及输出由自动设计生成的布局的输出装置1013。
处理控制部1007包括：检查设计规则和电气规则的规则检验器1021；自动选择布局数据的传送路径和迂回路径的自动布线1023；以及编辑形成图的图面编辑器1025。
数据存储部1005存储已经形成的电路图、各种线、各种形状的连接图形。
程序存储部1003进行二维平面上的布线布局，通过将连接不同层间或相同层间的布线的连接图形设定在期望的位置上，存储用于自动设计布局图形的程序。该程序在磁盘、光盘、光磁盘、磁带等(具体地说，在软盘、CD-ROM、MO磁盘、盒式磁带等)中依次存储，然后也可以存储在程序存储部1005中。上述自动设计程序至少包括：在处理控制部1007中生成以第一线宽在规定方向延伸的第一线和以第二线宽相对于第一线成非正交角度斜向延伸的第二线的步骤；检测第一线的终端和第二线的终端重合的重叠区域，检测第一线的纵长方向的中心线和第二线的纵长方向的中心线的交点的步骤；以及根据检测出的重叠区域的形状从数据存储部1005中读取连接图形，将读出的连接图形设定在交点上的步骤。
图25是根据程序存储部1005中存储的程序，通过使处理控制部1007动作来执行的线终端处理的流程图。
在处理控制部1007中，首先在步骤S2001中，根据经图24的输入装置1011输入的信息，生成第一线和第二线。第一线例如是沿基准正交坐标轴延伸的线，而第二线是按与第一线非正交角度斜方向延伸的线。在步骤S2003中，处理控制部1007检测第一线和第二线的终端部重合的重叠区域，而且在步骤S2005中，检测重叠区域内的第一线和第二线的交点。
在步骤S2007中，根据从输入装置1011输入的信息，判断第一线和第二线是否为不同层的线。在不是不同层的线的情况下(即是在相同层上形成的线的情况下)，进入步骤S2009，在重叠区域的交点上设定下VIA。由此，在布局上，显示第一线和第二线在同层应该连接的线。在步骤S2007中，在判断为第一线和第二线是不同层的线的情况下，从图24所示的数据存储部1005中读出由步骤S2003检测出的重叠区域的形状所对应的连接图形，设定在交点上。例如，在检测出的重叠区域是在最小线宽之间的终端部形成的矩形区域的情况下，读出基本通路，设定在交点上。而在重叠区域是在最小线宽之间的终端部形成的平行四边形区域的情况下，读出并设定预先存储在数据存储部1005中的平行四边形的连接图形。此外，在第一线和第二线是宽幅线的情况下，可以读出并设定与该重叠区域形状对应的集合通路。
由于单独的矩形形状的基本通路或使用矩形的基本通路的集合通路是仅组合生成正交线的连接图形，所以数据量少，可缩短读出、设定时间。
此外，图中虽未示出，但在用步骤S2011设定与重叠区域的形状对应的连接图形之后，判断是否有露出部分的消除要求，在有消除要求的情况下，编入从重叠区域消除露出部分的步骤也可以。
包含用这样的程序处理过的斜线的布局数据可以用布局显示部1009来确认。布局数据被输入到扫描装置(图形发生器)，通过扫描装置形成各层的掩模图形。这样一来，使用由形成的一定枚数的掩模(交叉线)组成的掩模组，通过步进式光刻机等曝光装置经光刻工序来形成半导体集成电路。
以上，参照附图，根据优选实施例说明了本发明，但本发明不限于上述实施例，按照需要可以进行实施例的相互组合。特别是可以把使用第一～第六实施例所述的各种设计数据的布线结构应用于第七实施例所述的半导体集成电路器件的布线结构中。
此外，只要是可以频率变换的位置，半导体集成电路内的随机块的配置和DLL的位置就可以设定在任意的地方。
如以上说明得那样，根据本发明的终端布局的自动设计方法，由于可以按正交数据来设计同层布线有关的大部分布线，所以可以降低数据量。
此外，可以减轻CAD中的计算量，并且设计规则的验证容易。
根据本发明的掩模组，可以用正交数据形成各掩模内的大部分图形，可以提高不同层间的图形匹配性。
根据具有本发明的斜布线结构的半导体集成电路器件，可以有效地降低延迟。
根据使用本发明的斜布线的时钟供给结构的半导体集成电路，由于在时钟供给中使用斜布线，不易受到不同层间电容不同的影响，所以可以降低时钟信号的偏斜(skew)。
此外，相据本发明的半导体集成电路，可以提高以一般比较低的频率驱动的总时钟(global clock)自身的频率。而且，在各块中，由于将低频变换成高频，使用斜布线的时钟供给网来供给局部时钟，所以可以大幅度地缩短电路整体的延迟。
通过使用存储本发明程序的存储介质，可以按少的数据量高效率地进行斜线的终端处理。

Claims (23)

1.一种半导体集成电路的布线图形的自动设计方法，其特征在于，包括：
生成具有第一线宽并在规定的方向延伸的第一布线的步骤；
生成具有第二线宽，按不垂直于上述第一布线的角度在斜方向上延伸，其终端部重叠在所述第一布线的终端部上的第二布线的步骤；和
在所述第一布线的终端和第二布线的终端重合的重叠区域中，至少在所述第一布线的纵长方向的中心线和第二布线的纵长方向的中心线的交点上，设定连接所述第一布线和第二布线的连接图形的步骤。
2.如权利要求1所述的自动设计方法，其特征在于，还包括在所述终端部中从所述重叠区域消除露出的突起部的步骤。
3.如权利要求1所述的自动设计方法，其特征在于，所述连接图形的设定步骤是将包括位于所述第一布线和第二布线的中心线的交点的连接图形的两个以上的个别连接图形设定在所述重叠区域上。
4.如权利要求1所述的自动设计方法，其特征在于，所述连接图形在所述第一和第二布线的各个纵长方向和宽度方向的至少一个方向上通过沿各边的矩形组合来形成。
5.如权利要求1所述的自动设计方法，其特征在于，所述布线图形具有利用所述第一布线的终端部的第一金属、利用所述第二布线的终端部的第二金属、以及连接所述第一金属和第二金属的割线图形，所述连接图形设定步骤将一个集合连接图形生成在所述重叠区域上，该一个集合连接图形具有两个以上的割线图形，该两个以上的割线图形包含位于所述第一布线和第二布线的中心线交点的割线图形。
6.如权利要求1所述的自动设计方法，其特征在于，所述第一布线和第二布线是不同层的布线。
7.如权利要求1所述的自动设计方法，其特征在于，所述第一布线和第二布线是相同层的布线。
8.一种由多片掩模构成的曝光用掩模组，至少包括：
第一掩模，有在规定方向上延伸的基准正交线条图形；
第二掩模，有与所述基准正交线条图形的终端部位置一致的通孔的开口图形；和
第三掩模，有与所述开口图形位置一致的线条终端部，有在与所述基准正交线条图形成非正交角度的斜方向上延伸的斜线图形。
9.一种具有斜布线结构的半导体集成电路器件，其特征在于，包括：
第一布线层，具有第一线宽，并由在规定方向延伸的基准正交布线组成；
绝缘层，位于所述第一布线层的上部；
第二布线层，位于所述绝缘层的上部，由与所述基准正交线成非正交角度的斜方向上延伸的第二线宽的斜布线组成；和
连接用导电构件，在与所述第一布线层的基准正交布线的终端部重合的重叠区域中贯通所述绝缘层来形成所述第二布线层的斜布线的终端部；
所述连接用导电构件的水平剖面形状，是构成水平剖面的各边沿着所述第一布线层的第一线宽和所述第二布线层的第二线宽中线宽较窄的任意一方的布线的布线方向和布线宽度方向的矩形形状。
10.如权利要求9所述的半导体集成电路器件，其特征在于，具有至少在所述基准正交布线的纵长方向的中心线和斜布线的纵长方向的中心线的交点位置的一个以上的连接用导电部。
11.如权利要求9所述的半导体集成电路器件，其特征在于，在所述终端部，实质上未形成所述第一布线层的基准正交布线从所述重叠区域挤出的第一突出部和第二布线层的斜布线从所述重叠区域挤出的第二突出部。
12.一种半导体集成电路器件，包括：
位于芯片的角部的PLL；
主时钟布线，从所述PLL朝向芯片中央，在与芯片的基准正交坐标轴成非正交角度的斜方向上延伸，在芯片中央终止；和
时钟树，由从所述主时钟布线的芯片中央的终端与基准正交坐标轴成非正交角度且左右对称分支的时钟布线构成。
13.如权利要求12所述的半导体集成电路器件，其特征在于，所述时钟树由多个层构成，相同方向延伸的时钟布线被形成在同一层上。
14.一种半导体集成电路器件，包括：
位于芯片的角部的PLL；和
时钟网，与所述PLL连接，通过与基准正交坐标轴成非正交角度的网状的斜布线，形成在芯片的大致整个区域上。
15.如权利要求14所述的半导体集成电路器件，其特征在于，所述时钟网在同一层形成。
16.一种半导体集成电路器件，包括：
时钟网，由与基准正交坐标成非正交角度的网状的斜布线构成；
根驱动器，驱动所述时钟网整体；
主时钟布线，从所述根驱动器延伸；和
多个子驱动器，与所述主时钟布线连接，单独驱动所述斜布线。
17.一种半导体集成电路器件，其特征在于，包括：
主PLL，位于半导体集成电路的芯片的端部，供给横断所述芯片的基本时钟；
基本时钟布线，从所述主PLL延伸；和
多个随机块，设置在所述芯片内，各个块配有与所述基本时钟布线连接的时钟驱动器单元和由斜布线构成的时钟树；
所述各时钟驱动器单元将所述基本时钟变换成比该基本时钟频率高的时钟，通过相关的时钟树对随机块内部供给高频时钟。
18.如权利要求17所述的半导体集成电路器件，其特征在于，所述基本时钟布线横切电路，在基准正交坐标轴方向延伸。
19.如权利要求17所述的半导体集成电路器件，所述主PLL位于电路的角部，所述基本时钟布线横切电路，在与基准正交坐标轴非正交的斜方向上延伸。
20.一种半导体集成电路器件，其特征在于，包括：
主PLL，位于半导体集成电路器件的端部，供给横断所述半导体集成电路器件内部的基本时钟；
基本时钟布线，从所述主PLL延伸；和
多个随机块，各个块有与所述基本时钟布线连接的时钟驱动器单元；
所述各随机块配有在块上布满斜布线构成的时钟网，所述各时钟驱动器单元将所述基本时钟变换成比该基本时钟频率高的时钟，通过相关的时钟网对随机块内部供给高频时钟。
21.如权利要求20所述的半导体集成电路器件，其特征在于，所述基本时钟布线横切电路并沿基准正交轴方向延伸。
22.如权利要求20所述的半导体集成电路器件，所述主PLL位于半导体集成电路的四角之一，所述基本时钟布线横切电路并在相对于所述基准正交坐标轴非正交的斜方向上延伸。
23.一种半导体集成电路器件的制造方法，包括：
在半导体衬底上形成沿规定方向延伸的第一布线的步骤；
在所述第一布线层上形成层间绝缘膜的步骤；
形成贯通所述层间绝缘膜的通孔的步骤；
填埋所述通孔的内部，形成与所述第一布线连接的连接用导电部的步骤；和
相对于所述第一布线成非正交的角度延伸，其终端部连接到所述连接用导电部的第二布线的步骤。
CNB001372270A 1999-11-17 2000-11-17 设计方法、掩模组、集成电路及其制造方法和存储介质 Expired - Fee Related CN1169204C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP32737099A JP3822009B2 (ja) 1999-11-17 1999-11-17 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体
JP327370/1999 1999-11-17

Publications (2)

Publication Number Publication Date
CN1308369A CN1308369A (zh) 2001-08-15
CN1169204C true CN1169204C (zh) 2004-09-29

Family

ID=18198393

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001372270A Expired - Fee Related CN1169204C (zh) 1999-11-17 2000-11-17 设计方法、掩模组、集成电路及其制造方法和存储介质

Country Status (6)

Country Link
US (2) US6546540B1 (zh)
EP (1) EP1102182A3 (zh)
JP (1) JP3822009B2 (zh)
KR (2) KR100402222B1 (zh)
CN (1) CN1169204C (zh)
TW (1) TW486645B (zh)

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000211993A (ja) * 1999-01-22 2000-08-02 Mitsubishi Electric Corp 半導体ウェハの製造方法、半導体製造装置、および、半導体装置
JP3390393B2 (ja) * 1999-12-21 2003-03-24 エヌイーシーマイクロシステム株式会社 自動配置配線システムの配線方法および自動配置配線システムの配線方法を記録した記録媒体
US6484302B1 (en) * 2000-07-11 2002-11-19 Hewlett-Packard Company Auto-contactor system and method for generating variable size contacts
US6889372B1 (en) 2000-07-15 2005-05-03 Cadence Design Systems Inc. Method and apparatus for routing
US6898773B1 (en) 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US6826737B2 (en) 2000-12-06 2004-11-30 Cadence Design Systems, Inc. Recursive partitioning placement method and apparatus
US6957410B2 (en) * 2000-12-07 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for adaptively selecting the wiring model for a design region
US7080336B2 (en) * 2000-12-06 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for computing placement costs
US6516455B1 (en) * 2000-12-06 2003-02-04 Cadence Design Systems, Inc. Partitioning placement method using diagonal cutlines
US7055120B2 (en) * 2000-12-06 2006-05-30 Cadence Design Systems, Inc. Method and apparatus for placing circuit modules
AU2002233977A1 (en) * 2000-12-06 2002-06-18 Simplex Solutions, Inc. Method and apparatus for considering diagonal wiring in placement
US7003754B2 (en) * 2000-12-07 2006-02-21 Cadence Design Systems, Inc. Routing method and apparatus that use of diagonal routes
US7024650B2 (en) * 2000-12-06 2006-04-04 Cadence Design Systems, Inc. Method and apparatus for considering diagonal wiring in placement
US7073150B2 (en) * 2000-12-07 2006-07-04 Cadence Design Systems, Inc. Hierarchical routing method and apparatus that use diagonal routes
US7096448B2 (en) * 2001-01-19 2006-08-22 Cadence Design Systems, Inc. Method and apparatus for diagonal routing by using several sets of lines
US6915501B2 (en) * 2001-01-19 2005-07-05 Cadence Design Systems, Inc. LP method and apparatus for identifying routes
JP2002312414A (ja) * 2001-04-13 2002-10-25 Toshiba Corp 半導体集積回路装置のレイアウト設計システム、配線設計方法、配線設計プログラム及び半導体集積回路装置の製造方法
JP2002329783A (ja) 2001-04-27 2002-11-15 Toshiba Corp 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体
US6882055B1 (en) 2001-06-03 2005-04-19 Cadence Design Systems, Inc. Non-rectilinear polygonal vias
US7069530B1 (en) 2001-06-03 2006-06-27 Cadence Design Systems, Inc. Method and apparatus for routing groups of paths
US7310793B1 (en) 2001-06-03 2007-12-18 Cadence Design Systems, Inc. Interconnect lines with non-rectilinear terminations
US7107564B1 (en) 2001-06-03 2006-09-12 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6859916B1 (en) * 2001-06-03 2005-02-22 Cadence Design Systems, Inc. Polygonal vias
US6976238B1 (en) 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends
US6957408B1 (en) 2002-01-22 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for routing nets in an integrated circuit layout
US6895569B1 (en) 2001-06-03 2005-05-17 Candence Design Systems, Inc. IC layout with non-quadrilateral Steiner points
US6829757B1 (en) 2001-06-03 2004-12-07 Cadence Design Systems, Inc. Method and apparatus for generating multi-layer routes
US6951005B1 (en) 2001-06-03 2005-09-27 Cadence Design Systems, Inc. Method and apparatus for selecting a route for a net based on the impact on other nets
US6957411B1 (en) 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
JP4929437B2 (ja) * 2001-08-03 2012-05-09 富士通セミコンダクター株式会社 集積回路の配線レイアウト方法
US6441470B1 (en) * 2001-08-21 2002-08-27 Sun Microsystems, Inc. Technique to minimize crosstalk in electronic packages
US7143382B2 (en) 2001-08-23 2006-11-28 Cadence Design Systems, Inc. Method and apparatus for storing routes
US6931616B2 (en) * 2001-08-23 2005-08-16 Cadence Design Systems, Inc. Routing method and apparatus
US7398498B2 (en) 2001-08-23 2008-07-08 Cadence Design Systems, Inc. Method and apparatus for storing routes for groups of related net configurations
US6795958B2 (en) 2001-08-23 2004-09-21 Cadence Design Systems, Inc. Method and apparatus for generating routes for groups of related node configurations
US6745379B2 (en) 2001-08-23 2004-06-01 Cadence Design Systems, Inc. Method and apparatus for identifying propagation for routes with diagonal edges
US7058913B1 (en) * 2001-09-06 2006-06-06 Cadence Design Systems, Inc. Analytical placement method and apparatus
US7089524B1 (en) 2002-01-22 2006-08-08 Cadence Design Systems, Inc. Topological vias route wherein the topological via does not have a coordinate within the region
US6973634B1 (en) 2002-01-22 2005-12-06 Cadence Design Systems, Inc. IC layouts with at least one layer that has more than one preferred interconnect direction, and method and apparatus for generating such a layout
US7013451B1 (en) 2002-01-22 2006-03-14 Cadence Design Systems, Inc. Method and apparatus for performing routability checking
US7117468B1 (en) 2002-01-22 2006-10-03 Cadence Design Systems, Inc. Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts
US6892371B1 (en) 2002-01-22 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for performing geometric routing
US7096449B1 (en) 2002-01-22 2006-08-22 Cadence Design Systems, Inc. Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts
US6944841B1 (en) 2002-01-22 2005-09-13 Cadence Design Systems, Inc. Method and apparatus for proportionate costing of vias
JP3767520B2 (ja) 2002-06-12 2006-04-19 日本電気株式会社 集積回路装置
JP4089316B2 (ja) * 2002-07-09 2008-05-28 ソニー株式会社 半導体装置およびその製造方法
US6769103B2 (en) 2002-07-19 2004-07-27 Micron Technology, Inc. Line width check in layout database
JP4373065B2 (ja) * 2002-09-20 2009-11-25 株式会社日立製作所 半導体装置およびその製造方法
US6996789B2 (en) 2002-11-18 2006-02-07 Cadence Design Systems, Inc. Method and apparatus for performing an exponential path search
US7624367B2 (en) 2002-11-18 2009-11-24 Cadence Design Systems, Inc. Method and system for routing
US7093221B2 (en) 2002-11-18 2006-08-15 Cadence Design Systems, Inc. Method and apparatus for identifying a group of routes for a set of nets
US7480885B2 (en) * 2002-11-18 2009-01-20 Cadence Design Systems, Inc. Method and apparatus for routing with independent goals on different layers
US7216308B2 (en) 2002-11-18 2007-05-08 Cadence Design Systems, Inc. Method and apparatus for solving an optimization problem in an integrated circuit layout
US7171635B2 (en) 2002-11-18 2007-01-30 Cadence Design Systems, Inc. Method and apparatus for routing
US6988257B2 (en) 2002-11-18 2006-01-17 Cadence Design Systems, Inc. Method and apparatus for routing
US7003752B2 (en) 2002-11-18 2006-02-21 Cadence Design Systems, Inc. Method and apparatus for routing
US7047513B2 (en) 2002-11-18 2006-05-16 Cadence Design Systems, Inc. Method and apparatus for searching for a three-dimensional global path
US6892369B2 (en) 2002-11-18 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for costing routes of nets
US7089519B1 (en) 2002-12-31 2006-08-08 Cadence Design System, Inc. Method and system for performing placement on non Manhattan semiconductor integrated circuits
US7013445B1 (en) 2002-12-31 2006-03-14 Cadence Design Systems, Inc. Post processor for optimizing manhattan integrated circuits placements into non manhattan placements
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US6934929B2 (en) * 2003-01-13 2005-08-23 Lsi Logic Corporation Method for improving OPC modeling
JP2004228164A (ja) 2003-01-20 2004-08-12 Toshiba Corp 半導体集積回路及びその製造方法
JP2004289007A (ja) * 2003-03-24 2004-10-14 Toshiba Corp クロック配線、クロックレイアウトシステム及びクロックレイアウト方法
US7243328B2 (en) * 2003-05-07 2007-07-10 Cadence Design Systems, Inc. Method and apparatus for representing items in a design layout
US7065731B2 (en) * 2003-05-07 2006-06-20 Cadence Design Systems, Inc. Removal of acute angles in a design layout
US7080339B2 (en) * 2003-05-07 2006-07-18 Cadence Design Systems, Inc. Plane representation of wiring in a design layout
JP4245418B2 (ja) 2003-06-25 2009-03-25 富士通マイクロエレクトロニクス株式会社 斜め方向配線を有する半導体集積回路装置及びそのレイアウト方法
TWI246138B (en) * 2003-09-08 2005-12-21 Realtek Semiconductor Corp Method for checking via density in IC layout
JP4509521B2 (ja) * 2003-10-01 2010-07-21 東芝マイクロエレクトロニクス株式会社 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム
US7174528B1 (en) 2003-10-10 2007-02-06 Transmeta Corporation Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US7328417B2 (en) * 2003-12-09 2008-02-05 Lsi Logic Corporation Cell-based method for creating slotted metal in semiconductor designs
JP4357287B2 (ja) * 2003-12-18 2009-11-04 株式会社東芝 修正指針の発生方法、パターン作成方法、マスクの製造方法、半導体装置の製造方法及びプログラム
JP2005208473A (ja) * 2004-01-26 2005-08-04 Toshiba Corp 自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路
US7645673B1 (en) * 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
JP2005268748A (ja) * 2004-02-18 2005-09-29 Nec Electronics Corp 半導体装置及びその製造方法
US7388260B1 (en) 2004-03-31 2008-06-17 Transmeta Corporation Structure for spanning gap in body-bias voltage routing structure
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
JP4464218B2 (ja) * 2004-07-16 2010-05-19 Ｎｅｃエレクトロニクス株式会社 Ｌｓｉ設計システム、ｌｓｉ設計方法、及びレイアウトデータ構造
JP4801333B2 (ja) * 2004-07-23 2011-10-26 パナソニック株式会社 電源配線構造および該電源配線構造を備えた半導体集積回路
JP4316469B2 (ja) * 2004-10-15 2009-08-19 株式会社東芝 自動設計装置
US6946692B1 (en) * 2004-11-16 2005-09-20 United Microelectronics Corp. Interconnection utilizing diagonal routing
US7571408B1 (en) 2005-03-09 2009-08-04 Cadence Design Systems, Inc. Methods and apparatus for diagonal route shielding
JP4443450B2 (ja) * 2005-03-24 2010-03-31 新光電気工業株式会社 自動配線決定装置
US8510703B1 (en) * 2005-04-01 2013-08-13 Cadence Design Systems, Inc. Method and mechanism for implementing PCB routing
US7652668B1 (en) * 2005-04-19 2010-01-26 Adobe Systems Incorporated Gap closure in a drawing
US7305647B1 (en) 2005-07-28 2007-12-04 Transmeta Corporation Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US7694258B1 (en) 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
JP2007081220A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのレイアウト設計方法
US7467367B1 (en) * 2005-10-27 2008-12-16 Cadence Design Systems, Inc. Method and system for clock tree synthesis of an integrated circuit
JP2007250933A (ja) * 2006-03-17 2007-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのレイアウト設計方法
JP2008140301A (ja) * 2006-12-05 2008-06-19 Fujitsu Ltd Ｃａｄ装置およびｃａｄプログラム
JP4335933B2 (ja) 2007-03-22 2009-09-30 Ｎｅｃエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の設計プログラム
US8178927B2 (en) * 2008-05-14 2012-05-15 Qimonda Ag Integrated circuits having a contact structure having an elongate structure and methods for manufacturing the same
US7940544B2 (en) * 2009-04-30 2011-05-10 Kabushiki Kaisha Toshiba Memory system having multiple vias at junctions between traces
TWI495915B (zh) * 2009-10-21 2015-08-11 Hitachi Chemical Co Ltd Optical waveguide substrate having a positioning structure, a method of manufacturing the same, and a method of manufacturing the photoelectric hybrid substrate
US8816218B2 (en) * 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
KR102012904B1 (ko) 2012-11-30 2019-08-21 삼성전자주식회사 반도체 집적회로와 그 동작 방법
US8977988B2 (en) 2013-04-09 2015-03-10 United Microelectronics Corp. Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same
KR102428311B1 (ko) 2015-08-06 2022-08-02 삼성전자주식회사 반도체 장치
KR102545141B1 (ko) 2017-12-01 2023-06-20 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02198154A (ja) 1989-01-27 1990-08-06 Hitachi Ltd 配線の形成方法及びこれを利用した半導体装置
EP0454447A3 (en) * 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
JPH05102305A (ja) * 1991-10-08 1993-04-23 Nec Ic Microcomput Syst Ltd 半導体集積回路の自動レイアウト方法
JPH05243379A (ja) * 1992-02-27 1993-09-21 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP3181353B2 (ja) * 1992-03-13 2001-07-03 株式会社東芝 多層プリント配線板設計ｃａｄ装置
JPH0653320A (ja) * 1992-07-29 1994-02-25 Fujitsu Ltd 半導体装置
JPH0786414A (ja) 1993-09-14 1995-03-31 Kawasaki Steel Corp 半導体装置
US5621594A (en) * 1995-02-17 1997-04-15 Aiwa Research And Development, Inc. Electroplated thin film conductor coil assembly
JPH09153083A (ja) 1995-09-26 1997-06-10 Fujitsu Ltd 自動配線設計システムの斜め線分生成装置及び方法
US5798937A (en) * 1995-09-28 1998-08-25 Motorola, Inc. Method and apparatus for forming redundant vias between conductive layers of an integrated circuit
US6128767A (en) * 1997-10-30 2000-10-03 Chapman; David C. Polygon representation in an integrated circuit layout
JP3070679B2 (ja) * 1998-03-24 2000-07-31 日本電気株式会社 図形レイアウト圧縮システム及び図形レイアウト圧縮方法
JP3120838B2 (ja) * 1998-03-24 2000-12-25 日本電気株式会社 図形レイアウト圧縮システム及び図形レイアウト圧縮方法

Also Published As

Publication number Publication date
EP1102182A3 (en) 2009-03-18
KR20030043831A (ko) 2003-06-02
KR20010060340A (ko) 2001-07-06
EP1102182A2 (en) 2001-05-23
JP3822009B2 (ja) 2006-09-13
US6546540B1 (en) 2003-04-08
US20030079194A1 (en) 2003-04-24
CN1308369A (zh) 2001-08-15
US6813756B2 (en) 2004-11-02
KR100402222B1 (ko) 2003-11-13
JP2001142931A (ja) 2001-05-25
TW486645B (en) 2002-05-11
KR100421407B1 (ko) 2004-03-18

Similar Documents

Publication Publication Date Title
CN1169204C (zh) 设计方法、掩模组、集成电路及其制造方法和存储介质
CN1205579C (zh) 集成电路布局布线设计系统和方法
TWI727441B (zh) 積體電路及其形成方法以及用於設計積體電路的系統
TWI694305B (zh) 半導體裝置及其製造方法與產生佈局圖之系統
US7424695B2 (en) Method of manufacturing a semiconductor integrated circuit, a program for a computer automated design system, and a semiconductor integrated circuit
CN1409376A (zh) 半导体器件及其制造方法
CN110660800B (zh) 半导体器件和生成布局图的方法
TWI791904B (zh) 半導體裝置和積體電路佈局設計修改方法
TW202129977A (zh) 包含具有經組合主動區域的標準單元的半導體裝置
TW202312426A (zh) 積體電路裝置
TW202032262A (zh) 製造半導體元件之方法及用於製造半導體元件之系統
CN1707775A (zh) 设计半导体器件的计算机方法、自动设计系统和半导体器件
US20220223523A1 (en) Semiconductor device, layout design method for the same and method for fabricating the same
JPH04186865A (ja) 半導体集積回路製造方法
JP3965911B2 (ja) マスタースライス方式半導体集積回路の設計方法
TWI813157B (zh) 接合的半導體元件及其形成方法
TWI828983B (zh) 產生積體電路布局的系統、積體電路裝置及其製造方法
TW202310230A (zh) 半導體裝置
TW202314574A (zh) 電路結構
TW202141334A (zh) 半導體元件
TWI786786B (zh) 半導體元件及其製造方法
TWI814351B (zh) 基於混合單元的元件、佈局和方法
TWI777533B (zh) 積體電路及其形成方法
US20240347458A1 (en) Semiconductor device and method of manufacturing the same
TWI810664B (zh) 阻抗降低之半導體裝置及其製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040929

Termination date: 20091217