CN115811448B - 一种axi总线与emif总线时序转换连接方法 - Google Patents
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Abstract
本申请提供了一种AXI总线与EMIF总线时序转换连接方法，该连接方法首先明确EMIF总线的控制逻辑，同时挑选特定的AXI总线信号，针对两种信号补充内部的中间逻辑信号，进行逻辑与时序粘合，实现两种不同的数据接口稳定可靠的数据传输。通过该方法可实现AXI总线与EMIF总线间逻辑与时序的可靠转换。
Description
技术领域
本申请涉及航天系统中总线接口时序控制技术领域，具体涉及一种AXI总线与EMIF总线时序转换连接方法。
背景技术
对于绝大部分全可编程逻辑器件(APSOC)，采用ARM作为其硬核处理器。因此该器件的内部总线应用ARM架构的AXI总线。但对于1553B总线等专用异步总线，其研发时间早、技术相对稳定，更新缓慢，其对外接口为慢速异步并行总线EMIF逻辑。为使1553B总线时序可以在APSOC器件应用环境下稳定可靠运行，设计一种AXI总线与EMIF总线时序转换连接方法，该方法可有效解决AXI总线时序与EMIF总线时序不匹配的问题。国内外针对1553B总线，均采用DSP处理器与该协议芯片进行通信。由于DSP本身具备EMIF总线接口，对该结构进行有效配置即可实现与1553B总线通信。因尚无该需求应用。
发明内容
为了解决上述技术问题，本申请旨在提供一种AXI总线与EMIF总线时序转换连接方法，该方法可实现AXI总线与EMIF总线间逻辑与时序的可靠转换。本申请所采用的技术方案如下：
一种AXI总线与EMIF总线时序转换连接方法，该连接方法包括：
步骤1、确定EMIF总线的控制逻辑；
步骤2、AXI总线中挑选特定信号接口；
步骤3、补充EMIF总线和AXI总线的内部中间逻辑，进行逻辑与时序粘合；
步骤4、实现EMIF总线和AXI总线间的数据传输。
进一步的，在步骤2中，AXI总线的所述特定信号接口包括S_AXI_RDATA、S_AXI_WDATA、S_AXI_ARVALID、S_AXI_RREADY、S_AXI_AWVALID、S_AXI_WVALID、S_AXI_AWADDR、S_AXI_ARADDR。
进一步的，在步骤3中，进行逻辑与时序粘合，包括：
将EMIF总线的DATA_IN直连至AXI总线的S_AXI_RDATA，用于EMIF总线数据输入；
将EMIF总线的DATA_OUT直连至AXI总线的S_AXI_WDATA，用于EMIF总线数据输出；
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与非逻辑b后的内部信号b延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号b与内部信号a同时置高，用作EMIF总线读使能信号RDn。
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与非逻辑c后的内部信号c延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号c与内部信号a同时置高，用作EMIF总线写使能信号WEn。
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：将内部信号b经过非逻辑后与内部信号c进行或逻辑所产生的信号用作EMIF总线读写判断信号RnW。
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与逻辑后获得内部信号d，将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与逻辑后获得内部信号e，将内部信号d、内部信号e进行或非逻辑后得到的信号用作EMIF总线选通信号CSn。
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：判断EMIF总线读写判断信号RnW的信号状态，若信号状态为高，则将AXI总线的S_AXI_AWADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号；若信号状态为低，则将AXI总线的S_AXI_ARADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号。
进一步的，在步骤3中，进行逻辑与时序粘合，还包括：将EMIF总线的输入READY信号强制拉低260ns，再将该输入READY信号作为内部信号a。
进一步的，所述内部中间逻辑包括与非逻辑、与逻辑、或非逻辑、或逻辑、非逻辑。
通过本申请实施例，可以获得如下技术效果：
(1)该方法能够实现AXI总线与EMIF总线内部信号的时序、逻辑对接；能够作为独立IP核，应用于基于ARM的可编程逻辑器件与1553B总线协议芯片通信；能够作为接口逻辑，应用于基于ARM的可编程逻辑器件于基于EMIF的慢速异步存储逻辑的IP核通信；
(2)EMIF总线的输入READY信号在接收到下降沿时序后，强制拉低时间为260ns；EMIF总线的RDn信号由S_AXI_ARVALID和S_AXI_RREADY的与非逻辑组成，置低延时50ns；EMIF总线的WEn信号由S_AXI_AWVALID和S_AXI_WVALID的与非逻辑组成，置低延时50ns。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为AXI总线与EMIF总线时序逻辑匹配功能框图；
图2为数据总线DATA_IN与S_AXI_RDATA连接拓扑图；
图3为数据总线DATA_OUT与S_AXI_WDATA连接拓扑图；
图4为EMIF总线的READY与RDn信号、WEn信号连接拓扑图；
图5为EMIF总线的RDn信号与内部信号a、AXI总线的S_AXI_RREADY、S_AXI_ARVALID信号连接拓扑图；
图6为EMIF总线的WEn信号与内部信号a、AXI总线的S_AXI_WVVALID、S_AXI_AWVALID信号连接拓扑图；
图7为EMIF总线的RnW信号与AXI总线的S_AXI_RREADY、S_AXI_WVVALID、S_AXI_AWVALID、S_AXI_ARVALID信号连接拓扑图；
图8为EMIF总线的CSn信号与AXI总线的S_AXI_RREADY、S_AXI_WVVALID、S_AXI_AWVALID、S_AXI_ARVALID信号连接拓扑图；
图9为EMIF总线的ADDR信号与EMIF总线的RnW信号、S_AXI_AWADDR、S_AXI_ARADDR信号连接拓扑图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本申请保护的范围。
图1为AXI总线与EMIF总线时序逻辑匹配功能框图。该连接方法包括如下步骤：
步骤1、确定EMIF总线的控制逻辑；
步骤2、AXI总线中挑选特定信号接口；
步骤3、补充EMIF总线和AXI总线的内部中间逻辑，进行逻辑与时序粘合；
步骤4、实现EMIF总线和AXI总线间的数据传输。
在步骤2中，AXI总线的所述特定信号接口包括S_AXI_RDATA、S_AXI_WDATA、S_AXI_ARVALID、S_AXI_RREADY、S_AXI_AWVALID、S_AXI_WVALID、S_AXI_AWADDR、S_AXI_ARADDR；
在步骤3中，进行逻辑与时序粘合，包括：
将EMIF总线的输入READY信号强制拉低260ns，再将该输入READY信号作为内部信号a；
将EMIF总线的DATA_IN直连至AXI总线的S_AXI_RDATA，用于EMIF总线数据输入；
将EMIF总线的DATA_OUT直连至AXI总线的S_AXI_WDATA，用于EMIF总线数据输出；
将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与非逻辑b后的内部信号b延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号b与内部信号a同时置高，用作EMIF总线读使能信号RDn；
将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与非逻辑c后的内部信号c延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号c与内部信号a同时置高，用作EMIF总线写使能信号WEn；
将内部信号b经过非逻辑后与内部信号c进行或逻辑所产生的信号用作EMIF总线读写判断信号RnW；
将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与逻辑后获得内部信号d，将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与逻辑后获得内部信号e，将内部信号d、内部信号e进行或非逻辑后得到的信号用作EMIF总线选通信号CSn；
判断EMIF总线读写判断信号RnW的信号状态，若信号状态为高，则将AXI总线的S_AXI_AWADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号；若信号状态为低，则将AXI总线的S_AXI_ARADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号。
图2为本申请所提供的EMIF总线的数据总线DATA_IN与AXI总线的S_AXI_RDATA连接拓扑图。AXI总线S_AXI_RDATA信号(2)直连于EMFI总线DATA_IN信号(29)。
图3为本申请所提供的EMIF总线的数据总线DATA_OUT与AXI总线的S_AXI_WDATA连接拓扑图。AXI总线S_AXI_WDATA信号(3)直连于EMFI总线DATA_OUT信号(30)。
图4为本申请所提供的EMIF总线的READY与EMIF总线的RDn信号、WEn信号连接拓扑图。EMFI总线READY信号(28)检测到下降沿后，执行强制拉低260ns(19)操作，将执行该操作后的信号定义为内部信号a(20)。内部信号b(15)执行延时50ns(21)操作，并当内部信号a上升沿输出高电平(26)，将该信号输出，作为EMFI总线RDn信号(31)；同样地，内部信号c(16)执行延时50ns(22)操作，并当内部信号a上升沿输出高电平(27)，将该信号输出，作为EMFI总线WEn信号(32)。
图5为本申请所提供的EMIF总线的RDn信号与内部信号a、AXI总线的S_AXI_RREADY、S_AXI_ARVALID信号连接拓扑图。AXI总线S_AXI_RREADY信号(1)和AXI总线S_AXI_ARVALID信号(6)执行与非逻辑(9)，将该信号定义为内部信号b(15)，内部信号b(15)执行延时50ns(21)操作，并当内部信号a上升沿输出高电平(26)，将该信号输出，作为EMFI总线RDn信号(31)。
图6为本申请所提供的EMIF总线的WEn信号与内部信号a、AXI总线的S_AXI_WVVALID、S_AXI_AWVALID信号连接拓扑图。AXI总线S_AXI_WVALID信号(4)和AXI总线S_AXI_AWVALID信号(5)执行与非逻辑(10)，将该信号定义为内部信号c(16)，内部信号c(16)执行延时50ns(22)操作，并当内部信号a上升沿输出高电平(27)，将该信号输出，作为EMFI总线WEn信号(32)。
图7为本申请所提供的EMIF总线的RnW信号与AXI总线的S_AXI_RREADY、S_AXI_WVVALID、S_AXI_AWVALID、S_AXI_ARVALID信号连接拓扑图。AXI总线S_AXI_RREADY信号(1)和AXI总线S_AXI_ARVALID信号(6)执行与非逻辑(9)，将该信号定义为内部信号b(15)。AXI总线S_AXI_WVALID信号(4)和AXI总线S_AXI_AWVALID信号(5)执行与非逻辑(10)，将该信号定义为内部信号c(16)。内部信号b(15)执行非逻辑(23)后，和内部信号c(16)执行或逻辑(24)，将该信号作为EMFI总线RnW信号(33)。
图8为本申请所提供的EMIF总线的CSn信号与AXI总线的S_AXI_RREADY、S_AXI_WVVALID、S_AXI_AWVALID、S_AXI_ARVALID信号连接拓扑图。AXI总线S_AXI_RREADY信号(1)和AXI总线S_AXI_ARVALID信号(6)执行与逻辑(12)，将该信号定义为内部信号e(18)；AXI总线S_AXI_WVALID信号(4)和AXI总线S_AXI_AWVALID信号(5)执行与逻辑(11)，将该信号定义为内部信号d(17)。内部信号d(17)和内部信号e(18)执行或非逻辑(25)，将该信号作为EMFI总线CSn信号(34)。
图9为本申请所提供的EMIF总线的ADDR信号与EMIF总线的RnW信号、S_AXI_AWADDR、S_AXI_ARADDR信号连接拓扑图。当EMFI总线RnW信号(33)信号为“高”(13)时，将AXI总线S_AXI_AWADDR信号(7)作为EMIF总线ADDR信号(35)；当EMFI总线RnW信号(33)信号为“低”(14)时，将AXI总线S_AXI_ARADDR信号(8)作为EMIF总线ADDR信号(35)。
综上所述，由于AXI总线包含的信号众多，时序复杂；同时EMIF总线自身也有其时序约束，本申请首先明确EMIF总线的控制逻辑，同时挑选特定的AXI总线信号，针对两种信号补充内部的中间逻辑信号，进行逻辑与时序粘合，实现了AXI总线与EMIF总线时序的匹配，可通过该方式完成两种标准总线的收、发数据。
虽然以上描述了本申请的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本申请的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本申请的原理和实质的前提下，可以对这些实施方式作出多种变更或修改，但这些变更和修改均落入本申请的保护范围。
Claims (2)
1.一种AXI总线与EMIF总线时序转换连接方法，其特征在于，该连接方法包括：
步骤1、确定EMIF总线的控制逻辑；
步骤2、AXI总线中挑选特定信号接口；
步骤3、补充EMIF总线和AXI总线的内部中间逻辑，进行逻辑与时序粘合；
步骤4、实现EMIF总线和AXI总线间的数据传输；
在步骤2中，AXI总线的所述特定信号接口包括S_AXI_RDATA、S_AXI_WDATA、S_AXI_ARVALID、S_AXI_RREADY、S_AXI_AWVALID、S_AXI_WVALID、S_AXI_AWADDR、S_AXI_ARADDR；
在步骤3中，进行逻辑与时序粘合，包括：
将EMIF总线的DATA_IN直连至AXI总线的S_AXI_RDATA，用于EMIF总线数据输入；
将EMIF总线的DATA_OUT直连至AXI总线的S_AXI_WDATA，用于EMIF总线数据输出；
在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与非逻辑b后的内部信号b延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号b与内部信号a同时置高，用作EMIF总线读使能信号RDn；
在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与非逻辑c后的内部信号c延时50ns后置低，当内部信号a上升沿时，将延时后的内部信号c与内部信号a同时置高，用作EMIF总线写使能信号WEn；
在步骤3中，进行逻辑与时序粘合，还包括：将内部信号b经过非逻辑后与内部信号c进行或逻辑所产生的信号用作EMIF总线读写判断信号RnW；
在步骤3中，进行逻辑与时序粘合，还包括：将AXI总线的S_AXI_AWVALID和S_AXI_WVALID经过与逻辑后获得内部信号d，将AXI总线的S_AXI_ARVALID和S_AXI_RREADY经过与逻辑后获得内部信号e，将内部信号d、内部信号e进行或非逻辑后得到的信号用作EMIF总线选通信号CSn；
在步骤3中，进行逻辑与时序粘合，还包括：判断EMIF总线读写判断信号RnW的信号状态，若信号状态为高，则将AXI总线的S_AXI_AWADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号；若信号状态为低，则将AXI总线的S_AXI_ARADDR连接至EMIF总线的ADDR，用作EMIF总线的地址总线信号；
在步骤3中，进行逻辑与时序粘合，还包括：将EMIF总线的输入READY信号强制拉低260ns，再将该输入READY信号作为内部信号a。
2.根据权利要求1所述的方法，其特征在于，所述内部中间逻辑包括与非逻辑、与逻辑、或非逻辑、或逻辑、非逻辑。
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