CN1155103C - 半导体器件及其制造方法 - Google Patents
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Abstract
结型场效应晶体管与双极型晶体管连接起来的复合型双极型晶体管器件，可保证良好和稳定的特性而不会导致结型场效应晶体管中较大的面积。双极型晶体管的收集极和结型场效应晶体管的源极连接起来，结型场效应晶体管的栅区、栅极接触导电层和用于漏区的漏极接触导电层由用相同的导电材料或互不相同的材料形成为各自不同的层的导电层形成，栅极接触导电层的漏极一侧的边缘部分的配置表面位于在漏极接触导电层的栅极一侧的边缘部分的配置表面之下。
Description
本发明涉及半导体器件，更具体地说，涉及包括双极型晶体管和结型场效应晶体管的复合型双极型晶体管器件及其制造方法。
如图1所示，例如在日本公开的专利公报No.53-67368中公开了下述的事实：通过将高耐压的结型场效应晶体管J-FET级联到双极型晶体管TR上来构成复合结构的高耐压双极型晶体管。
按照该结构，当高的电压加到双极型晶体管TR的收集极一侧的端子C上时，耗尽层从结型场效应晶体管J-FET的栅极结扩展，并产生夹断(pinch off)，结果就阻止将高电压加到双极型晶体管TR的收集区。这就是说，对于双极型晶体管TR的收集极至发射极的电压Vce，只加上小于结型场效应晶体管J-FET的夹断电压Vp的电压，由此可在低耐压的双极型晶体管中实现高耐压。
但是，在该结构的情况下，在双极型晶体管TR中可控制的最大电流被限制于小于该结型场效应晶体管J-FET的饱和电流Idss，结果，当试图增加结型场效应晶体管J-FET的饱和电流Idss时，就需要使栅极宽度(沟道宽度)变宽，由此产生结型场效应晶体管J-FET占据的面积变大的不利情况。
另一方面，例如在日本公开的专利公报No.54-89581中提出了一种能控制至少低于结型场效应晶体管J-FET的饱和电流Idss的大电流的复合型高耐压双极型晶体管。
按照该公报中的提议，如图2所示，将npn型双极型晶体管TR的收集极连接到结型场效应晶体管J-FET的源极上，同时将双极型晶体管TR的基极连接到J-FET的栅极G上。在这种情况下，当将高电压加到收集极一侧的端子C上时，使结型场效应晶体管J-FET处于夹断状态，使得只将小于该J-FET的夹断电压Vp的电压加到该双极型晶体管TR上，其结果可在低耐压的双极型晶体管TR中实现高耐压。在这种情况下，当该双极型晶体管TR处于饱和状态时，对该J-FET的栅极进行正向偏置，由此可控制超过该J-FET的饱和电流Idss的大电流。
在这些结构中，为了在双极型晶体管TR中实现低耐压晶体管的高耐压，必须减少结型场效应晶体管J-FET中的夹断电压Vp。
此外，在这种结构的情况下，因为将在结型场效应晶体管J-FET的源极和漏极之间的部分串联连接到双极型晶体管TR的收集极上，故要求该J-FET的导通电阻尽可能地低，以便得到高速响应和高频特性。
但是，为了减少该J-FET的导通电阻和改善该J-FET的饱和电流Idss，必须增加沟道部分的杂质浓度。当增加沟道部分的杂质浓度时，就引起夹断电压Vp的增加，由此引起夹断电压Vp的减少与导通电阻的减少和Idss的改善的不相容的情况。此外，为了增加Idss和减少导通电阻而不增加夹断电压Vp，就要使栅极宽度变宽，但在这种情况下，被J-FET占据的面积增加，由此妨碍器件的高密度和实现较小的面积。
如上所述，本发明的目的是提供一种将结型场效应晶体管与双极型晶体管连接起来的复合型双极型晶体管器件及其制造方法，该制造方法能保证该双极型晶体管的良好和稳定的特性而不会导致结型场效应晶体管J-FET的面积变大。
本发明的半导体器件是这样来配置的，该器件包括双极型晶体管和结型场效应晶体管，其中将双极型晶体管的收集极与结型场效应晶体管的源极连接起来，使得与结型场效应晶体管的栅区进行欧姆接触的栅极接触导电层和与漏区接触的漏极接触导电层由下述的导电层形成，该导电层用由相同的导电材料或互不相同的导电材料制成的各自不同的层构成的导电层来形成，这样来形成在栅极接触导电层的漏极一侧的边缘部分处的配置表面，使其位于在漏极接触导电层的栅极一侧的边缘部分处的配置表面之下。
此外，本发明提供一种包括双极型晶体管和结型场效应晶体管的半导体器件的制造方法，在该器件中将双极型晶体管的收集极与结型场效应晶体管的源极连接起来以得到目标半导体器件，该制造方法中，进行用于形成结型场效应晶体管中的栅极接触导电层的工序，进行用于形成在栅极接触导电层上的层间绝缘层的工序和其后进行用于形成结型场效应晶体管中的漏极接触导电层的工序，这样来形成在栅极接触导电层的漏极一侧的边缘部分处的配置表面，使其位于在漏极接触导电层的栅极一侧的边缘部分处的配置表面之上。
同时，在接触导电层是多层结构，例如是用由半导体层组成的接触导电层、由金属层等组成的接触导电层构成的叠层结构的情况下，在本说明书中的接触导电层的边缘部分处的配置表面是表示下层导电层边缘部分处的配置表面。
同时，按照本发明的上述配置，将在结型场效应晶体管中的栅极接触导电层的漏极一侧的边缘部分处的配置表面作成与在漏极接触导电层的栅极一侧的边缘部分处的配置表面不同的表面，可将这两个导电层配置成靠得足够近或互相重叠，同时保持这两个导电层的必要和充分的面积，再者，因为作为结果可将栅极部分和漏电极接触部分配置成靠得足够近，故可实现高密度、导通电阻的减少和Idss的改善。
此外，将栅极接触导电层的漏极一侧的边缘部分处的配置表面制成与在漏极接触导电层的栅极一侧的边缘部分处的配置表面不同，以及使之成为在其之下的配置表面，这样就能使栅极接触导电层穿过绝缘层延伸到漏区之上，结果，因为在该延伸部分中形成所谓的MIS-FET结构，所以由于该场效应而实现了夹断电压Vp的减少。因而，因为可避免沟道部分中的杂质浓度的较大程度的减少以便减少夹断电压Vp，故可避免导通电阻变高和Idss的下降，由此可减少夹断电压Vp，再者，可实现导通电阻的减少、Idss的改善，以及制造具有稳定和良好的特性的双极型晶体管。
此外，为了制造该半导体器件，按照本发明的方法，决不会导致工序数目的增加，因此，不会引起生产率的下降和成本的增加。
图1是按照本发明的半导体器件的另一个例子的电路图；
图2是按照本发明的半导体器件的另一个电路图；
图3A和3B分别是按照本发明的制造方法的一个例子的工序概略剖面图；
图4A和4B分别是按照本发明的制造方法的一个例子的工序概略剖面图；
图5是按照本发明的制造方法的一个例子的工序概略剖面图；
图6是按照本发明的制造方法的一个例子的工序概略剖面图；
图7是按照本发明的半导体器件的另一个例子的概略剖面图；
图8是按照本发明的半导体器件的又一个例子的概略剖面图；以及
图9是按照本发明的半导体器件的另一个例子的概略剖面图；
以下将描述按照本发明的器件和按照本发明的制造方法的实施例。
如在图1或图2中所说明的那样，在本发明中，在常规的半导体上形成下述结构：将导电双极型晶体管TR的收集极，例如npn型的n型的收集极，与导电结型场效应晶体管J-FET的源极，例如n型的源极，互相连接起来。然后，如图1所示，将双极型晶体管TR的发射极与结型场效应晶体管J-FET的栅极连接起来，或如图2所示，将双极型晶体管TR的基极与结型场效应晶体管J-FET的栅极连接起来。
在该结构中，相对于该J-FET的栅区的栅极接触导电层和相对于漏区的漏极接触导电层由下述的导电层构成，将该导电层形成为由相同的导电材料或互不相同的导电材料制成的不同的层。
然后，穿过绝缘层在漏区上形成在栅极接触导电层的漏极一侧的边缘部分，使其配置表面位于在漏极接触导电层的栅极一侧的边缘部分处的配置表面之下。
使栅极接触导电层的漏极一侧的边缘部分穿过绝缘层延伸到上述的结型场效应晶体管的漏区之上。
此外，通过对同一导电层进行图形刻蚀来形成栅极接触导电层和基极接触导电层。
然后，在上述的配置中，在漏区上穿过该绝缘层形成在漏极接触导电层的漏极一侧的边缘部分，因为这样来形成其配置表面，使其位于漏极接触导电层的栅极一侧的边缘部分处的配置表面之下，所以与在相同的配置表面上形成这两个导电层的情况相比，可用小的面积来形成这两个导电层。
此外，按照本发明的半导体器件的制造方法，在制造本发明的上述器件时，穿过绝缘层在漏区上形成该J-FET的栅区的栅极接触导电层，并且在形成栅极接触导电层后，形成在栅极接触导电层上的层间绝缘层，然后，形成用于漏区的接触导电层，由此来得到本发明的上述目标半导体器件。
以下将参照图3至图6通过本发明的制造方法的一个例子说明用于得到按照本发明的半导体器件的一个例子的情况。在该例子中，制造这样一种器件，在同一半导体衬底上至少形成npn型的双极型晶体管TR和n沟道的结型场效应晶体管J-FET，将双极型晶体管TR的n型收集极与n沟道结型场效应晶体管J-FET的n型源极连接起来。在这种情况下，图中虽然未示出，但形成了具有图1或图2中的电路配置的半导体器件，其中对结型场效应晶体管的栅极与双极型晶体管TR的发射极或基极进行导电性连接。
在该例子中，如图3A中所示，制备由例如p型单晶Si基体制成的半导体基体2，并在其一个主表面1a上外延生长半导体层3，例如电阻率为0.3～5.0Ω·cm，厚度为0.5～2.5μm的n型半导体层，以形成半导体衬底1。
在该半导体层3的外延生长之前，利用离子注入法、扩散法等以高浓度有选择地将n型杂质引入到半导体基体2的主表面1a上的最终形成晶体管TR的部分中，以形成具有高的杂质浓度的收集极埋入区4，其后，进行半导体层3的外延生长。此时，由于在半导体层3的外延生长时的加热，引入到半导体基体2中的杂质的一部分扩散进入半导体3，并且这样来形成收集极埋入区4，使其从半导体基体2伸展到半导体层3。
如图3B中所示，在各个半导体元件的形成部分之间，即，在本例子中，在双极型晶体管TR和结型场效应晶体管J-FET的形成部分之间和在其它电路元件的形成部分之间，利用众所周知的LOCOS(硅的局部氧化)方法以栅格状形成元件分离绝缘层5。
此外，通过分别以高浓度引入n型杂质，分别在双极型晶体管TR的形成部分处形成例如深达收集极埋入区4的收集极电极延伸区6和在结型场效应晶体管J-FET的形成部分的两个相对的外侧部分处形成高浓度源区7和高浓度漏区8。可通过离子注入，例如以50～100keV和用1×1015/cm2～1×1016/cm2的剂量注入P(磷)离子来形成这些区6、7和8。
然后，通过涂敷例如抗蚀剂和进行深刻蚀使半导体衬底1的表面变得平坦，并通过离子注入在元件分离绝缘层5下形成p型沟道中止区CS。
在半导体衬底1的表面上通过CVD(化学汽相淀积)法等形成例如厚度为50～200nm的SiO2膜，以形成绝缘层9。
如图4A中所示，穿过用在图3B中示出的工序形成的绝缘层9，在双极型晶体管TR形成部分中最终形成基区形成部分的部分之上和在形成了结型场效应晶体管J-FET的栅区形成部分的部分之上分别开杂质引入窗口9w1和9w2。
其后，首先穿过杂质引入窗口9w1和9w2，利用CVD法等以80～250nm的厚度形成第1多晶半导体层10，例如Si多晶半导体层，使其与半导体层3的整个表面接触。这样来形成半导体层10，使其或是作为在形成该膜时包含高浓度的p型杂质的层，或是在形成该半导体层的膜之后通过注入例如硼离子B+、或BF2 +而得到的包含高浓度的p型杂质的层。
其后，通过光刻对该多晶半导体层10进行图形刻蚀，然后，将其刻蚀成对应于最终得到的双极型晶体管的基极接触导电层的外形的图形和对应于最终得到的结型场效应晶体管J-FET的栅极接触导电层的外形的图形。然后，利用CVD法形成作为具有厚度约为200～500nm的膜，来覆盖包含例如SiO2杂质的第1多晶半导体层10，以形成在整个表面上的层间绝缘层19。此时，根据需要，通过进行热处理来加速多晶半导体层10中的硅晶粒的生长，由此可实现其低电阻和均匀性。
如图4B中所示，通过光刻并利用图形刻蚀等穿过层间绝缘层19和第1多晶半导体层10在该双极型晶体管的本征基区的形成部分上形成杂质引入窗口11，穿过该窗口11，引入p型杂质以形成本征基区12。可通过离子注入例如以5keV～200keV及用5.0×1011～5.0×1014/cm2的剂量注入BF2 +离子，或例如以5keV～100keV及用5.0×1011～5.0×1014/cm2的剂量注入B+离子，来引入杂质以形成该本征基区12。
此外，可通过汽相扩散来引入杂质。
此外，根据需要，可通过例如以50keV～400keV及用5.0×1011～1.0×1013/cm2的剂量离子注入n型杂质离子，例如P+离子来形成SIC(选择注入的收集极)(未示出)。
其次，如图5所示，在杂质引入窗口11的内侧表面上形成侧壁29。可通过众所周知的方法，例如将SiO2淀积到约400～1μm的厚度的CVD法等，并通过在其整个表面上用RIE法(反应离子刻蚀)在水平方向上进行呈现高的刻蚀性质的各向异性刻蚀，来形成该侧壁29。
然后，在包括形成侧壁29的窗口11的内侧的整个表面上形成由例如包含n型杂质的多晶硅构成的第2多晶半导体层13。可将该半导体层13在将其形成为膜时形成为包含诸如As和P(磷)的n型杂质的半导体层的膜，或在将该多晶半导体层13形成为膜之后，可通过在其中注入例如As和P(磷)的n型杂质来形成包含杂质的多晶半导体层。
其后，通过进行例如光刻的图形刻蚀，将第2多晶半导体层13刻蚀成发射极接触导电层的图形。
其次，用CVD法在整个表面上淀积厚度为100nm～500nm的SiO2膜(图中未示出)，并在约700℃～1200℃下进行5秒～2小时的热处理，使p型杂质从第1多晶半导体层10扩散到半导体层3，由此在以前形成的本征基区12i的周围形成具有高浓度的p型接合基区12g，因此，基区12由这些部分构成，以及在结型场效应晶体管J-FET的形成部分中，形成栅区14。此外，n型杂质同时从第2多晶半导体层13扩散，以形成具有高杂质浓度的发射区15。
以这种方式，例如在收集极埋入区4上的n型半导体层3的一部分起到收集区16的作用，在其上形成p型基区12，在该基区上形成n型发射区15，从而形成双极型晶体管TR，同时在同一半导体衬底1上形成结型场效应晶体管J-FET，其中在栅区14下的栅结j1和p型半导体基体2与n型半导体层3间的p-n结部分j2之间形成沟道部分16，该沟道部分的两侧起到源区和漏区的作用，在该处分别形成高浓度源区7和高浓度漏区8。
然后，如图6中所示，穿过各个绝缘层9、19等，在收集极延伸区6上，在高浓度源区7上，在高浓度漏区8上，在栅极接触导电层17G上，再有，如上所述，在整个表面上形成绝缘层的情况下，甚至在发射极接触导电层17E上，分别开接触窗口，并形成具有良好的导电率的导电层，这些导电层与包括这些窗口的内侧的各个区域进行欧姆接触。这些导电层可通过制成Ti/TiON/Al结构来形成，在该结构中，利用蒸发、溅射等整体地淀积诸如铝等的金属导电层到例如作为阻挡金属层的Ti层和TiON层。然后对该金属导电层进行利用光刻的图形刻蚀。在该例中，形成延伸到收集极电极延伸区6和高浓度源区7上并电连接两者的接触导电层18CS，同时在高浓度漏区8上形成漏极接触导电层18D，并对于栅极和发射极在栅极接触导电层17G和发射极接触导电层17E上分别形成各具有良好的导电率的上层接触导电层18G和18E。
以这种方式来形成半导体器件，其中在同一半导体衬底1上形成双极型晶体管TR和结型场效应晶体管J-FET，在双极型晶体管TR的基区12的接合基区12G和结型场效应晶体管J-FET的栅区14上，通过所谓的自对准，使相同的导电层，即由第1多晶半导体层10构成的的基极接触导电层17B和栅极接触导电层17G互相接触，并在发射区15中通过自对准将第2多晶半导体层13构成为与发射极接触导电层17E进行接触。
然后，图中未示出，提供一种具有在图1中说明过的电路配置的半导体器件，其中例如将发射极的上层接触导电层18E和栅极的上层接触导电层18G通过一种以连续的图形等形成这两者的方法互相以导电方式连接起来。
或者，提供一种具有在图2中说明过的电路配置的半导体器件，其中例如同时将结型场效应晶体管J-FET的栅区14和双极型晶体管TR的基区12，及接合基区12g，形成为一个连续图形，虽然未示出。
即，将n沟道型结型场效应晶体管J-FET的栅极和npn型双极型晶体管TR的发射极或基极连接起来，将该J-FET的源极和该TR的收集极连接起来，以构成使晶体管具有高耐压的半导体器件。
在按照本发明的半导体器件中，因为将栅极接触导电层17G和漏极接触导电层18D分别形成为由不同的工序制成的导电层，即，形成为互不相同的层，故将在栅极接触导电层17G的漏极一侧的边缘部分17G1的配置表面和在漏极接触导电层18D的栅极一侧的边缘部分18D1的配置表面在厚度方向上成为不同的配置表面，通过这样做，栅极接触导电层17G和漏极接触导电层18D是叠层的或经由层间绝缘层19互相紧接着。
此外，在按照本发明的半导体器件中，因为将栅极接触导电层17G和漏极接触导电层18D形成为不同的层，故栅极接触导电层17G位于在漏极接触导电层18D的一侧的边缘部分18D1的配置表面之下，即，使栅极接触导电层17G从栅区14穿过绝缘层9延伸到漏极一侧，由此在此处形成MIS(在本情况下，是MOS)结构部分。
如以上所述，由于如在开始所描述的那样，使按照本发明的器件具有例如图1或2中示出的结构，故可实现双极型晶体管TR的高耐压，并且由于在结型场效应晶体管J-FET中使在栅极接触导电层17G的漏极一侧的边缘部分17G1的配置表面和在漏极接触导电层18D的栅极一侧的边缘部分18D1的配置表面成为不同的表面，故可这样来配置这两个配置表面，使两者足够地靠近或使两者互相重叠，同时以必要的和充分的状态保持这两个导电层的面积，再有，可使栅极部分和漏电极的接触部分充分地靠近，结果，可实现高密度、导通电阻的减少和Idss的改善。
此外，因为使栅极接触导电层17G的漏极一侧的边缘部分17G1伸出到漏极一侧以呈现MIS或MOS结构，故因栅区14的结J1和MIS-FET或MOS-FET效应而形成在对栅极加上反向偏压时才形成的耗尽层，由此可实现J-FET的夹断电压Vp的进一步降低或漏泄电流的减少。
此外，如上所述，通过将栅极接触导电层17G的漏极一侧的边缘部分17G1和漏极接触导电层18D形成为不同的层，可使在平板表面方向上的两者的边缘部分之间的距离小于被光刻和在由相同的层形成的情况下的刻蚀所限制的最小距离(间隙)。因而，在作为栅电极和漏电极的栅极上层接触导电层18G和漏极接触导电层18D如在上述的例子中那样由相同的导电层构成的情况下，可使Ti/TiON/Al结构的金属层、上述的MIS或MOS结构部分充分地伸出(延伸)到漏极一侧，由此可增强上述的MIS或MOSFET效应。
因为能以这种方式实现夹断电压Vp的减少，故可避免在沟道部分中的杂质浓度的显著的降低，从而可避免增加导通电阻和降低Idss的不利情况，由此可降低夹断电压Vp和导通电阻并改善Idss，这样就可制造具有稳定的和良好的特性的双极型晶体管。
此外，在上述的按照本发明的制造方法中，使用了一种用于双层多晶层类型的双极型晶体管的制造方法，其中能通过使用第1和第2多晶半导体层10和13，通过从该处将杂质引入到半导体衬底中以形成接合基区和发射区，以及通过使这些半导体层由接合基区和发射区变成电极延伸接触导电层，对接触导电层和各个区域进行自匹配(自对准)。按照本发明，可构成这样的半导体器件，其中在与用于普通的双极型集成电路中的这种类型的双层多晶层类型的双极型晶体管的制造方法相比不增加工序数目的情况下，通过简单的方法形成结型场效应晶体管J-FET和双极型晶体管TR。
同时，上述的例子是分别形成双极型晶体管TR的收集极电极延伸区6和结型场效应晶体管J-FET的高浓度源区7的情况，故如图7至图9中所示，可将区域6和7形成为共同的区域67。
在图7至图9中，用相同的参照号来标志对应于图3至6的部分，将省略与图3至图6有关的已说明过的结构和制造方法的重复的描述。但是，图7的例子示出其概略剖面图，这是具有在图1中说明过的电路配置的结构的情况，其中提供了这样一种配置，通过共同的接触导电层18EG将图4中的发射极上层接触导电层18E和栅极上层接触导电层18G连接起来。此外，在这种情况下，在基极接触导电层17B上穿过绝缘层19的一部分开接触窗口，并穿过该接触窗口形成基极上层接触导电层18B，以用于引出基极端子。
在这种情况下，如上所述，通过例如Ti/TiON/Al结构的金属层的图形刻蚀，可与漏极接触导电层的形成一起，同时分别地形成接触导电层18B和18EG。
此外，图8中示出的例子，是形成具有图2中示出的电路配置的半导体器件的情况，其中以下述方式将双极型晶体管TR的基极连接到结型场效应晶体管J-FET的栅极，与上述的相同，例如，与带有Ti/TiON/Al结构的漏极接触导电层18D的形成一起形成接触导电层18CG，该接触导电层18CG与各由第1多晶半导体层10构成的基极接触导电层17B和栅极接触导电层17G进行欧姆接触。
此外，图9中示出的例子是形成具有图2中示出的电路配置的半导体器件的情况，其中以连续的图形将由第1多晶半导体层10构成的、如在图3至6中已说明过的基极接触导电层17B和栅极接触导电层17G形成为共同的与第1多晶半导体层10接触的接触导电层17BG。
其次，在图7至9中示出的各个例子中的半导体器件及其制造方法，能以如图3至6中已说明过的相同的方式，归因于图1或图2中示出的配置，实现双极型晶体管TR的高耐压，同时，由于上述的相同的原因，实现了夹断电压Vp的减少，但不降低沟道部分中的杂质浓度，因此，可实现导通电阻的改善和Idss的改善，在不增加如具有结型场效应晶体管J-FET和双极型晶体管TR的半导体器件那样的制造工序的数目的情况下，用简单的方法形成具有稳定和良好的特性的双极型晶体管TR。
其次，当呈现图7至9中示出的配置时，因为提供了通过高浓度区67将双极型晶体管TR的收集极与结型场效应晶体管J-FET的源极直接连接起来的结构，故可实现收集极电阻的减少、收集极饱和电压的降低和元件面积的进一步的降低。
此外，在没有高浓度区67的情况下，通过提供由高浓度埋入区4将双极型晶体管TR的收集极与结型场效应晶体管J-FET的源极直接连接起来的配置，可实现元件面积的减少。
同时，按照本发明的器件及其制造方法不限于上述的例子。例如，作为双极型晶体管TR，可提供pnp型晶体管，作为结型场效应晶体管，可配置p沟道J-FET，再有，可构成其中包括以普通的方式形成的半导体元件等的半导体器件等。
如上所述，按照本发明的器件及本发明的制造方法，在包括双极型晶体管和结型场效应晶体管并将双极型晶体管的收集极和结型场效应晶体管的源极连接起来以呈现高耐压的半导体器件中，因为使在结型场效应晶体管中的栅极接触导电层的漏极一侧的边缘部分的配置表面成为与在漏极接触导电层的栅极一侧的边缘部分的配置表面不同的表面，故可使这两个导电层配置成靠得足够近或互相重叠，同时保持这两个导电层的必要和充分的面积，因为可将栅极部分和漏电极的接触部分配置成靠得足够近，故可实现高密度、导通电阻的减少和Idss的改善。
此外，使在栅极接触导电层的漏极一侧的边缘部分的配置表面成为与在漏极接触导电层的栅极一侧的边缘部分的配置表面不同的表面，以及成为在后者之下的配置表面，这样可使栅极接触导电层穿过绝缘层延伸到漏区之上，结果，在该延伸部分中形成所谓的MIS-FET结构，该结构的场效应实现夹断电压Vp的减少。因而，可避免在沟道部分中的杂质浓度的显著的降低，从而可减小夹断电压Vp，避免增加导通电阻和降低Idss的不利情况，由此可降低夹断电压Vp，再有可实现导通电阻的减少、改善Idss，可制造具有稳定的和良好的特性的双极型晶体管。
此外，为了制造该半导体器件，按照本发明的方法，决不会导致工序数目的增加，因此，不会引起生产率的下降和成本的增加。
因而，按照本发明，可实现具有高性能、高密度、高集成度和高可靠性的半导体器件以及具有高性能、高密度、高集成度和高可靠性的大规模集成电路。
已参照附图描述了本发明的优选实施例，但应了解，本发明不限于上述的实施例，在不偏离如后附的权利要求所限定的本发明的精神或范围的情况下，本领域的专业人员可进行各种变更和修正。
Claims (15)
1.一种包括双极型晶体管和结型场效应晶体管的半导体器件，其中将所述双极型晶体管的收集极和所述结型场效应晶体管的源极连接起来，所述双极型晶体管和所述结型场效应晶体管在同一衬底上形成，所述半导体器件的特征在于包括：
栅极接触导电层，穿过绝缘层与所述结型场效应晶体管的栅区接触；以及漏极接触导电层，穿过绝缘层与漏区接触，其中，
所述栅极接触导电层的漏极一侧的边缘部分的配置表面位于在所述漏极接触导电层的所述栅极一侧的边缘部分的配置表面之下。
2.如权利要求1所述的半导体器件，其特征在于：
所述漏极接触导电层和所述栅极接触导电层由不同种类的材料构成。
3.如权利要求1所述的半导体器件，其特征在于：
所述漏极接触导电层和所述栅极接触导电层由相同种类的材料构成。
4.如权利要求1所述的半导体器件，其特征在于：
所述双极型晶体管的基极接触导电层和所述结型场效应晶体管的所述栅极接触导电层由相同的导电层形成。
5.如权利要求1所述的半导体器件，其特征在于：
将所述双极型晶体管的发射极与所述结型场效应晶体管的栅极连接起来。
6.如权利要求1所述的半导体器件，其特征在于：
将所述双极型晶体管的基极与所述结型场效应晶体管的栅极连接起来。
7.一种包括双极型晶体管和结型场效应晶体管的半导体器件，其中将所述双极型晶体管的收集极和所述结型场效应晶体管的源极连接起来，所述双极型晶体管和所述结型场效应晶体管在同一衬底上形成，所述半导体器件的特征在于包括：
栅极接触导电层，穿过绝缘层与所述结型场效应晶体管的栅区接触；以及漏极接触导电层，穿过绝缘层与漏区接触，其中，
所述双极型晶体管的收集极和所述结型场效应晶体管的源极由共同的半导体区形成，
所述栅极接触导电层的漏极一侧的边缘部分的配置表面位于在所述漏极接触导电层的所述栅极一侧的边缘部分的配置表面之下。
8.如权利要求7所述的半导体器件，其特征在于：
所述漏极接触导电层和所述栅极接触导电层由不同种类的材料构成。
9.如权利要求7所述的半导体器件，其特征在于：
所述漏极接触导电层和所述栅极接触导电层由相同种类的材料构成。
10.如权利要求7所述的半导体器件，其特征在于：
所述双极型晶体管的基极接触导电层和所述结型场效应晶体管的所述栅极接触导电层由相同的导电层形成。
11.如权利要求7所述的半导体器件，其特征在于：
将所述双极型晶体管的发射极与所述结型场效应晶体管的栅极连接起来。
12.如权利要求7所述的半导体器件，其特征在于：
将所述双极型晶体管的基极与所述结型场效应晶体管的栅极连接起来。
13.一种包括双极型晶体管和结型场效应晶体管的半导体器件的制造方法，其中将所述双极型晶体管的收集极和所述结型场效应晶体管的源极连接起来，所述双极型晶体管和所述结型场效应晶体管在同一衬底上形成，所述半导体器件的制造方法的特征在于包括下述步骤：
在同一衬底上形成绝缘层；
形成穿过所述绝缘层的开口；以及
形成与所述结型场效应晶体管的栅区接触的栅极接触导电层；以及在所述栅极接触导电层上形成层间绝缘层，由此，这样来形成与漏层接触的漏极接触导电层，使其位于所述栅极接触导电层的漏极一侧的边缘部分的配置表面之上。
14.如权利要求13所述的半导体器件的制造方法，其特征在于：
通过对同一导电层进行图形刻蚀，同时形成所述双极型晶体管的基极接触导电层和所述结型场效应晶体管的栅极接触导电层。
15.如权利要求13所述的半导体器件的制造方法，其特征在于：通过来自与所述栅区接触的栅极接触导电层的杂质扩散来形成所述结型场效应晶体管的栅区。
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