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CN115438790A - 量子态信息处理系统、量子测控系统、量子计算机 - Google Patents

量子态信息处理系统、量子测控系统、量子计算机 Download PDF

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CN115438790A CN202110625588.XA CN202110625588A CN115438790A CN 115438790 A CN115438790 A CN 115438790A CN 202110625588 A CN202110625588 A CN 202110625588A CN 115438790 A CN115438790 A CN 115438790A
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Abstract

本发明公开了一种量子态信息处理系统、量子测控系统、量子计算机，利用采样模块对从量子比特上采集的模拟信号进行采样处理，混频模块对采样信号进行混频处理，解调模块对混频信号进行解调处理，判别模块则利用态分类方程对解调信号进行状态分类，以此来获取量子态信息。本申请提出的量子态信息处理系统，提出了一种硬件系统架构，弥补了现有技术中用于解析量子比特量子态的硬件系统的技术空白。

Description

量子态信息处理系统、量子测控系统、量子计算机
技术领域
本发明涉及量子计算领域，尤其是涉及一种量子态信息处理系统、量子测控系统、量子计算机。
背景技术
量子态信息是指量子比特的量子态，基本的量子态是|0>态和|1>态，量子比特被操作之后，量子比特的量子态发生改变。在量子芯片上，则体现为量子芯片被执行后，量子比特的量子态即量子芯片的执行结果，该执行结果由量子比特读取信号(一般为模拟信号)携带并传出的。通过量子比特读取信号快速解析量子比特的量子态是了解量子芯片执行性能的关键工作，现有技术中，并未提供一种有效的用于解析量子比特量子态的硬件系统。
因此，如何提供一种用于解析量子比特量子态的硬件系统成为本领域技术人员亟待解决的技术问题。
发明内容
本发明的目的在于提供一种量子态信息处理系统、量子测控系统、量子计算机，用于解决现有技术中缺少一种有效的用于解析量子比特量子态的硬件系统的问题。
为了解决上述技术问题，本发明提出的一种量子态信息处理系统，量子态信息包含在从量子比特上采集的模拟信号中，所述量子态信息处理系统包括：
采样模块，其被配置为对所述模拟信号进行采样处理，输出采样信号；
混频模块，其被配置为对所述采样信号进行混频处理，输出混频信号；
解调模块，其被配置为对所述混频信号进行解调处理，输出解调信号；
判别模块，其被配置为利用态分类方程对所述解调信号进行状态分类，输出对应的所述量子态信息，其中，所述态分类方程为预先配置用于区分不同的量子态。
可选地，所述解调模块包括：
滤波器，其被配置为对所述混频信号进行滤波处理，输出滤波信号；
累加器，其被配置为对所述滤波信号按照所述滤波器的工作时间进行积分处理，输出所述解调信号。
可选地，所述滤波器包括N个加法器，所述N个加法器分为若干个子组合，其中，每个子组合中的加法器同步执行加法操作。
可选地，所述滤波器还包括第一乘法器，所述若干个子组合采用级联方式连接，所述滤波器的第一个子组合中包括
Figure BDA0003100947030000021
个所述加法器，所述第一个子组合的输入接收所述第一乘法器的输出，在级联中位于后一级的子组合的输入接收位于前一级的子组合的输出。
可选地，所述混频模块包括：
数字控制振荡器，其被配置为输出本振信号；
第二乘法器，其被配置为对所述本振信号以及所述采样信号进行乘法处理，输出所述混频信号。
可选地，所述判别模块包括：
位置判别器，其被配置为将所述解调信号代入所述态分类方程中，输出第一数值；
状态判别器，其被配置为基于所述第一数值，输出对应的所述量子态信息。
可选地，所述量子态信息处理系统还包括：
使能模块，其被配置为基于所述量子态信息处理系统的工作时间，提供所述量子态信息处理系统中各个模块的使能信号。
可选地，所述量子态信息处理系统还包括：
位宽控制模块，其被配置为基于二进制移位运算对所述解调信号进行截取以调整所述解调信号的位宽。
可选地，所述采样模块包括ADC。
可选地，所述采样模块、所述混频模块、所述解调模块以及所述判别模块通过FPGA、DSP或MCU实现。
基于同一发明构思，本发明还提出一种量子测控系统，包括上述特征描述中任一项所述的量子态信息处理系统，所述量子态信息处理系统用于从量子比特的输出信息中获取相应的量子态信息。
基于同一发明构思，本发明还提出一种量子计算机，包括所述的量子测控系统。
与现有技术相比，本发明具有以下有益效果：
本发明提出的量子态信息处理系统，利用采样模块对从量子比特上采集的模拟信号进行采样处理，混频模块对采样信号进行混频处理，解调模块对混频信号进行解调处理，判别模块则利用态分类方程对解调信号进行状态分类，以此来获取量子态信息。本申请提出的量子态信息处理系统，提出了一种硬件系统架构，弥补了现有技术中用于解析量子比特量子态的硬件系统的技术空白。
本发明提出的量子测控系统、量子计算机与所述量子态信息处理属于同一发明构思，因此具有相同的有益效果，在此不做赘述。
附图说明
图1为本发明实施例提出的一种量子态信息处理系统结构示意图；
图2为图1中滤波器的结构示意图；
图3为传统的流水线结构加法器结构示意图；
图4至图7为本发明实施例中提出的加法器结构示意图；
图8为图1中数字振荡控制器的结构示意图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
请参考图1，本实施例提出了一种量子态信息处理系统，量子态信息包含在从量子比特上采集的模拟信号中，所述量子态信息处理系统包括采样模块、混频模块、解调模块以及判别模块。所述采样模块被配置为对所述模拟信号进行采样处理，输出采样信号；所述混频模块被配置为对所述采样信号进行混频处理，输出混频信号。所述解调模块被配置为对所述混频信号进行解调处理，输出解调信号，所述判别模块被配置为利用态分类方程对所述解调信号进行状态分类，输出对应的所述量子态信息，其中，所述态分类方程为预先配置用于区分不同的量子态。
与现有技术不同之处在于，本实施例提出的量子态信息处理系统，利用所述采样模块对从量子比特上采集的模拟信号进行采样处理，所述混频模块对采样信号进行混频处理，所述解调模块对混频信号进行解调处理，所述判别模块则利用态分类方程对解调信号进行状态分类，以此来获取量子态信息。本申请提出的量子态信息处理系统，提出了一种硬件系统架构，弥补了现有技术中用于解析量子比特量子态的硬件系统的技术空白。在本实施例中，所述采样模块可通过ADC(Analog to Digital Converter，模拟数字转换器)实现。所述量子态信息处理系统可通过FPGA(Field Programmable Gate Array)、DSP(DigitalSignal Process)或MCU(Microcontroller Unit)实现，所述采样模块、所述混频模块、所述解调模块以及所述判别模块可在FPGA、DSP或MCU中集成设置。对于量子比特读取信号的解析过程一般可大致分为IQ解调、滤波以及积分，这一解析过程原则上可以建立量子比特测控系统和PC之间的通信，然后在PC上对收集到的数据执行解析过程，完成对量子态信息的解析。然而利用PC对量子态信息进行解析的方案在数据处理延时相对于典型的超导量子比特微秒级的相干时间是难以接受的，量子比特的退相干会使得量子态信息的实时性完全丢失。发明人发现利用FPGA来实现量子态信息的解析可以在百纳秒甚至几十纳秒级别的时间内完成我们需要的全部数据处理流程，因此，在本实施例中，所述量子态信息处理系统优选利用FPGA进行实施。
具体地，请参考图1，所述解调模块可包括滤波器以及累加器，所述滤波器被配置为对所述混频信号进行滤波处理，输出滤波信号。所述累加器被配置为对所述滤波信号按照所述滤波器的工作时间进行积分处理，输出所述解调信号。在所述解调模块中的滤波器的设计一般采用低通FIR(Finite Impulse Response)滤波器，用于滤除信号中的高频分量，只保留直流信息。滤波器完成的运算本质上是卷积和运算，若滤波器阶数为N，则滤波器每个输出的数据为N+1个乘积的和。对于FPGA来说，需要在一个时钟周期内完成N+1次乘法和N次加法，乘法部分可以采用多路并行的方式，但N次加法运算则需要流水线的方式完成，请参考图3，图3为现有的流水线式加法器结构。即使考虑到FIR滤波器系数的对称性，传统的流水线方案仍会带来
Figure BDA0003100947030000051
个时钟周期的数据延时，符号
Figure BDA0003100947030000052
表示向上取整。基于上述发现，发明人还改进了传统加法器的结构以解决数据延时较大的问题，这一方案可称为“对折”加法，其原理示意图如图4所示。在优化设计后的N数加法器结构，其引入的数据延时为
Figure BDA0003100947030000053
个时钟周期。优化设计的滤波器模块大幅改善了数据处理的延时，比如假设FPGA的工作频率为200MHz，那么对于99阶滤波器，原先的设计需要50个时钟周期的数据延时，而新方案只需要7个时钟周期的延时，节省了215ns。
以下对滤波器的具体结构做简要阐述，请参考图2以及图4，所述滤波器包括N个加法器，所述N个加法器分为若干个子组合，其中，每个子组合中的加法器同步执行加法操作。解调模块中的滤波器由N个加法器构成，N个加法器分为若干个子组合，每个子组合中的加法器同步执行加法操作。与现有的利用流水线式结构处理加法操作的滤波器相比，基于本申请的滤波器结构可在一定程度上改善数据处理的延时。所述滤波器还包括第一乘法器，所述若干个子组合采用级联方式连接，所述滤波器的第一个子组合中包括
Figure BDA0003100947030000054
个所述加法器，符号
Figure BDA0003100947030000055
表示向上取整，所述第一个子组合的输入接收所述第一乘法器的输出，在级联中位于后一级的子组合的输入接收位于前一级的子组合的输出。所述第一乘法器的一个输入用于接收滤波器的抽头系数，另一个输入用于接收混频信号。
对于若干个所述加法器的结构可按照以下方式来设置：当所述第一乘法器的数量为偶数时，若每个子组合的输出数量均为偶数，则若干个所述加法器按照以下结构设置：位于前一级的子组合中加法器的数量是与之连接的位于后一级的子组合中加法器的数量的两倍，可参考图4中的结构；
若某个子组合的输出数量为奇数，将该子组合定义为冗余子组合，若干个所述加法器按照以下结构设置：在最后一级的子组合后面增加一个加法器，定义为第一冗余加法器，所述冗余加法器的两个输入端分别接最后一节子组合的输出以及所述冗余子组合的输出，可参考图5中的结构；
当所述第一乘法器的数量为奇数时，将其中一路输出定义为冗余输出，若干个加法器按照以下结构设置：在最后一级的子组合后面增加一个加法器，定义为第二冗余加法器，所述第二冗余加法器的两个输入端分别接最后一节子组合的输出以及所述冗余输出，可参考图6中的结构。
需要注意的是，图4、图5以及图6中示出的仅是为了便于本领域技术人员理解本申请的技术方案所举的示例，不能视为是对本申请加法器结构的限制。
具体地，当所述第一乘法器的数量为2的整数次幂时，位于前一级的子组合中加法器的数量是位于后一级子组合中加法器数量的2倍，如图4中所示的结构，此时，所述第一乘法器的数量为8个，所述第一个子组合需要4个加法器，第二个子组合需要2个加法器，第三个子组合需要1个加法器。
当所述第一乘法器的数量不是2的整数次幂时，例如，当所述第一乘法器的数量为9个时，可利用如图6所示的结构，所述第一个子组合仍然设置为4个加法器，第二个子组合需要2个加法器，第三个子组合需要1个加法器，此时，将第三个子组合的输出以及所述第一乘法器剩余的一路输出作为输入信号输入到第四个子组合中，第四个子组合需要1个加法器。除了上述在加法器结构结构上作出适应调整外，发明人发现还可通过FPGA自身的特点，在verilog中直接用assign语法做多余的加法，具体原理可参考图7，也即在执行加法运算时，利用assign语法将所述第一乘法器多余的一路输出与其它任一路输出做加法并合成为一路，这样设计可以节省一个数据处理的延时，可继续使用图4中所示的结构。本领域技术人员可以理解的是，虽然在理论上可以在一个时钟周期内利用assign语法将所有的输出一齐做加法并合成一路以实现所有数加和，但是由于时钟频率的限制导致不可能实现。
在本实施例中，所述混频模块包括数字控制振荡器(NCO)以及第二乘法器，所述数字控制振荡器被配置为输出本振信号；所述第二乘法器被配置为对所述本振信号以及所述采样信号进行乘法处理，输出所述混频信号。
具体地，数字控制振荡器(NCO)，也被称为直接数字频率合成器(DDS)，其主要功能为用于频率相位可调的正/余弦波形序列生成，并能保证比较理想的数据精度。NCO的实现方法主要有实时计算法和查表法。实时计算法在生成频率较高的波形时难以兼顾计算精度和计算时间开销。而我们的系统需要NCO向混频器提供较高频率的本振信号，其对于速度与精度均有较高的要求。因此，我们这里采用查表法，用空间换时间，即以相位点为自变量提前计算好各点的波形数值，并在转化为二进制后按相位顺序寻址存储起来，其主要的实现原理示意如图8所示。NCO的主要组成部分有基准时钟(fclk)、相位字寄存器、相位累加器和幅-相转换电路等。频率控制字实际上是根据目标频率算出的固定相位步进，每经一个基准时间周期累加到存储在相位字寄存器的值，此值作为查找表的寻址输入可得到对应时间点的波形幅值数据。需要注意的是，适应我们系统的NCO应改造为8路并行输出模式，每个时钟周期并行取出八个波形幅值数据，从而实现频率在800MHz以内的任意正、余弦序列生成。
相位累加器的输出
Figure BDA0003100947030000071
的数值和系统的频率fclk决定了输出频率fout，三者之间的关系为：
Figure BDA0003100947030000072
其中N为相位寄存器的位数，位数越高相位精度越高，频率分辨率(fres)也就越高，具体的关系式为：
fres＝fclk/2N；
相位累加器的输出随时间均匀步进，其可作为事先存有正、余弦波形抽样的只读存储器查找表(ROM LUT)的地址输入，而后通过查表找到目标波形采样点，由ROM输出所需波形数据点的量化数据。对于我们的量子态读取系统，应通过合适的频率控制字设置使得NCO模块产生两路与目标比特读取腔频率同频但相位相差为π/2的正、余弦信号，以用于提供和原始采样信号进行I-Q两路混频的标准载波。
所述第二乘法器对应于I-Q也分两路，以其中一个乘法器为例，两个乘数的输入分别为原始信号和来自NCO生成的一路波形，其输出即为所述混频模块的输出。
请继续参考图2，在本实施例中，所述判别模块包括位置判别器以及状态判别器：所述位置判别器被配置为将所述解调信号代入所述态分类方程中，输出第一数值；所述位置判别器把解调模块的结果代入预先配置好的态分类方程中，输出是一个单个数值。假设参数准备阶段获得的态分类方程为ax+by+c＝0，其中，a、b、c为态分类方程的系数，x、y来自于解调模块的结果(I,Q)，则所述位置判别器运算后的数值输出为output＝aI+bQ+c。所述状态判别器被配置为基于所述第一数值，输出对应的所述量子态信息。所述状态判别器主要用来判断来自所述位置判别器数值结果的符号位，输出为1bit数据，非1即0，可分别对应于单量子比特的两个状态0态和1态。在本实施例中，所述量子态信息处理系统还可包括使能模块，所述使能模块被配置为基于所述量子态信息处理系统的工作时间，提供所述量子态信息处理系统中各个模块的使能信号。此模块主要负责选择所述量子态信息处理系统有效的工作起止时间。比如预先设定读取时间为1μs，则需要处理的数据段只跨越200个时钟周期，所述解调模块中累加器的使能信号就是由所述使能模块产生的。此外，NCO播放波形与测量信号波形的相位对齐问题，也需要所述使能模块通过设计合适的使能信号组，从而控制波形播放与运算起止时间点来协调。
进一步地，由于发明人还注意到在混频、滤波、积分等运算处理过程中均会对信号的位宽进行扩展以防止溢出，并且积分累加操作并未除以波形长度，位宽在经过几层乘法及累加后会超过50位，大量冗余的位数会不必要地占用许多额外计算资源。本申请提出的量子态信息处理系统还利用位宽控制模块基于二进制移位运算对所述解调信号进行截取以调整所述解调信号的位宽。截断不必要的数据位数，并统一处理各数据间的匹配问题，以确保输出正确的运算结果，节约了大量的计算资源。具体地，所述量子态信息处理系统还可包括位宽控制模块，所述位宽控制模块被配置为基于二进制移位运算对所述解调信号进行截取以调整所述解调信号的位宽。
基于同一发明构思，本实施例还提出一种量子测控系统，包括上述特征描述中任一项所述的量子态信息处理系统，所述量子态信息处理系统用于从量子比特的输出信息中获取相应的量子态信息。
基于同一发明构思，本实施例还提出一种量子计算机，包括上述特征描述中所述的量子测控系统。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种量子态信息处理系统，其特征在于，量子态信息包含在从量子比特上采集的模拟信号中，所述量子态信息处理系统包括：
采样模块，其被配置为对所述模拟信号进行采样处理，输出采样信号；
混频模块，其被配置为对所述采样信号进行混频处理，输出混频信号；
解调模块，其被配置为对所述混频信号进行解调处理，输出解调信号；
判别模块，其被配置为利用态分类方程对所述解调信号进行状态分类，输出对应的所述量子态信息，其中，所述态分类方程为预先配置用于区分不同的量子态。
2.如权利要求1所述的量子态信息处理系统，其特征在于，所述解调模块包括：
滤波器，其被配置为对所述混频信号进行滤波处理，输出滤波信号；
累加器，其被配置为对所述滤波信号按照所述滤波器的工作时间进行积分处理，输出所述解调信号。
3.如权利要求2所述的量子态信息处理系统，其特征在于，所述滤波器包括N个加法器，所述N个加法器分为若干个子组合，其中，每个子组合中的加法器同步执行加法操作。
4.如权利要求3所述的量子态信息处理系统，其特征在于，所述滤波器还包括第一乘法器，所述若干个子组合采用级联方式连接，所述滤波器的第一个子组合中包括
Figure FDA0003100947020000011
个所述加法器，所述第一个子组合的输入接收所述第一乘法器的输出，在级联中位于后一级的子组合的输入接收位于前一级的子组合的输出。
5.如权利要求1所述的量子态信息处理系统，其特征在于，所述混频模块包括：
数字控制振荡器，其被配置为输出本振信号；
第二乘法器，其被配置为对所述本振信号以及所述采样信号进行乘法处理，输出所述混频信号。
6.如权利要求1所述的量子态信息处理系统，其特征在于，所述判别模块包括：
位置判别器，其被配置为将所述解调信号代入所述态分类方程中，输出第一数值；
状态判别器，其被配置为基于所述第一数值，输出对应的所述量子态信息。
7.如权利要求1所述的量子态信息处理系统，其特征在于，所述量子态信息处理系统还包括：
使能模块，其被配置为基于所述量子态信息处理系统的工作时间，提供所述量子态信息处理系统中各个模块的使能信号。
8.如权利要求1所述的量子态信息处理系统，其特征在于，所述量子态信息处理系统还包括：
位宽控制模块，其被配置为基于二进制移位运算对所述解调信号进行截取以调整所述解调信号的位宽。
9.如权利要求1所述的量子态信息处理系统，其特征在于，所述采样模块包括ADC。
10.如权利要求1-9中任一项所述的量子态信息处理系统，其特征在于，所述采样模块、所述混频模块、所述解调模块以及所述判别模块通过FPGA、DSP或MCU实现。
11.一种量子测控系统，其特征在于，包括如权利要求1至10中任一项所述的量子态信息处理系统，所述量子态信息处理系统用于从量子比特的输出信息中获取相应的量子态信息。
12.一种量子计算机，其特征在于，包括如权利要求11所述的量子测控系统。
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