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CN115312454B - 半导体结构及其形成方法 - Google Patents

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CN115312454B CN202211237592.XA CN202211237592A CN115312454B CN 115312454 B CN115312454 B CN 115312454B CN 202211237592 A CN202211237592 A CN 202211237592A CN 115312454 B CN115312454 B CN 115312454B
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Abstract

本发明提供了一种半导体结构及其形成方法。该方法包括：提供半导体衬底，半导体衬底中设置有导线层，导线层具有裸露的位于半导体衬底的表面中的第一表面；在第一表面上形成导电连接部，导电连接部与第一表面接触设置；在第一表面上形成第一阻挡层，第一阻挡层覆盖导电连接部的侧壁，且第一阻挡层具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；在第一表面上形成第二阻挡层，第二阻挡层覆盖部分第一阻挡层远离导电连接部的侧壁，第二阻挡层具有沿着第一方向的第二高度，第二高度小于第一高度。通过形成第一阻挡层和位于第一阻挡层和导电连接部之间的第二阻挡层，使得器件能够承受高密度电流，避免产生漏电问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，具体而言，涉及一种半导体结构及其形成方法。
背景技术
半导体器件的特征尺寸(CD)进入深亚微米阶段后，制程线宽尺寸也不断缩小，为了得到更快的运算速度、更大的数据存储量以及更多的功能，则需要半导体器件的集成度不断提高，由此导致导线层的层数和密度不断增加，而不同导线层之间还具有阻挡层，使得导线层之间接触电阻的增大越见显著，从而带来信号传输延迟的问题。
目前，为了解决信号传输延迟的问题，采用将阻挡层变薄的方式，使得导线层之间的电阻减小，然而由于半导体器件的电流密度较大，在随着阻挡层的底部变薄的同时，金属间在经受高密度电流之后容易产生严重的漏电流问题，影响器件性能。
发明内容
本发明的主要目的在于提供一种半导体结构及其形成方法，以解决现有技术中导线层之间漏电的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种半导体结构的形成方法，包括以下步骤：提供半导体衬底，半导体衬底中设置有导线层，导线层具有裸露的位于半导体衬底的表面中的第一表面；在第一表面上形成导电连接部，导电连接部与第一表面接触设置；在第一表面上形成第一阻挡层，第一阻挡层覆盖导电连接部的侧壁，且第一阻挡层具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；在第一表面上形成第二阻挡层，第二阻挡层覆盖部分第一阻挡层远离导电连接部的侧壁，第二阻挡层具有沿着第一方向的第二高度，第二高度小于第一高度。
进一步地，形成第二阻挡层的步骤包括：在具有第一表面的半导体衬底的一侧形成第一绝缘介质层；刻蚀第一绝缘介质层，以形成贯穿至第一表面的第一凹槽，第一凹槽与第一表面连接；在第一绝缘介质层远离半导体衬底的一侧沉积第二阻挡层材料，以使第二阻挡层材料至少填满第一凹槽；刻蚀位于第一凹槽以外的第二阻挡层材料和位于第一凹槽中的部分的第二阻挡层材料，以使剩余的第二阻挡层材料位于第一凹槽的侧壁上，构成第二阻挡层。
进一步地，形成第一绝缘介质层的步骤包括：在具有第一表面的半导体衬底的一侧形成刻蚀停止层；在刻蚀停止层远离半导体衬底的一侧形成黏附层，用于增强刻蚀停止层和第一绝缘介质层之间的黏合性，刻蚀停止层和黏附层构成第一绝缘介质层。
进一步地，形成第一阻挡层的步骤包括：在第一绝缘介质层远离半导体衬底的一侧形成第二绝缘介质层，以使第二绝缘介质层覆盖第一绝缘介质层，并填满具有第二阻挡层的第一凹槽；刻蚀第二绝缘介质层，以形成第二凹槽，第二凹槽设置于第一凹槽中，且第二凹槽的部分侧壁与第二阻挡层连接；在第二绝缘介质层远离半导体衬底的一侧沉积第一阻挡层材料，以使第一阻挡层材料至少覆盖第二凹槽的底部和侧壁；刻蚀第二凹槽的底部和位于第二凹槽以外的部分第一阻挡层材料，以形成第一阻挡层。
进一步地，形成第二凹槽的步骤之前，形成第一阻挡层的步骤还包括：在第二绝缘介质层远离第一绝缘介质层的一侧形成第三绝缘介质层；依次刻蚀第三绝缘介质层和第二绝缘介质层，以形成第二凹槽。
进一步地，形成导电连接部的步骤包括：在第二凹槽中沉积导电材料层，以使导电材料层至少填满第二凹槽；采用化学机械研磨去除位于第二凹槽以外的导电材料层和第三绝缘介质层，剩余的导电材料层构成导电连接部。
进一步地，第一高度是第二高度的3倍~5倍。
根据本发明的另一方面，提供了半导体结构，包括：半导体衬底，半导体衬底中设置有导线层，导线层具有裸露的位于半导体衬底的表面中的第一表面；导电连接部，导电连接部与第一表面接触设置；第一阻挡层，设置于第一表面上，第一阻挡层覆盖导电连接部的侧壁，且第一阻挡层具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；第二阻挡层，设置于第一表面上，第一阻挡层覆盖部分第一阻挡层远离导电连接部的侧壁，第二阻挡层具有沿着第一方向的第二高度，第二高度小于第一高度。
进一步地，第二高度包括20nm~300nm。
进一步地，第二阻挡层具有沿着第二方向的第一厚度，第一厚度包括5nm~30nm，第二方向为平行于第一表面的方向。
应用本发明的技术方案，提供一种半导体结构的形成方法，包括以下步骤：提供半导体衬底，半导体衬底中设置有导线层，导线层具有裸露的位于半导体衬底的表面中的第一表面；在第一表面上形成导电连接部，导电连接部与第一表面接触设置；在第一表面上形成第一阻挡层，第一阻挡层覆盖导电连接部的侧壁，且第一阻挡层具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；在第一表面上形成第二阻挡层，第二阻挡层覆盖部分第一阻挡层远离导电连接部的侧壁，第二阻挡层具有沿着第一方向的第二高度，第二高度小于第一高度。现有技术中导电连接部和金属层之间设置有一层阻挡层，为了减小导电连接部和金属层之间的接触电阻，将导电连接部和金属层之间的阻挡层减薄，但是由于半导体器件的电流密度较大，在随着阻挡层的底部变薄的同时，金属间在经受高密度电流之后容易产生严重的漏电流问题，因此，相比于现有技术，本方案通过在导电连接部的侧壁形成第一阻挡层和位于第一阻挡层和导电连接部之间的第二阻挡层，使得器件能够承受高密度电流，避免产生严重的漏电问题，影响器件的性能，且形成的第二阻挡层的第二高度小于第一阻挡层的第一高度，不仅节省了工艺材料，而且工艺的可行性较高；另外由于导线层与导电连接部之间不具有第一阻挡层和第二阻挡层，因此能够大大降低导线层与导电连接部之间的接触电阻，进而降低具有该半导体结构的器件的电阻，并进一步改善器件的信号传输延迟现象。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了根据本发明实施例的一种半导体结构的形成方法中，提供的半导体衬底的剖面结构示意图；
图2示出了在图1所示的半导体衬底上形成第一绝缘介质层的剖面结构示意图；
图3示出了在图2所示的第一绝缘介质层中形成第一凹槽的剖面结构示意图；
图4示出了在图3所示的具有第一凹槽的半导体衬底的一侧沉积第二阻挡层材料的剖面结构示意图；
图5示出了在图4所示的第一凹槽中形成第二阻挡层的剖面结构示意图；
图6示出了在图5所示的第一绝缘介质层远离半导体衬底的一侧形成第二绝缘介质层和第三绝缘介质层的剖面结构示意图；
图7示出了在图6所示的第二绝缘介质层和第三绝缘介质层中形成第二凹槽的剖面示意图；
图8示出了在图7所示的具有第二凹槽的半导体衬底的一侧沉积第一阻挡层材料的剖面结构示意图；
图9示出了在图8所示的第二凹槽中形成第一阻挡层的剖面结构示意图；
图10示出了在图9所示的第二凹槽中沉积导电材料层的剖面结构示意图；
图11示出了研磨图10所示的导电材料层，以形成导电连接部的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、半导体衬底；101、导线层；102、阻挡层；20、第一绝缘介质层；201、刻蚀停止层；202、黏附层；30、第一凹槽；40、第二阻挡层材料；50、第二阻挡层；60、第二绝缘介质层；70、第三绝缘介质层；80、第二凹槽；90、第一阻挡层材料；100、第一阻挡层；110、导电材料层；120、导电连接部。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所提到的，随着在半导体器件的特征尺寸进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体器件的集成度相应地不断提高，半导体器件的特征尺寸也不段缩小，且由于金属互联结构中不同金属层之间存在阻挡层，因此使得金属互连结构中的金属层之间的接触电阻的越见显著，从而带来信号传输延迟的问题。为此，现有技术中采用减小金属层之间的阻挡层以减小金属层之间的接触电阻，然而，随着阻挡层的减小，半导体器件中的电流密度变大，使得金属间在经受高密度电流之后容易产生严重的漏电流问题，进而影响器件的性能。
为了解决上述技术问题，本申请的发明人提出一种半导体结构的形成方法，包括以下步骤：提供半导体衬底，半导体衬底中设置有导线层，导线层具有裸露的位于半导体衬底的表面中的第一表面；在第一表面上形成导电连接部，导电连接部与第一表面接触设置；在第一表面上形成第一阻挡层，第一阻挡层覆盖导电连接部的侧壁，且第一阻挡层具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；在第一表面上形成第二阻挡层，第二阻挡层覆盖部分第一阻挡层远离导电连接部的侧壁，第二阻挡层具有沿着第一方向的第二高度，第二高度小于第一高度。
与现有技术相比，现有技术中导电连接部和金属层之间设置有一层阻挡层，为了减小导电连接部和金属层之间的接触电阻，将导电连接部和金属层之间的阻挡层减薄，但是由于半导体器件的电流密度较大，在随着阻挡层的底部变薄的同时，金属间在经受高密度电流之后容易产生严重的漏电流问题，因此，本方案采用上述形成方法，通过在导电连接部的侧壁形成第一阻挡层和位于第一阻挡层和导电连接部之间的第二阻挡层，使得器件能够承受高密度电流，避免产生严重的漏电问题，影响器件的性能，且形成的第二阻挡层的第二高度小于第一阻挡层的第一高度，不仅节省了工艺材料，而且工艺的可行性较高；另外由于导线层与导电连接部之间不具有第一阻挡层和第二阻挡层，因此能够大大降低导线层与导电连接部之间的接触电阻，进而降低具有该半导体结构的器件的电阻，并进一步改善器件的信号传输延迟现象。
下面将更详细地描述根据本发明提供的半导体结构的形成方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，如图1所示，提供半导体衬底10，且上述半导体衬底10中设置有导线层101，该导线层101还具有裸露的位于半导体衬底10的表面中的第一表面。进一步地，位于上述半导体衬底10中的导线层101的侧壁和底面还设置有阻挡层102，该阻挡层102用于防止形成导线层101的材料的扩散。
在一些可选的实施方式中，在位于半导体衬底10中的导线层101的第一表面上形成第二阻挡层50。其中，形成第二阻挡层50的步骤包括：在具有第一表面的半导体衬底10的一侧形成第一绝缘介质层20，如图2所示；刻蚀第一绝缘介质层20，以形成贯穿至第一表面的第一凹槽30，第一凹槽30与第一表面连接，如图3所示；在第一绝缘介质层20远离半导体衬底10的一侧沉积第二阻挡层材料40，以使第二阻挡层材料40至少填满第一凹槽30，如图4所示；刻蚀位于第一凹槽30以外的第二阻挡层材料40和位于第一凹槽30中的部分的第二阻挡层材料40，以使剩余的第二阻挡层材料40位于第一凹槽30的侧壁上，构成第二阻挡层50，如图5所示。
具体地，形成上述第一凹槽30的步骤可以包括：首先在具有第一表面的半导体衬底10的一侧形成第一绝缘介质层20，然后采用在上述第一绝缘介质层20远离半导体衬底10的一侧设置掩膜板，根据掩膜板的图形光刻并蚀刻上述第一绝缘介质层20，在第一绝缘介质层20中形成第一凹槽30，该第一凹槽30位于第一表面中，并与该第一表面连接设置；或在上述第一绝缘介质层20远离半导体衬底10的一侧沉积抗蚀剂，并曝光形成抗蚀剂图形，将该抗蚀剂图形作为掩膜图形，进而通过刻蚀选择性地去除位于半导体衬底10上的部分第一绝缘介质层20，形成于第一表面连接的第一凹槽30。
在一些可选的实施方式中，上述第一绝缘介质层20包括两层绝缘材料层，如图2所示。其中，形成第一绝缘介质层20的步骤包括：在具有第一表面的半导体衬底10的一侧形成刻蚀停止层201；在刻蚀停止层201远离半导体衬底10的一侧形成黏附层202，用于增强刻蚀停止层201和第一绝缘介质层20之间的黏合度，刻蚀停止层201和黏附层202构成第一绝缘介质层20。
上述实施方式中，刻蚀停止层201的材料可以是氮化硅或硅碳氮，用做刻蚀上述第一凹槽30的刻蚀停止层201，以避免刻蚀第一凹槽30过程中对半导体衬底10中的导线层101造成损伤；黏附层202的材料可以是正硅酸四乙酯，用做增强刻蚀停止层201和第一绝缘介质层20之间的黏合度。
上述实施方式中，对第一绝缘介质层20进行光刻刻蚀形成第一凹槽30，该第一凹槽30与第一表面连接，如图3所示。形成第一凹槽30的结构之后，如图4所示，在上述绝缘介质层远离半导体衬底10的一侧沉积第二阻挡层材料40，该第二阻挡层材料40至少填满第一凹槽30，进一步地，第二阻挡层材料40可以覆盖在剩余的第一绝缘介质层20远离半导体衬底10的一侧表面上。该实施方式中，由于上述第二阻挡层材料40填满第一凹槽30，因此为了在上述第一凹槽30中形成第二阻挡层50，可以采用等离子刻蚀的方法去除位于上述第一凹槽30以外的第二阻挡层材料40，以及位于上述第一凹槽30中的部分第二阻挡层材料40，以使位于第一凹槽30中的剩余的部分第二阻挡层材料40覆盖在上述第一凹槽30的侧壁，以形成第二阻挡层50，如图5所示。
上述第二阻挡层材料40包括但不限于TaN/TA/TiN，本领域技术人员可以根据实际需要进行合理选取，本申请不做具体限定。另外，上述第二阻挡层50可以通过溅射、化学气相沉积、物理气相沉积、等离子蒸汽沉积工艺、溅镀、电镀或蒸镀中的一种方式制作形成。
在一些可选的实施方式中，在第一表面上形成第一阻挡层100，以使上述第二阻挡层50位于第一阻挡层100和第一凹槽30的侧壁之间。其中，形成第一阻挡层100的步骤包括：在第一绝缘介质层20远离半导体衬底10的一侧形成第二绝缘介质层60，以使第二绝缘介质层60覆盖第一绝缘介质层20，并填满具有第二阻挡层50的第一凹槽30，如图6所示；刻蚀第二绝缘介质层60，以形成第二凹槽80，第二凹槽80设置于第一凹槽30中，且第二凹槽80的部分侧壁与第二阻挡层50连接，如图7所示；在第二绝缘介质层60远离半导体衬底10的一侧沉积第一阻挡层材料90，以使第一阻挡层材料90至少覆盖第二凹槽80的底部和侧壁，如图8所示；刻蚀第二凹槽80的底部和位于第二凹槽80以外的部分第一阻挡层材料90，以形成第一阻挡层100，如图9所示。
上述实施方式中，由于在上述第一凹槽30中形成有第二阻挡层50，因此具有上述第二阻挡层50的第一凹槽30的开口小于原来的没有形成第二阻挡层50的第一凹槽30的开口。在此基础上，在上述第一绝缘介质层20远离半导体衬底10的一侧形成第二绝缘介质层60，以使上述第二绝缘介质层60至少填满具有第二阻挡层50的上述第一凹槽30，进一步地，上述第二绝缘介质层60还覆盖在上述第一绝缘介质层20远离半导体衬底10的一侧表面，如图6所示。
上述实施方式中，通过在第一绝缘介质层20远离半导体衬底10的一侧形成第二绝缘介质层60，以实现通过刻蚀上述第二绝缘介质层60形成第二凹槽80的目的，该第二凹槽80贯穿上述第二绝缘介质层60，令该第二凹槽80位于具有第二阻挡层50的第一凹槽30中，且该第二凹槽80的底部与第一表面接触设置，进而在上述第二凹槽80中沉积第一阻挡层材料90，以使第一阻挡层材料90覆盖上述第二凹槽80的侧壁，形成第一阻挡层100。
在一些可选的实施方式中，形成第二凹槽80的步骤中，在第二绝缘介质层60远离第一绝缘介质层20的一侧形成第三绝缘介质层70，如图6所示；依次刻蚀第三绝缘介质层70和第二绝缘介质层60，以形成第二凹槽80，如图7所示。
上述实施方式中，为了形成表面平坦的导电连接部120，该实施方式中，在第二绝缘介质层60远离半导体衬底10的一侧形成第三绝缘介质层70，进一步地，上述第三绝缘介质层70可以包括沿着远离半导体衬底10的方向层叠设置的第一子绝缘介质层和第二子绝缘介质层，用于后续平坦化填充至第二凹槽80中的导电材料的牺牲层，从而形成导电连接部120，该导电连接部120与上述第一表面接触，且上述第一阻挡层100设置于导电连接部120的侧壁。其中，上述第一子绝缘介质层的材料可以是氮化硅或硅碳氮，用做去除多余材料以形成导电连接部120的停止层；上述第二子绝缘介质层的材料可以是正硅酸四乙酯，该第二子绝缘介质层可以用做掩膜层，以实现根据该掩膜层刻蚀形成上述第二凹槽80的目的。
上述实施方式中，在第二凹槽80中沉积第一阻挡层材料90，如图8所示，以使第一阻挡层材料90覆盖上述第二凹槽80的底部和侧壁，进而为了使得上述该半导体结构中导线层101与导电连接部120之间的接触电阻较小，采用光刻及刻蚀工艺去除位于第二凹槽80底部的第一阻挡层材料90以及位于第二凹槽80以外的第一阻挡层材料90，保留位于第二凹槽80侧壁的第一阻挡层材料90，以形成第一阻挡层100，如图9所示。
上述第一阻挡层材料90包括但不限于TaN/TA/TiN，本领域技术人员可以根据实际需要进行合理选取，本申请不做具体限定。另外，上述第一阻挡层100可以通过溅射、化学气相沉积、物理气相沉积、等离子蒸汽沉积工艺、溅镀、电镀或蒸镀中的一种形成。
在一些可选的实施方式中，形成导电连接部120的步骤包括：在第二凹槽80中沉积导电材料层110，以使导电材料层110至少填满第二凹槽80，如图10所示；采用化学机械研磨去除位于第二凹槽80以外的导电材料层110的部分导电材料和第三绝缘介质层70，导电材料层110剩余的导电材料构成导电连接部120，如图11所示。
上述实施方式中，为了形成与半导体衬底10中的导线层101连接的导电连接部120，在上述第二凹槽80中可以采用溅射、化学气相沉积、物理气相沉积、等离子蒸汽沉积工艺、溅镀、电镀或蒸镀中的一种形成上述导电材料层110，以使上述导电材料层110至少填满形成有第一阻挡层100的第二凹槽80，进一步地，为了使得填满上述第二凹槽80的导电材料表面更加平整，上述形成导电材料层110的导电材料还覆盖在第三绝缘介质层70的表面上，进而采用化学机械研磨去除第三绝缘介质层70以及位于第三绝缘介质层70上的导电材料，保留位于第二凹槽80中的导电材料，以形成上述导电连接部120。
在一些可选的实施方式中，第一高度是第二高度的3倍~5倍。上述高度的比例关系，不仅能够使形成的第二阻挡层50有效改善半导体结构的漏电问题，还节省了工艺材料，且由于第一凹槽30中的第二阻挡层材料40较薄，又大大增加了工艺的可行性。
示例性地，形成上述第二阻挡层50对应的第一凹槽30的深度采用50nm~300nm，得到第二高度为20nm~300nm的第二阻挡层50；对应地，形成的第一阻挡层100的第一高度为1000nm~90000nm。该实施方式中，通过形成一定高度的第一凹槽30，进而采用第二阻挡层材料40填满第一凹槽30，再通过光刻和刻蚀，以去除位于第一凹槽30底部的第二阻挡材料，形成第二阻挡层50；然后通过沉积第二绝缘介质层60，并刻蚀该第二绝缘介质层60，以形成第二凹槽80，然后通过沉积工艺在第二凹槽80的侧壁形成第一阻挡层100，形成的第一阻挡层100的第一高度为第二阻挡层50的第二高度的3倍~5倍。
根据本发明的另一方面，本申请的发明人还提出一种半导体结构，如图11所示，包括：半导体衬底10，半导体衬底10中设置有导线层101，导线层101具有裸露的位于半导体衬底10的表面中的第一表面；导电连接部120，导电连接部120与所第一表面接触设置；第一阻挡层100，设置于第一表面上，第一阻挡层100覆盖导电连接部120的侧壁，且第一阻挡层100具有沿着第一方向的第一高度，第一方向为远离第一表面的方向；第二阻挡层50，设置于第一表面上，第一阻挡层100覆盖部分第一阻挡层100远离导电连接部120的侧壁，第二阻挡层50具有沿着第一方向的第二高度，第二高度小于第一高度。
采用本发明的上述结构，通过在导电连接部120的侧壁设置第一阻挡层100和第二阻挡层50，使得器件能够承受高密度电流，避免产生严重的漏电问题，影响器件的性能，且由于第二阻挡层50的高度较低，因此节省了工艺材料，且降低了工艺难度，另外由于导线层101与导电连接部120之间也不具有第一阻挡层100和第二阻挡层50，因此能够大大降低导线层101与导电连接部120之间的接触电阻，进而降低具有该半导体结构的器件的电阻，进一步改善器件的信号传输延迟现象。
在一些可选的实施方式中，第二高度包括20nm~300nm。
上述实施方式中，由于在第一阻挡层100远离导电连接部120的一侧设置第二阻挡层50之后，第二阻挡层50能够有效防止该半导体结构的导线层101之间发生漏电现象，且为了避免工艺材料的浪费，该实施方式中，将上述第二阻挡层50的第二高度设置在20nm~300nm，以使该第二阻挡层50能够改善上述半导体结构的漏电现象。
在一些可选的实施方式中，第二阻挡层50具有沿着第二方向的第一厚度，第一厚度包括5nm~30nm，第二方向为平行于第一表面的方向。
由于第一阻挡层100和第二阻挡层50的厚度对半导体结构的漏电现象和接触电阻阻值都有一定的影响，因此，上述实施方式中，将第一阻挡层100和第二阻挡层50的厚度采用5nm~30nm，以能够实现半导体结构的防止漏电和控制导线层101之间的接触电阻较小的平衡处理。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
与现有技术相比，现有技术中导电连接部和金属层之间设置有一层阻挡层，为了减小导电连接部和金属层之间的接触电阻，将导电连接部和金属层之间的阻挡层减薄，但是由于半导体器件的电流密度较大，在随着阻挡层的底部变薄的同时，金属间在经受高密度电流之后容易产生严重的漏电流问题，因此，本方案采用的上述方法中，通过在导电连接部的侧壁形成第一阻挡层和位于第一阻挡层和导电连接部之间的第二阻挡层，使得器件能够承受高密度电流，避免产生严重的漏电问题，影响器件的性能。且形成的第二阻挡层的第二高度小于第一阻挡层的第一高度，不仅节省了工艺材料，而且工艺的可行性较高；另外由于导线层与导电连接部之间也不具有第一阻挡层和第二阻挡层，因此能够大大降低导线层与导电连接部之间的接触电阻，进而降低具有该半导体结构的器件的电阻，进一步改善器件的信号传输延迟现象。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底中设置有导线层，所述导线层具有裸露的位于所述半导体衬底的表面中的第一表面；
在所述第一表面上形成导电连接部，所述导电连接部与所述第一表面接触设置；
在所述第一表面上形成第一阻挡层，所述第一阻挡层覆盖所述导电连接部的侧壁，且所述第一阻挡层具有沿着第一方向的第一高度，所述第一方向为远离所述第一表面的方向；
在所述第一表面上形成第二阻挡层，所述第二阻挡层覆盖部分所述第一阻挡层远离所述导电连接部的侧壁，所述第二阻挡层具有沿着所述第一方向的第二高度，所述第二高度小于所述第一高度；
形成所述第二阻挡层的步骤包括：
在具有所述第一表面的所述半导体衬底的一侧形成第一绝缘介质层；
刻蚀所述第一绝缘介质层，以形成贯穿至所述第一表面的第一凹槽，所述第一凹槽与所述第一表面连接；
在所述第一绝缘介质层远离所述半导体衬底的一侧沉积第二阻挡层材料，以使所述第二阻挡层材料至少填满所述第一凹槽；
刻蚀位于所述第一凹槽以外的所述第二阻挡层材料和位于所述第一凹槽中的部分所述第二阻挡层材料，以使剩余的所述第二阻挡层材料位于所述第一凹槽的侧壁上，构成所述第二阻挡层；
形成所述第一绝缘介质层的步骤包括：
在具有所述第一表面的所述半导体衬底的一侧形成刻蚀停止层；
在所述刻蚀停止层远离所述半导体衬底的一侧形成黏附层，所述刻蚀停止层和所述黏附层构成所述第一绝缘介质层，
形成所述第一阻挡层的步骤包括：
在所述第一绝缘介质层远离所述半导体衬底的一侧形成第二绝缘介质层，以使所述第二绝缘介质层覆盖所述第一绝缘介质层，并填满具有所述第二阻挡层的所述第一凹槽，所述黏附层用于增强所述刻蚀停止层和所述第二绝缘介质层之间的黏合性；
在所述第二绝缘介质层远离所述第一绝缘介质层的一侧形成第三绝缘介质层；
依次刻蚀所述第三绝缘介质层和所述第二绝缘介质层，以形成第二凹槽，所述第二凹槽设置于所述第一凹槽中，且所述第二凹槽的部分侧壁与所述第二阻挡层连接；
在所述第二绝缘介质层远离所述半导体衬底的一侧沉积第一阻挡层材料，以使所述第一阻挡层材料至少覆盖所述第二凹槽的底部和侧壁；
刻蚀所述第二凹槽的底部和位于所述第二凹槽以外的部分所述第一阻挡层材料，以形成所述第一阻挡层，
所述第三绝缘介质层包括沿着远离所述半导体衬底的方向层叠设置的第一子绝缘介质层和第二子绝缘介质层，所述第一子绝缘介质层用做去除多余材料以形成所述导电连接部的停止层，所述第二子绝缘介质层用做掩膜层，根据所述掩膜层刻蚀形成所述第二凹槽。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述导电连接部的步骤包括：
在所述第二凹槽中沉积导电材料层，以使所述导电材料层至少填满所述第二凹槽；
采用化学机械研磨去除位于所述第二凹槽以外的所述导电材料层和所述第三绝缘介质层，剩余的所述导电材料层构成所述导电连接部。
3.根据权利要求1至2中任一项所述的半导体结构的形成方法，其特征在于，所述第一高度是所述第二高度的3倍~5倍。
4.一种半导体结构，其特征在于，由权利要求1至3中任一项所述的形成方法得到，所述半导体结构包括：
半导体衬底，所述半导体衬底中设置有导线层，所述导线层具有裸露的位于所述半导体衬底的表面中的第一表面；
导电连接部，所述导电连接部与所述第一表面接触设置；
第一阻挡层，设置于所述第一表面上，所述第一阻挡层覆盖所述导电连接部的侧壁，且所述第一阻挡层具有沿着第一方向的第一高度，所述第一方向为远离所述第一表面的方向；
第二阻挡层，设置于所述第一表面上，所述第一阻挡层覆盖部分所述第一阻挡层远离所述导电连接部的侧壁，所述第二阻挡层具有沿着所述第一方向的第二高度，所述第二高度小于所述第一高度。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二高度包括20nm~300nm。
6.根据权利要求4所述的半导体结构，其特征在于，所述第二阻挡层具有沿着第二方向的第一厚度，所述第一厚度包括5nm~30nm，所述第二方向为平行于所述第一表面的方向。
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