KR100812298B1 - 엠아이엠 캐패시터 형성방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 97
- 239000002184 metal Substances 0.000 title claims abstract description 97
- 239000003990 capacitor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000010410 layer Substances 0.000 claims abstract description 113
- 239000011229 interlayer Substances 0.000 claims abstract description 72
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 8
- 238000005498 polishing Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L28/40—
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로,
기판 상부면에 구비된 제1하부금속배선층, 유전체막 및 제2하부금속배선층을 패터닝하여 하부금속배선과 아날로그 커패시터를 형성한 다음, 상기 기판 상부면에 제1층간절연막을 형성한 다음, 제1층간절연막을 식각하여 하부금속배선을 노출시키는 제1비아콘택홀을 형성한 다음, 제1비아콘택홀을 매립하는 제1금속매립층을 제1층간절연막의 상부면에 형성한 다음, 제1층간절연막을 식각장벽으로하여 제1금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)한 다음, 제1비아콘택홀의 상부에 금속층을 형성한 다음, 금속층 및 제1층간절연막의 상부면에 제2층간절연막을 형성한 다음, 금속층의 상부면을 노출시키기 위하여 제2층간절연막을 식각하여 제2비아콘택홀을 형성함과 동시에 아날로그 커패시터의 상부면을 노출시키기 위하여 제2층간절연막 및 제1층간절연막을 식각하여 제2비아콘택홀보다 넓고 깊은 제1비아콘택플러그를 형성한 다음, 제1비아콘택플러그 및 제2비아콘택홀을 매립하는 제2금속매립층을 제2층간절연막의 상부면에 형성한 다음, 제2층간절연막을 식각장벽으로하여 제2금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)한 다음, 제1비아콘택플러그 및 제2비아콘택홀의 상부에 상부금속층을 형성하여 MIM 캐패시터를 형성함으로써 단차에 따른 문제점을 해결하고 소자의 제조공정을 단순화시켜 소자의 특성 및 신뢰성을 향상시키고 그에 따른 생산성 및 수율을 향상시킬 수 있는 기술이다.
Description
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
50 : 반도체기판 61 : 제1하부금속배선층
63 : 유전체막
65 : 제2하부금속배선층 67 : 제1감광막패턴
68 : 하부금속배선 70 : 아날로그 커패시터
69 : 제1층간절연막 71 : 제1비아콘택홀
77 : 제2비아콘택홀 78 : 제1비아콘택플러그
63 : 유전체막
65 : 제2하부금속배선층 67 : 제1감광막패턴
68 : 하부금속배선 70 : 아날로그 커패시터
69 : 제1층간절연막 71 : 제1비아콘택홀
77 : 제2비아콘택홀 78 : 제1비아콘택플러그
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본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정중 다층 금속배선 ( multi-layer metalization )을 만드는 공정을 진행하는 도중에 금속-부도체-금속 ( MIM, metal-insulator-metal 또는 tungsten-insulator-tungsten ) 구조를 갖는 아날로그 캐패시터를 형성하는 기술에 관한 것이다.
현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 층간절연막을 형성하고 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 층간절연막을 평탄화식각한다.
그러나, 상기 평탄화식각공정시 단차가 높은 부분의 층간절연막 두께가 얇아지게 되어 비아 콘택 공정시 하부층의 손상될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(10) 상부에 엠아이엠 캐패시터를 형성하기 위해 하부 산화막 상부에 하부금속배선층(21)/유전체막(23)/상부금속층(25)의 적층구조를 형성한다.
이때, 상기 하부금속배선층(21)은 제1 Ti/TiN 막, 알루미늄 및 제2 Ti/TiN 막 적층구조로 형성된 것이다.
그리고, 상기 유전체막(23)은 실리콘산화질화막으로 형성하고, 상기 상부금속층(25)은 Ti/TiN 막으로 형성한 것이다.
도 1b를 참조하면, 상기 상부금속층(25) 상부에 제1감광막패턴(27)을 형성한다.
이때, 상기 제1감광막패턴(27)은 아날로그 캐패시터의 상부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
상기 제1감광막패턴(27)을 마스크로 하여 상기 상부금속층(25)과 유전체막(23)을 식각한다.
도 1c를 참조하면, 전체표면상부에 제2감광막패턴(29)을 형성한다. 이때, 상기 제2감광막패턴(29)은 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
상기 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 식각공정으로 상기 하부금속배선층(21)을 식각하여 하부 금속배선(30) 및 아날로그 캐패시터(28)를 형성한다.
도 1d를 참조하면, 전체표면상부를 평탄화시키는 층간절연막(31)을 형성한다.
그러나, 상기 아날로그 캐패시터(28)로 인한 단차 때문에 평탄화식각공정인 CMP 공정을 하고 나면 아날로그 캐패시터(28) 상부에 있는 층간절연막(31)과 하부금속배선층(30) 상부에 있는 층간절연막(31) 간에 두께 차이가 발생한다. 즉, 아날로그 캐피시터(28) 상부의 층간절연막(31)의 두께가 금속배선층(30) 상부에 있는 층간절연막(31)의 두께보다 더 얇다.
상기 층간절연막(31) 상부에 제3감광막패턴(미도시함)을 형성한다. 이때, 상기 제3감광막패턴은 금속배선 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
상기 제3감광막패턴을 마스크로 하여 상기 층간절연막(31)을 식각함으로써 상기 하부금속배선층(30) 및 아날로그 캐패시터(28)의 상부전극을 노출시키는 콘택홀(33)을 형성한다. 이때, 상기 콘택홀(33)은 비아콘택홀이라 한다.
그러나, 상기 콘택홀(33)의 형성시 아날로그 캐패시터(28) 상부의 상기 층간절연막(31)은 두께가 얇은 반면, 하부슴속배선층(30) 상부의 상기 층간절연막(31)은 두께가 상대적으로 더 두껍기 때문에 동일한 식각비로 상기 층간절연막(31)을 식각할 경우 상기 두께 차이로 인하여 상기 아날로그 캐패시터(28) 일부분이 손상되는 문제점이 있다.
후속공정으로 상기 콘택홀(33)을 매립하는 상부금속배선층(도시안됨)을 형성한다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 아날로그 캐패시터의 비아콘택 공정을 단순화시키고 아날로그 캐패시터의 단차로 인한 입게 될 손상의 발생을 방지하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시켜 반도체소자의 고집적화를 가능하게 하는 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,
기판 상부면에 구비된 제1하부금속배선층, 유전체막 및 제2하부금속배선층을 패터닝하여 하부금속배선과 아날로그 커패시터를 형성하는 공정과,
상기 기판 상부면에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막을 식각하여 하부금속배선을 노출시키는 제1비아콘택홀을 형성하는 공정과,
상기 제1비아콘택홀을 매립하는 제1금속매립층을 상기 제1층간절연막의 상부면에 형성하는 공정과,
상기 제1층간절연막을 식각장벽으로하여 상기 제1금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,
상기 제1비아콘택홀의 상부에 금속층을 형성하는 공정과,
상기 금속층 및 상기 제1층간절연막의 상부면에 제2층간절연막을 형성하는 공정과,
상기 금속층의 상부면을 노출시키기 위하여 상기 제2층간절연막을 식각하여 제2비아콘택홀을 형성함과 동시에 상기 아날로그 커패시터의 상부면을 노출시키기 위하여 상기 제2층간절연막 및 상기 제1층간절연막을 식각하여 상기 제2비아콘택홀보다 넓고 깊은 제1비아콘택플러그를 형성하는 공정과,
상기 제1비아콘택플러그 및 상기 제2비아콘택홀을 매립하는 제2금속매립층을 상기 제2층간절연막의 상부면에 형성하는 공정과,
상기 제2층간절연막을 식각장벽으로하여 상기 제2금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,
상기 제1비아콘택플러그 및 상기 제2비아콘택홀의 상부에 상부금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.
기판 상부면에 구비된 제1하부금속배선층, 유전체막 및 제2하부금속배선층을 패터닝하여 하부금속배선과 아날로그 커패시터를 형성하는 공정과,
상기 기판 상부면에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막을 식각하여 하부금속배선을 노출시키는 제1비아콘택홀을 형성하는 공정과,
상기 제1비아콘택홀을 매립하는 제1금속매립층을 상기 제1층간절연막의 상부면에 형성하는 공정과,
상기 제1층간절연막을 식각장벽으로하여 상기 제1금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,
상기 제1비아콘택홀의 상부에 금속층을 형성하는 공정과,
상기 금속층 및 상기 제1층간절연막의 상부면에 제2층간절연막을 형성하는 공정과,
상기 금속층의 상부면을 노출시키기 위하여 상기 제2층간절연막을 식각하여 제2비아콘택홀을 형성함과 동시에 상기 아날로그 커패시터의 상부면을 노출시키기 위하여 상기 제2층간절연막 및 상기 제1층간절연막을 식각하여 상기 제2비아콘택홀보다 넓고 깊은 제1비아콘택플러그를 형성하는 공정과,
상기 제1비아콘택플러그 및 상기 제2비아콘택홀을 매립하는 제2금속매립층을 상기 제2층간절연막의 상부면에 형성하는 공정과,
상기 제2층간절연막을 식각장벽으로하여 상기 제2금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,
상기 제1비아콘택플러그 및 상기 제2비아콘택홀의 상부에 상부금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
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도 2a 내지 도 2d 는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 기판(50) 상부면에 제1하부금속배선층(61), 유전체막(63) 및 제2하부금속배선층(65)을 형성한다. 이때, 유전체막(63)은 실리콘질화막, 실리콘산화질화막 등으로 형성될 수 있다.
이때, 상기 제1하부금속배선층(61)은 200 - 600 Å 의 제1 Ti/TiN 막, 4000 - 5000 Å 의 하부 금속층 및 300 - 700 Å 의 제2 Ti/TiN 막의 적층구조로 형성된 것이다.
여기서, 상기 제1 Ti/TiN에서 Ti 는 접착막이고 TiN 은 확산방지막이다. 그리고, 상기 하부 금속층은 알루미늄으로 형성한다. 그리고, 상기 제2 Ti/TiN에서 Ti 는 접착막이고 TiN 은 반사방지막이다.
도 2b를 참조하면, 상기 제2하부금속배선층(65)의 상부면에 제1감광막패턴(67)을 형성한다. 이때, 상기 제1감광막패턴(67)은 아날로그 캐패시터(70)와 하부금속배선(68)으로 패턴을 분리할 수 있는 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
상기 제1감광막패턴(67)을 마스크로 하여 상기 제1하부금속배선층(61), 유전체막(63) 및 제2하부금속배선층(65)을 식각하고 상기 제1감광막패턴(67)을 제거함으로써 하부금속배선(68)과 아날로그 캐패시터(70)의 하부전극(70a)을 형성한다.
도 2c를 참조하면, 기판(50)의 상부면에 제1층간절연막(69)을 형성한다.
상기 제1층간절연막(69) 상부에 제2감광막패턴(미도시함)을 형성한다.
이때, 상기 제2감광막패턴은 상기 하부금속배선(68)을 노출시킬 수 있는 비아 콘택 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 상기 하부금속배선(68)을 노출시킬 수 있도록 디자인된 비아 콘택마스크를 이용하여 실시한 것이다.
상기 제2감광막패턴을 마스크로 하는 식각공정으로 제1층간절연막(69)를 식각하여 제1비아콘택홀(71)을 형성한다.
이때, 상기 제1비아콘택홀(71)은 상기 하부금속배선(68)을 노출시키는 콘택홀을 말한다.
일 실시예로서, 상기 제1층간절연막(69)의 식각공정은 CxFy 플라즈마를 이용하여 실시될 수 있다.
일 실시예로서, 상기 제1층간절연막(69)의 식각공정은 CxFy 플라즈마를 이용하여 실시될 수 있다.
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상기 제1비아콘택홀(71)을 완전히 매립할 수 있도록 제1금속매립층(미도시)를 제1층간절연막(69)의 상부면에 형성한다.
제1층간절연막(69)를 식각장벽으로 하는 화학기계적연마공정(CMP;Chemical Mechanical Polishing)을 수행하여 제1층간절연막(69)의 상부면을 노출시킨다.
노출된 제1층간절연막(69)의 상부면에 금속층(73)을 형성한다.
이때, 금속층(73)은 화학 기상 증착(CVD) 방법, 전기분해방법 등으로 형성한 후 사진식각하여 형성될 수 있다. 금속층(73)은 알루미늄, 텅스텐, 구리 등을 포함할 수 있다.
제1층간절연막(69)를 식각장벽으로 하는 화학기계적연마공정(CMP;Chemical Mechanical Polishing)을 수행하여 제1층간절연막(69)의 상부면을 노출시킨다.
노출된 제1층간절연막(69)의 상부면에 금속층(73)을 형성한다.
이때, 금속층(73)은 화학 기상 증착(CVD) 방법, 전기분해방법 등으로 형성한 후 사진식각하여 형성될 수 있다. 금속층(73)은 알루미늄, 텅스텐, 구리 등을 포함할 수 있다.
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도 2d를 참조하면, 제1층간절연막(69) 및 금속층(73)의 상부면에 제2층간절연막(75)을 형성한다.
이때, 제1층간절연막 및 제2층간절연막(75)이 동일한 식각비(etch rate)로 식각될 수 있도록 하기 위하여, 제2층간절연막(75)은 제1층간절연막(69)와 실질적으로 동일한 물질로 형성될 수 있다.
다음, 통상의 사진 식각 공정으로 제1비아콘택플러그(78) 및 제2비아콘택홀(77)을 형성한다. 제1비아콘택플러그(78) 및 제2비아콘택홀(77)를 동일한 식각비(etch rate)로 동시에 식각을 하여 형성하면서도 제1비아콘택플러그(78)가 아날로그 커패시터(70)의 상부면을 노출시키도록 하기 위해서는 제1비아콘택플러그(78)의 깊이가 제2비아콘택홀(77)의 깊이보다 깊어야 한다.
따라서 제1비아콘택플러그(78)의 폭이 제2비아콘택홀(77)의 폭보다 크도록 하여 식각하면, 제1비아콘택플러그(78)는 제2층간절연막(75) 및 제1층간절연막(69)의 일부를 식각하여 아날로그 커패시터(70)의 상부면을 노출시키도록 형성되는 동안, 제2비아콘택홀(77)은 제2층간절연막(75)만을 식각하여 금속층(73)의 상부면을 노출시키도록 형성된다.
제1비아콘택플러그(78) 및 제2비아콘택홀(77)을 완전히 매립하도록 제2금속매립층(미도시)를 제2층간절연막(75)의 상부면에 형성한다.
제2층간절연막(75)를 식각장벽으로 하는 화학기계적연마공정(CMP;Chemical Mechanical Polishing)을 수행하여 제2층간절연막(75)의 상부면을 노출시킨다.
노출된 제2층간절연막(75)의 상부면에 상부 금속 배선(80) 및 상부 금속층(79)을 형성한다. 상부 금속 배선(80) 및 상부 금속층(79)은 화학 기상 증착(CVD) 방법, 전기분해방법 등으로 형성한 후 사진식각하여 형성될 수 있다. 상부 금속 배선(80) 및 상부 금속층(79)은 알루미늄, 텅스텐, 구리 등을 포함할 수 있다.
도 1d를 참조하면 종래에는 층간절연막(31)을 식각하여 콘택홀(33)을 형성하면서 아날로그 커패시터(28)의 상부면을 노출시켰기 때문에 아날로그 커패시터(28)의 단차로 인하여 아날로그 커패시터(28)가 손상되는 문제점이 있었으나, 도 2d를 참조하면 제2층간절연막(75) 및 제1층간절연막(69)를 동시에 식각하여 제1비아콘택플러그(78)을 형성함으로써 아날로그 커패시터(70)의 상부면을 노출시키기 때문에 아날로그 커패시터(78)의 손상을 방지할 수 있다.
또한, 상부금속배선(80)과 아날로그 커패시터(70)의 사이에 금속층(73)을 형성하는 공정없이 제2층간절연막(75) 및 제1층간절연막(69)를 동시에 식각하므로 제조 공정이 더 단순화된다.
이때, 제1층간절연막 및 제2층간절연막(75)이 동일한 식각비(etch rate)로 식각될 수 있도록 하기 위하여, 제2층간절연막(75)은 제1층간절연막(69)와 실질적으로 동일한 물질로 형성될 수 있다.
다음, 통상의 사진 식각 공정으로 제1비아콘택플러그(78) 및 제2비아콘택홀(77)을 형성한다. 제1비아콘택플러그(78) 및 제2비아콘택홀(77)를 동일한 식각비(etch rate)로 동시에 식각을 하여 형성하면서도 제1비아콘택플러그(78)가 아날로그 커패시터(70)의 상부면을 노출시키도록 하기 위해서는 제1비아콘택플러그(78)의 깊이가 제2비아콘택홀(77)의 깊이보다 깊어야 한다.
따라서 제1비아콘택플러그(78)의 폭이 제2비아콘택홀(77)의 폭보다 크도록 하여 식각하면, 제1비아콘택플러그(78)는 제2층간절연막(75) 및 제1층간절연막(69)의 일부를 식각하여 아날로그 커패시터(70)의 상부면을 노출시키도록 형성되는 동안, 제2비아콘택홀(77)은 제2층간절연막(75)만을 식각하여 금속층(73)의 상부면을 노출시키도록 형성된다.
제1비아콘택플러그(78) 및 제2비아콘택홀(77)을 완전히 매립하도록 제2금속매립층(미도시)를 제2층간절연막(75)의 상부면에 형성한다.
제2층간절연막(75)를 식각장벽으로 하는 화학기계적연마공정(CMP;Chemical Mechanical Polishing)을 수행하여 제2층간절연막(75)의 상부면을 노출시킨다.
노출된 제2층간절연막(75)의 상부면에 상부 금속 배선(80) 및 상부 금속층(79)을 형성한다. 상부 금속 배선(80) 및 상부 금속층(79)은 화학 기상 증착(CVD) 방법, 전기분해방법 등으로 형성한 후 사진식각하여 형성될 수 있다. 상부 금속 배선(80) 및 상부 금속층(79)은 알루미늄, 텅스텐, 구리 등을 포함할 수 있다.
도 1d를 참조하면 종래에는 층간절연막(31)을 식각하여 콘택홀(33)을 형성하면서 아날로그 커패시터(28)의 상부면을 노출시켰기 때문에 아날로그 커패시터(28)의 단차로 인하여 아날로그 커패시터(28)가 손상되는 문제점이 있었으나, 도 2d를 참조하면 제2층간절연막(75) 및 제1층간절연막(69)를 동시에 식각하여 제1비아콘택플러그(78)을 형성함으로써 아날로그 커패시터(70)의 상부면을 노출시키기 때문에 아날로그 커패시터(78)의 손상을 방지할 수 있다.
또한, 상부금속배선(80)과 아날로그 커패시터(70)의 사이에 금속층(73)을 형성하는 공정없이 제2층간절연막(75) 및 제1층간절연막(69)를 동시에 식각하므로 제조 공정이 더 단순화된다.
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이상에서 설명한 바와같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 비아 콘택 플러그 형성공정시 MIM 캐패시터를 형성하여 상부전극용 마스크 사용없이 캐패시터를 형성함으로써 소자의 제조 공정을 단순화시키고 캐패시터로 인한 단차에 때문에 생기는 문제점 유발을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
Claims (7)
- 기판(50)의 상부면에 구비된 제1하부금속배선층(61), 유전체막(63) 및 제2하부금속배선층(65)를 패터닝하여 하부금속배선(68)과 아날로그 커패시터(70)를 형성하는 공정과,기판(50)의 상부면에 제1층간절연막(69)을 형성하는 공정과,상기 제1층간절연막(69)을 식각하여 하부금속배선(68)을 노출시키는 제1비아콘택홀(71)을 형성하는 공정과,상기 제1비아콘택홀(71)을 매립하는 제1금속매립층을 상기 제1층간절연막(69)의 상부면에 형성하는 공정과,상기 제1층간절연막(69)을 식각장벽으로하여 상기 제1금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,상기 제1비아콘택홀(71)의 상부에 금속층(73)을 형성하는 공정과,상기 금속층(73) 및 상기 제1층간절연막(69)의 상부면에 제2층간절연막(75)을 형성하는 공정과,상기 금속층(73)의 상부면을 노출시키기 위하여 상기 제2층간절연막(75)을 식각하여 제2비아콘택홀(77)을 형성함과 동시에 상기 아날로그 커패시터(70)의 상부면을 노출시키기 위하여 상기 제2층간절연막(75) 및 상기 제1층간절연막(69)을 식각하여 상기 제2비아콘택홀(77)보다 넓고 깊은 제1비아콘택플러그(78)를 형성하는 공정과,상기 제1비아콘택플러그(78) 및 상기 제2비아콘택홀(77)을 매립하는 제2금속매립층을 상기 제2층간절연막(75)의 상부면에 형성하는 공정과,상기 제2층간절연막(75)을 식각장벽으로하여 상기 제2금속매립층을 화학기계적연마(CMP;Chemical Mechanical Polishing)하는 공정과,상기 제1비아콘택플러그(78) 및 상기 제2비아콘택홀(77)의 상부에 상부금속층(79)을 형성하는 공정을 포함하는 엠아이엠 캐패시터 형성방법.
- 삭제
- 제 1 항에 있어서,상기 하부금속배선(68), 상기 금속층(73) 및 상기 상부금속층(79)은 알루미늄, 텅스텐 또는 구리로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하부금속배선(68), 상기 금속층(73) 및 상기 상부금속층(79)은 CVD 방법으로 형성하는 것을 특징으로하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하부금속배선(68), 상기 금속층(73) 및 상기 상부금속층(79)은 전기분해 방법으로 형성하는 것을 특징으로하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1층간절연막(69)의 식각공정은 CxFy 플라즈마를 이용하여 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1비아콘택플러그(78)는 상기 아날로그 커패시터(70)의 상부면에만 콘택되어 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038269A KR100812298B1 (ko) | 2001-06-29 | 2001-06-29 | 엠아이엠 캐패시터 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020010038269A KR100812298B1 (ko) | 2001-06-29 | 2001-06-29 | 엠아이엠 캐패시터 형성방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20030002598A KR20030002598A (ko) | 2003-01-09 |
| KR100812298B1 true KR100812298B1 (ko) | 2008-03-10 |
Family
ID=27712305
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020010038269A KR100812298B1 (ko) | 2001-06-29 | 2001-06-29 | 엠아이엠 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100812298B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100968868B1 (ko) * | 2008-07-18 | 2010-07-08 | 주식회사 로보스타 | 산업용 로봇의 리니어 가이드 베이스 장치 |
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| A201 | Request for examination | ||
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