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CN115249705A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN115249705A
CN115249705A CN202110465076.1A CN202110465076A CN115249705A CN 115249705 A CN115249705 A CN 115249705A CN 202110465076 A CN202110465076 A CN 202110465076A CN 115249705 A CN115249705 A CN 115249705A
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channel
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gate
device region
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金吉松
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Semiconductor Manufacturing International Shanghai Corp
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括相邻接的第一器件区和第二器件区，基底上形成有沟道结构，包括一个或多个堆叠的沟道叠层，包括第一牺牲层和位于第一牺牲层上的沟道层，在第一器件区和第二器件区交界处，相邻沟道结构之间的基底上形成有隔离墙，基底上还形成有伪栅结构，伪栅结构两侧的基底上形成有源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离；在基底上形成层间介质层，露出伪栅结构顶部；去除伪栅结构，形成栅极开口；去除栅极开口露出的隔离墙；去除栅极开口露出的第一牺牲层；去除栅极开口露出的隔离墙和第一牺牲层后，形成环绕覆盖沟道层的栅极结构。栅极结构环绕覆盖沟道层，增大了沟道层中用于作为沟道的面积。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。其中，叉型栅极晶体管能够整体降低单元面积，但是，目前叉型栅极晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括相邻接的第一器件区和第二器件区；沟道层结构，悬置于所述基底上方，沿所述基底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层；栅极侧墙，位于所述栅极结构的侧壁；源漏掺杂层，位于所述栅极结构两侧的基底上，所述源漏掺杂层与所述沟道层结构的端部相接触；隔离墙，凸立于所述第一器件区和第二器件区交界处的相邻所述源漏掺杂层之间的基底上，所述隔离墙与所述栅极结构相接触。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，所述沟道结构的延伸方向与第一器件区和第二器件区的排列方向相垂直，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间的基底上形成有覆盖所述沟道结构侧壁的隔离墙，所述基底上还形成有横跨所述沟道结构和隔离墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部、以及所述隔离墙的部分顶部，所述伪栅结构两侧的基底上还形成有源漏掺杂层，所述源漏掺杂层与所述伪栅结构下方的沟道结构端部相接触，且在所述第一器件区和第二器件区交界处，相邻所述源漏掺杂层之间通过所述隔离墙相隔离；在所述基底上形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层还覆盖所述伪栅结构侧壁，并露出所述伪栅结构的顶部；去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述隔离墙；去除所述栅极开口露出的所述隔离墙；去除所述栅极开口露出的所述第一牺牲层，形成与所述栅极开口相连通的通槽，露出所述沟道层；去除所述栅极开口露出的所述隔离墙和第一牺牲层之后，在所述栅极开口和通槽中形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述沟道层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，包括隔离墙，隔离墙凸立于所述第一器件区和第二器件区交界处的相邻所述源漏掺杂层之间的基底上，所述隔离墙与所述栅极结构相接触隔离墙；随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本发明实施例中，所述隔离墙隔离所述第一器件区和第二器件区的源漏掺杂层，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区和第二器件区的源漏掺杂层尽可能靠近，有利于减小所述第一器件区和第二器件区的相邻沟道层结构的距离，从而形成更紧密、尺寸更小的器件，同时，所述隔离墙仅位于第一器件区和第二器件区交界处的相邻源漏掺杂层之间，而未位于栅极结构下方的相邻沟道层结构之间，使得所述栅极结构环绕覆盖所述沟道层的各个表面，从而在形成尺寸更小的器件的同时，增大了沟道层中用于作为沟道的面积，进而增大了所述半导体结构的工作电流，有利于提高所述半导体结构的性能。
本发明实施例提供的形成方法中，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间形成有覆盖所述沟道结构侧壁的隔离墙，且在所述第一器件区和第二器件区交界处，相邻所述源漏掺杂层之间通过所述隔离墙相隔离，之后去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述隔离墙，去除所述栅极开口露出的所述隔离墙；随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本发明实施例中，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间形成有覆盖所述沟道结构侧壁的隔离墙，且相邻所述源漏掺杂层之间通过所述隔离墙相隔离，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区和第二器件区的源漏掺杂层尽可能靠近，有利于减小所述第一器件区和第二器件区的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例在形成栅极开口之后，去除栅极开口露出的相邻沟道结构之间的隔离墙，则在保留相邻源漏掺杂层之间的隔离墙的情况下，有利于使第一器件区和第二器件区交界处的沟道层侧壁也被栅极结构所覆盖，使得所述栅极结构环绕覆盖所述沟道层的各个表面，从而在形成尺寸更小的器件的同时，增大了沟道层中用于作为沟道的面积，进而增大了所述半导体结构的工作电流，有利于提高所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图7是本发明半导体结构一实施例的结构示意图；
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1至图3，其中，图1为立体图，图2为图1基于AA方向的剖视图，图3为基于BB方向的剖视图，提供基底10，基底10上形成有沟道结构20，所述沟道结构20包括一个或多个沟道叠层21，其中，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23，所述基底包括相邻接的第一器件区10N和第二器件区10P，在所述第一器件区10N和第二器件区10P交界处，相邻所述沟道结构20之间形成凸立于所述基底10上隔离墙41，所述隔离墙41覆盖所述沟道结构20的相对侧壁，且所述隔离墙41还沿所述沟道结构20的延伸方向延伸至所述伪栅结构61两侧的基底10上。
继续参考图1至图3，在所述基底10上形成横跨所述沟道结构20和隔离墙41的伪栅结构61，所述伪栅结构61覆盖所述沟道结构20的部分侧壁、以及所述沟道结构20和隔离墙41的部分顶部；在所述伪栅结构61两侧的沟道结构20中形成源漏掺杂层50。
参考图4，图4为基于图3的剖视图，去除所述伪栅结构61，露出牺牲层22；去除被暴露的牺牲层22；去除被暴露的牺牲层22后，在所述伪栅结构40和牺牲层22的位置处形成覆盖所述沟道层23的顶部、底部和部分侧壁的金属栅极结构60。
目前，为了第一器件区10N和第二器件区10P的交界处，使相邻沟道结构20的间距更小，在所述第一器件区10N和第二器件区10P交界处，形成有覆盖所述沟道结构20侧壁的隔离墙41，所述隔离墙41在相邻所述第一器件区10N和第二器件区10P的源漏掺杂层50尽可能靠近的情况下，保障对相邻器件的隔离效果。
但是，所述隔离墙41覆盖所述第一器件区10N和第二器件区10P的交界处的沟道层23的侧壁，因此，形成所述金属栅极结构60后，所述金属栅极结构60难以完全包覆所述沟道层23的相对侧壁，也就是说，在所述隔离墙41的遮挡下，所述金属栅极结构60仅覆盖所述沟道层23的顶部和底部、以及背向所述隔离墙41的侧壁，所述沟道层23与所述隔离墙41相接触的侧壁难以被所述金属栅极结构60覆盖，由于所述沟道层23被所述金属栅极结构60覆盖的部分用于作为沟道，从而导致所述沟道层23中用于作为沟道的面积变小，进而难以增大了所述半导体结构的工作电流，难以提高所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，所述沟道结构的延伸方向与第一器件区和第二器件区的排列方向相垂直，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间的基底上形成有覆盖所述沟道结构侧壁的隔离墙，所述基底上还形成有横跨所述沟道结构和隔离墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部、以及所述隔离墙的部分顶部，所述伪栅结构两侧的基底上还形成有源漏掺杂层，所述源漏掺杂层与所述伪栅结构下方的沟道结构端部相接触，且在所述第一器件区和第二器件区交界处，相邻所述源漏掺杂层之间通过所述隔离墙相隔离；在所述基底上还形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层还覆盖所述伪栅结构侧壁，并露出所述伪栅结构的顶部；去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述隔离墙；去除所述栅极开口露出的所述隔离墙；去除所述栅极开口露出的所述第一牺牲层，形成与所述栅极开口相连通的通槽，露出所述沟道层；去除所述栅极开口露出的所述隔离墙和第一牺牲层之后，在所述栅极开口和通槽中形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述沟道层。
本发明实施例提供的形成方法中，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间形成有覆盖所述沟道结构侧壁的隔离墙，且相邻所述源漏掺杂层之间通过所述隔离墙相隔离，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区和第二器件区的源漏掺杂层尽可能靠近，有利于减小所述第一器件区和第二器件区的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例在形成栅极开口之后，去除栅极开口露出的相邻沟道结构之间的隔离墙，则在保留相邻源漏掺杂层之间的隔离墙的情况下，有利于使第一器件区和第二器件区交界处的沟道层侧壁也被栅极结构所覆盖，使得所述栅极结构环绕覆盖所述沟道层的各个表面，从而在形成尺寸更小的器件的同时，增大了沟道层中用于作为沟道的面积，进而增大了所述半导体结构的工作电流，有利于提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图7是本发明半导体结构一实施例的结构示意图，其中，图5为立体图，图6为图5基于AA方向的剖视图，图7为图5基于BB方向的剖视图。
所述半导体结构包括：基底101，所述基底101包括相邻接的第一器件区101N和第二器件区101P；沟道层结构201，悬置于所述基底101上方，沿所述基底101表面的法线方向，所述沟道层结构201包括一个或多个间隔的沟道层231；栅极结构601，位于所述基底101上且横跨所述沟道层结构231，所述栅极结构601包括沿所述栅极结构601延伸方向环绕所述沟道层231的栅介质层641、以及位于所述栅介质层641上的栅电极层(未示出)；栅极侧墙631，位于所述栅极结构601的侧壁；源漏掺杂层501，位于所述栅极结构601两侧的基底上，所述源漏掺杂层501与所述沟道层结构201的端部相接触；隔离墙411，凸立于所述第一器件区101N和第二器件区101P交界处的相邻所述源漏掺杂层501之间的基底101上，所述隔离墙411与所述栅极结构601相接触。
本发明实施例中，所述隔离墙411隔离所述第一器件区101N和第二器件区101P的源漏掺杂层501，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区101N和第二器件区101P的源漏掺杂层501尽可能靠近，有利于减小所述第一器件区101N和第二器件区101P的相邻沟道层结构201的距离，从而形成更紧密、尺寸更小的器件，同时，所述隔离墙411仅位于第一器件区101N和第二器件区101P交界处的相邻源漏掺杂层501之间，而未位于栅极结构601下方的相邻沟道层结构201之间，使得所述栅极结构601环绕覆盖所述沟道层231的各个表面，从而在形成尺寸更小的器件的同时，增大了沟道层231中用于作为沟道的面积，进而增大了所述半导体结构的工作电流，有利于提高所述半导体结构的性能。
而且，本实施例中，所述隔离墙411与所述栅极结构601相接触，可以更好地隔离靠近所述第一器件区101P和第二器件区101N交界处的相邻所述源漏掺杂层501。
所述基底101为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。
所述基底101包括半导体基底(未标示)。
本实施例中，所述半导体基底的材料为硅，在其他实施例中，所述半导体基底的材料还可以为锗、锗化硅、氮化镓、碳化硅、砷化镓或镓化铟等其他材料，所述半导体基底还能够为绝缘体上的硅半导体基底或者绝缘体上的锗半导体基底等其他类型的半导体基底。所述半导体基底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底101还可以包括：鳍部(未标示)，分立于所述半导体基底上。
本实施例中，所述基底101还包括隔离层111，位于所述基底101中，并围绕所述鳍部，所述隔离层111露出所述鳍部的顶面。所述隔离层111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层111。
所述隔离层111的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。本实施例中，以所述半导体结构为叉型栅极晶体管为例，所述基底101包括相邻接的第一器件区101N和第二器件区101P，所述第一器件区101N用于形成第一器件，所述第二器件区101P用于形成第二器件。
本实施例中，所述第一器件区101N包括NMOS区，所述第二器件区101P包括PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管。
随着器件特征尺寸的不断缩小，通过采用叉型栅极晶体管，能够允许相邻NMOS晶体管和PMOS晶体之间更小的间距，从而获得更佳的面积可微缩性。
所述沟道层结构201包括一个或多个在纵向上间隔的沟道层231，所述沟道层231用于作为半导体结构的沟道。其中，纵向指的是所述基底101表面的法线方向。
本实施例中，所述沟道层231的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层231的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层231和基底101的材料相同，在其他实施例中，所述沟道层和基底的材料还可以不相同。
本实施例中，所述栅极结构601用于控制晶体管的沟道的开启或关断。
本实施例中，所述栅极结构601包括沿所述栅极结构601延伸方向环绕所述沟道层231的栅介质层641。
本实施例中，栅介质层641保形覆盖所述沟道层231的侧壁、顶部和底部，所述栅极结构601环绕覆盖所述栅介质层641，则所述栅极结构601保形覆盖所述沟道层231的侧壁、顶部和底部。
需要说明是的，沟道层231中被栅极结构601所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述栅极结构601包覆所述沟道层231的顶部、相对侧壁和底部，则所述沟道层231的顶部、底部和侧壁均能够作为沟道，增大了沟道层231中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
所述栅介质层641用于隔离栅极结构601与沟道层231。
所述栅介质层641的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层620的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅极结构601包括金属栅极结构。
本实施例中，所述金属栅极结构包括功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
所述功函数层用于调节晶体管的阈值电压。对于PMOS晶体管，所述功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种；对于NMOS晶体管，所述功函数层为N型功函数层，N型功函数层的材料包括TiAl和TiAlC中的一种或两种。
所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
所述栅极侧墙631用于保护栅极结构601的侧壁。
所述栅极侧墙631可以为单层结构或叠层结构，所述栅极侧墙631的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙631为单层结构，所述栅极侧墙631的材料为氮化硅。
所述源漏掺杂层501用于作为晶体管的源区或漏区，所述源漏掺杂层501的掺杂类型与相对应的晶体管的沟道导电类型相同。
具体地，当所述基底101用于形成NMOS晶体管时，所述源漏掺杂层501内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底101用于形成PMOS晶体管时，所述源漏掺杂层501内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，所述半导体结构还包括：内侧墙(未示出)，沿所述基底101表面的法线方向，位于相邻所述沟道层231之间，且沿与所述栅极结构601延伸方向垂直的方向上，所述内侧墙位于所述栅极结构601的侧壁与所述源漏掺杂层501之间。
所述内侧墙起到隔离栅极结构601和源漏掺杂层501的作用，以减小器件栅极结构601和源漏掺杂层501之间的寄生电容。
所述内侧墙的材料为绝缘材料。本实施例中，所述内侧墙的材料包括氧化硅。
所述隔离墙411用于使得靠近所述第一器件区101N和第二器件区101P交界处的相邻所述源漏掺杂层501之间相隔离，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区101N和第二器件区101P的源漏掺杂层501尽可能靠近，有利于减小所述第一器件区101N和第二器件区101P的相邻沟道层结构201的距离，从而形成更紧密、尺寸更小器件。
本实施例中，所述隔离墙411顶部高于或齐平于所述沟道层结构201顶部，从而提高对相邻所述源漏掺杂层501的隔离效果。如图6所示，示出了隔离墙410顶部高于沟道层结构201顶部的情况。
本实施例中，在所述第一器件区101N和第二器件区101P交界处，相邻所述第一器件区101N的源漏掺杂层501和第二器件区101P的源漏掺杂层501分别与所述隔离墙411相接触。
在与所述沟道层结构201延伸方向相垂直的方向上，所述源漏掺杂层501至多外延生长至所述隔离墙411为止，因此，相邻所述第一器件区101N的源漏掺杂层501和第二器件区101P的源漏掺杂层501分别与所述隔离墙411相接触，则在所述沟道层结构201延伸方向相垂直的方向上，所述源漏掺杂层501的尺寸能够尽可能最大化，从而提高半导体结构的性能。
需要说明的是，形成所述隔离墙411的步骤包括：在所述第一器件区101N和第二器件区101P的基底101上形成沟道结构材料层；去除位于所述第一器件区101N和第二器件区101P交界处的沟道结构材料层，形成凹槽，保留剩余沟道结构材料层作为沟道结构201，所述凹槽使得所述第一器件区101N和第二器件区101P的沟道结构201相隔离；在所述凹槽中填充形成初始隔离墙；形成覆盖所述初始隔离墙部分顶部的伪栅结构、以及伪栅结构侧壁的栅极侧墙；去除伪栅结构，形成栅极侧墙围成的栅极开口；去除栅极开口露出的初始隔离墙，保留剩余初始隔离墙作为隔离墙。
因此，本实施例中，所述隔离墙411与所述栅极结构601相接触，且沿所述沟道层结构201的延伸方向，所述隔离墙411贯穿所述栅极侧墙631。
本实施例中，所述隔离墙411的材料包括氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅。
所述氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅具有较好的绝缘性，能够使得所述第一器件区101N和第二器件区101P交界处的相邻所述源漏掺杂层501之间具有较好的隔离效果。
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图8至图10，其中，图8为立体图，图9为图8基于AA方向的剖视图，图10为图8基于BB方向的剖视图，提供基底100，包括相邻接的第一器件区100N和第二器件区100P，所述基底100上形成有沟道结构200，所述沟道结构200包括一个或多个堆叠的沟道叠层210，所述沟道叠层210包括第一牺牲层220和位于所述第一牺牲层220上的沟道层230，所述沟道结构200的延伸方向与第一器件区100N和第二器件区100P的排列方向相垂直，在所述第一器件区100N和第二器件区100P交界处，相邻所述沟道结构200之间的基底100上形成有覆盖所述沟道结构200侧壁的隔离墙410，所述基底100上还形成有横跨所述沟道结构200和隔离墙410的伪栅结构610，所述伪栅结构610覆盖所述沟道结构200的部分侧壁和部分顶部、以及所述隔离墙410的部分顶部，所述伪栅结构610两侧的基底100上还形成有源漏掺杂层500，所述源漏掺杂层500与所述伪栅结构610下方的沟道结构200端部相接触，且在所述第一器件区100N和第二器件区100P交界处，相邻所述源漏掺杂层500之间通过所述隔离墙410相隔离。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。
所述基底100包括半导体基底(未标示)。
本实施例中，所述半导体基底的材料为硅，在其他实施例中，所述半导体基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体基底还能够为绝缘体上的硅半导体基底或者绝缘体上的锗半导体基底等其他类型的半导体基底。所述半导体基底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底100还可以包括：鳍部(未标示)，分立于所述半导体基底上。
本实施例中，所述基底100还包括隔离层110，位于所述基底100中，并围绕所述鳍部，所述隔离层110露出所述鳍部的顶面。所述隔离层110用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层110。
所述隔离层110的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。本实施例中，以所述半导体结构为叉型栅极晶体管为例，所述基底100包括相邻接的第一器件区100N和第二器件区100P，所述第一器件区100N用于形成第一器件，所述第二器件区100P用于形成第二器件。
本实施例中，所述第一器件区100N包括NMOS区，所述第二器件区100P包括PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管，从而形成叉型栅极晶体管。
随着器件特征尺寸的不断缩小，通过采用叉型栅极晶体管，能够允许相邻NMOS晶体管和PMOS晶体之间更小的间距，从而获得更佳的面积可微缩性。
所述沟道结构200中的沟道层230用于作为晶体管的沟道，所述第一牺牲层220用于为后续实现所述沟道层230的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述第一牺牲层220，使得沟道层230悬空，在所述沟道层230与所述基底100之间，以及相邻所述沟道层230之间形成栅极结构，从而使得栅极结构环绕覆盖沟道层230。
沟道层230中被栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中，所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述沟道层230的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层230的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层230和基底100的材料相同，在其他实施例中，所述沟道层和基底的材料还可以不相同。
本实施例中，第一牺牲层220的材料包括硅、锗或锗化硅，且所述沟道层230和第一牺牲层220的材料之间具有刻蚀选择比，有利于后续去除所述第一牺牲层220。
本实施例中，所述沟道层230的材料为硅，因此，所述第一牺牲层220的材料为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第一牺牲层220，并减少对沟道层230的损伤。
在其他实施例中，可以根据沟道层的材料，选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除第一牺牲层时，减小对沟道层的损伤。
本实施例中，所述提供基底100的步骤中，所述沟道结构200还包括位于最顶部的所述沟道叠层210上的第二牺牲层240。
所述第二牺牲层240用于为后续增加形成的栅极结构的高度而占据空间位置，同时，后续还需去除伪栅结构610下方的隔离墙410，所述第二牺牲层240还用于对最顶部的所述沟道层230的顶部起到保护作用。
本实施例中，形成所述沟道结构200的步骤中，所述第一牺牲层220和第二牺牲层240的材料相同，有利于简化形成工艺，且后续还需要去除部分所述第一牺牲层220和第二牺牲层240，则有利于在同一步骤中去除所述第一牺牲层220和第二牺牲层240，简化去除的工艺过程。
具体地，所述第二牺牲层240的材料包括锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第二牺牲层240，并减少对沟道层230的损伤。
所述隔离墙410用于使得所述第一器件区100N和第二器件区100P交界处，相邻所述源漏掺杂层500相隔离。
本实施例中，所述隔离墙410顶部高于或齐平于所述沟道结构200顶部，从而提高对相邻所述源漏掺杂层500的隔离效果。如图10所示，示出了隔离墙410顶部与沟道结构200顶部相齐平的情况。
需要说明的是，形成所述隔离墙410的步骤包括：在所述第一器件区100N和第二器件区100P的基底100上形成沟道结构材料层；去除位于所述第一器件区100N和第二器件区100P交界处的沟道结构材料层，形成凹槽，保留剩余沟道结构材料层作为沟道结构200，所述凹槽使得所述第一器件区100N和第二器件区100P的沟道结构200相隔离；在所述凹槽中填充形成隔离墙410。
因此，本实施例中，在所述第一器件区100N和第二器件区100P交界处，相邻所述沟道结构200之间的基底100上，所述隔离墙410覆盖所述沟道结构200侧壁，与直接在第一器件区和第二器件区分别形成分立的沟道结构的方案相比，本实施例有利于缩小相邻所述沟道结构200的距离，并且，所述源漏掺杂层500与所述伪栅结构610下方的沟道结构200端部相接触，且所述源漏掺杂层500通过所述隔离墙410相隔离，则能够在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区100N和第二器件区100P的源漏掺杂层500尽可能靠近，有利于减小所述第一器件区100N和第二器件区100P的相邻沟道结构200的距离，从而形成更紧密、尺寸更小的器件。
本实施例中，所述隔离墙410的材料包括氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅。
所述氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅具有较好的绝缘性，能够使得所述第一器件区100N和第二器件区100P交界处的相邻所述源漏掺杂层500之间具有较好的隔离效果。
所述伪栅结构610为后续制程中形成的栅极结构占据空间位置。
本实施例中，所述伪栅结构610可以为单层结构或叠层结构，所述伪栅结构610的材料包括无定形硅和多晶硅的一种或两种。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅结构610为单层结构，所述伪栅结构610的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅结构610的去除效果。
需要说明的是，根据工艺需求，所述伪栅结构610和沟道结构200之间还可以形成有伪栅氧化层(图未示)。其中，所述伪栅氧化层的材料可以为氧化硅。
本实施例中，所述伪栅结构610的侧壁还形成有栅极侧墙630。
所述栅极侧墙630用于后续保护栅极结构的侧壁。
所述栅极侧墙630可以为单层结构或叠层结构，所述栅极侧墙630的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙630为单层结构，所述栅极侧墙630的材料为氮化硅。
所述源漏掺杂层500用于作为晶体管的源区或漏区，所述源漏掺杂层500的掺杂类型与相对应的晶体管的沟道导电类型相同。
具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂层500内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底100用于形成PMOS晶体管时，所述源漏掺杂层500内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
靠近所述第一器件区100N和第二器件区100P交界处的相邻源漏掺杂层500之间通过所述隔离墙410相隔离，以较好地保障相邻所述源漏掺杂层500之间的隔离效果。
需要说明的是，本实施例中，所述源漏掺杂层500通过外延生长工艺在所述伪栅结构610下方的沟道结构200端部形成，则所述源漏掺杂层500与所述隔离墙410相接触，则在所述沟道层结构200延伸方向相垂直的方向上，所述源漏掺杂层500的尺寸能够尽可能最大化，从而提高半导体结构的性能。
结合参考图11和图12，其中图11为立体图，图12为图11基于AA方向的剖视图，在所述基底100上形成覆盖所述源漏掺杂层500的层间介质层300，所述层间介质层300还覆盖所述伪栅结构610侧壁，并露出所述伪栅结构610的顶部。
所述层间介质层300用于相邻器件之间起到隔离作用，所述层间介质层300还用于为后续去除所述伪栅结构610形成栅极开口提供工艺基础，所述层间介质层300露出所述伪栅结构610的顶部，为后续去除所述伪栅结构610做准备。
本实施例中，采用化学气相沉积工艺形成所述层间介质层300，所述层间介质层300覆盖所述源漏掺杂层500和伪栅结构610，之后采用化学机械研磨工艺对所述层间介质层300进行平坦化处理，去除部分厚度的所述层间介质层300，露出所述伪栅结构610的顶部。
所述层间介质层300的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
需要说明的是，图11中示意出源漏掺杂层500和隔离墙410，在实际工艺中，所述层间介质层300将所述源漏掺杂层500和隔离墙410覆盖。
结合参考图13和图14，其中，图13为立体图，图14为图13基于BB方向的剖视图，去除所述伪栅结构610，在所述层间介质层300中形成栅极开口620，所述栅极开口620露出所述隔离墙410。
具体地，依次去除所述伪栅结构610和伪栅氧化层。
所述栅极开口620为后续形成栅极结构提供空间位置，同时，所述栅极开口620露出所述隔离墙410，为后续去除所述隔离墙410做准备，所述栅极开口620还露出所述第一牺牲层220和第二牺牲层240，为后续去除所述第一牺牲层220和第二牺牲层240做准备。
参考图15，图15为基于图14的剖视图，去除所述栅极开口620露出的所述隔离墙410。
随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本发明实施例中，在所述第一器件区100N和第二器件区100P交界处，相邻所述沟道结构200之间形成有覆盖所述沟道结构200侧壁的隔离墙410，且相邻所述源漏掺杂层500之间通过所述隔离墙410相隔离，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区100N和第二器件区100P的源漏掺杂层500尽可能靠近，有利于减小所述第一器件区100N和第二器件区100P的相邻沟道结构200的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例在形成栅极开口620之后，去除栅极开口620露出的相邻沟道结构200之间的隔离墙410，则在保留相邻源漏掺杂层500之间的隔离墙410的情况下，有利于使第一器件区100N和第二器件区100P交界处的沟道层230侧壁也被栅极结构所覆盖，使得所述栅极结构环绕覆盖所述沟道层230的各个表面(即顶部、底部、以及相对的两个侧壁)，从而在形成尺寸更小的器件的同时，增大了沟道层230中用于作为沟道的面积，进而增大了所述半导体结构的工作电流，有利于提高所述半导体结构的性能。
本实施例中，采用无掩膜刻蚀的方式，刻蚀去除所述隔离墙410。
由于所述第一牺牲层220和第二牺牲层240能起到对所述沟道层230的保护作用，从而能够采用无掩膜刻蚀的方式，刻蚀去除所述隔离墙410。
采用无掩膜刻蚀的方式，对于去除所述隔离墙410能够具有良好的位置精确度，以避免现有的光刻工艺带来的对准误差问题。其中，无掩膜刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。
需要说明的是，在其他实施中，根据工艺需求，也可以采用光罩，定义所述隔离墙中需要刻蚀的区域。
参考图16，图16为基于图15的剖视图，去除所述栅极开口620露出的所述第一牺牲层220，形成与所述栅极开口620相连通的通槽250，露出所述沟道层230。
所述通槽250用于为后续形成栅极结构提供空间位置，所述通槽250露出所述沟道层230的顶部、底部和侧壁，使得后续形成的栅极结构环绕覆盖所述沟道层230。
本实施例中，采用湿法刻蚀工艺去除所述第一牺牲层220。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除所述第一牺牲层220的过程中，减小对所述沟道层230的损伤。
本实施例中，去除所述栅极开口620露出的所述第一牺牲层220的过程中，还去除所述栅极开口620露出的所述第二牺牲层240。
去除所述第二牺牲层240，露出所述最顶部的沟道层230的顶部，使得后续形成的栅极结构环绕覆盖所述沟道层230，且本实施例中，所述第二牺牲层240与所述第一牺牲层220材料相同，有利于一同去除所述第二牺牲层240与所述第一牺牲层220。
本实施例中，去除所述栅极开口620露出的所述隔离墙410之后，去除所述栅极开口620露出的所述第一牺牲层220。
去除所述栅极开口620露出的所述隔离墙410之后，去除所述栅极开口620露出的所述第一牺牲层220，则在去除所述隔离墙410的过程中，所述第一牺牲层220和第二牺牲层240能起到对所述沟道层230的保护作用，尤其所述第二牺牲层240，所述第二牺牲层240位于最顶部所述沟道叠层210上，在去除所述隔离墙410的过程中，能够对最顶部的所述沟道层230起到较好的保护作用。
需要说明的是，所述沟道层230端部与源漏掺杂层500相接触，则去除所述第一牺牲层220和第二牺牲层240后，所述沟道层230得以相间隔地悬置于所述基底100上方。
结合参考图17至图19，其中，图17为立体图，图18为图17基于AA方向的剖视图，图19为图17基于BB方向的剖视图，去除所述栅极开口620露出的所述隔离墙410和第一牺牲层220之后，在所述栅极开口620和通槽250中形成环绕覆盖所述沟道层230的栅极结构600。
所述栅极结构600用于控制晶体管的沟道的开启或关断。
由于去除了栅极开口620中的隔离墙410，所述栅极结构600环绕覆盖所述栅介质层640，所述栅介质层640环绕覆盖所述沟道层230，则所述栅极结构600环绕覆盖所述沟道层230，因此，所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述栅极结构600包括沿所述栅极结构600延伸方向环绕所述沟道层230的栅介质层640。
所述栅介质层640用于隔离栅极结构600与沟道层230。
所述栅介质层640的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层640包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，所述栅介质层640还可以包括位于沟道层230和高k栅介质层之间的栅氧化层。作为一种示例，栅氧化层的材料可以为SiO2。
本实施例中，所述栅极结构600包括金属栅极结构。
本实施例中，所述金属栅极结构包括功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
所述功函数层用于调节所形成晶体管的阈值电压。所述功函数层的材料包括TiAl、Mo、MoN、AlN、TiN、TaN、TaSiN、TaAlN、TiAlN和TiAlC中的一种或多种。当形成PMOS晶体管时，所述功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或多种；当形成NMOS晶体管时，所述功函数层为N型功函数层，N型功函数层的材料包括TiAl和TiAlC中的一种或两种。
所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻接的第一器件区和第二器件区；
沟道层结构，悬置于所述基底上方，沿所述基底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；
栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层；
栅极侧墙，位于所述栅极结构的侧壁；
源漏掺杂层，位于所述栅极结构两侧的基底上，所述源漏掺杂层与所述栅极结构下方的沟道层结构的端部相接触；
隔离墙，凸立于所述第一器件区和第二器件区交界处的相邻所述源漏掺杂层之间的基底上，所述隔离墙与所述栅极结构相接触。
2.如权利要求1所述的半导体结构，其特征在于，在所述第一器件区和第二器件区交界处，相邻所述第一器件区的源漏掺杂层和第二器件区的源漏掺杂层分别与所述隔离墙相接触。
3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙，沿所述基底表面的法线方向，位于相邻所述沟道层之间，且与所述栅极结构延伸方向垂直的方向上，所述内侧墙位于所述栅极结构的侧壁与所述源漏掺杂层之间。
4.如权利要求1所述的半导体结构，其特征在于，所述基底包括半导体基底及分立于所述半导体基底上的鳍部、以及围绕所述鳍部的隔离层，所述隔离层露出所述鳍部的顶面。
5.如权利要求4所述的半导体结构，其特征在于，所述半导体基底的材料包括硅、锗化硅、锗、氮化镓和碳化硅中的一种或多种。
6.如权利要求4所述的半导体结构，其特征在于，所述隔离层的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，沿所述沟道层结构的延伸方向，所述隔离墙贯穿所述栅极侧墙。
8.如权利要求1所述的半导体结构，其特征在于，所述第一器件区包括NMOS区，所述第二器件区包括PMOS区。
9.如权利要求1所述的半导体结构，其特征在于，所述隔离墙的材料包括氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅。
10.如权利要求1所述的半导体结构，其特征在于，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
11.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
12.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，所述沟道结构的延伸方向与第一器件区和第二器件区的排列方向相垂直，在所述第一器件区和第二器件区交界处，相邻所述沟道结构之间的基底上形成有覆盖所述沟道结构侧壁的隔离墙，所述基底上还形成有横跨所述沟道结构和隔离墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部、以及所述隔离墙的部分顶部，所述伪栅结构两侧的基底上还形成有源漏掺杂层，所述源漏掺杂层与所述伪栅结构下方的沟道结构端部相接触，且在所述第一器件区和第二器件区交界处，相邻所述源漏掺杂层之间通过所述隔离墙相隔离；
在所述基底上形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层还覆盖所述伪栅结构侧壁，并露出所述伪栅结构的顶部；
去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述隔离墙；
去除所述栅极开口露出的所述隔离墙；
去除所述栅极开口露出的所述第一牺牲层，形成与所述栅极开口相连通的通槽，露出所述沟道层；
去除所述栅极开口露出的所述隔离墙和第一牺牲层之后，在所述栅极开口和通槽中形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述沟道层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述沟道结构还包括位于最顶部的所述沟道叠层上的第二牺牲层；
去除所述栅极开口露出的所述第一牺牲层的过程中，还去除所述栅极开口露出的所述第二牺牲层。
14.如权利要求12或13所述的半导体结构的形成方法，其特征在于，去除所述栅极开口露出的所述隔离墙之后，去除所述栅极开口露出的所述第一牺牲层。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一器件区包括NMOS区，所述第二器件区包括PMOS区。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，采用无掩膜刻蚀的方式，刻蚀去除所述隔离墙。
17.如权利要求12所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料，所述第一牺牲层的材料包括硅、锗或锗化硅，且所述沟道层和第一牺牲层的材料之间具有刻蚀选择比。
18.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述沟道结构的步骤中，所述第一牺牲层和第二牺牲层的材料相同。
19.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤中，所述栅极结构包括金属栅极结构。
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