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CN116153963A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN116153963A
CN116153963A CN202111400610.7A CN202111400610A CN116153963A CN 116153963 A CN116153963 A CN 116153963A CN 202111400610 A CN202111400610 A CN 202111400610A CN 116153963 A CN116153963 A CN 116153963A
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CN
China
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layer
channel
forming
isolation
silicon
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CN202111400610.7A
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武咏琴
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North Ic Technology Innovation Center Beijing Co ltd
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Abstract

一种半导体结构及其形成方法，其中，形成方法包括：在形成凹槽后，去除所述牺牲层，在叠层结构和凸起部之间、以及凹槽的下方形成通道，所述通道由所述绝缘层和所述凸起部围成；在所述通道内形成隔离层；在所述凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上；去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构和所述绝缘层；通过所述栅极开口，去除所述占位层，形成通槽，所述通槽由相邻所述沟道层围成，或由所述沟道层与所述隔离层围成；在所述栅极开口和所述通槽内填充栅极结构，所述栅极结构包围所述沟道层，且所述栅极结构还位于所述隔离层的顶部且横跨所述隔离层。采用上述方案，能够降低器件的漏电流，提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前全包围栅极晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，降低器件的漏电流，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；多个凸起部，凸立于衬底上；隔离层，覆盖凸起部的顶面；沟道结构层，悬置于隔离层的上方，沟道结构层包括一个或多个间隔设置的沟道层，沟道层沿垂直于衬底表面的方向堆叠；绝缘层，在凸起部两侧的衬底上形成，同时覆盖凸起部和隔离层的侧壁；栅极结构，位于绝缘层上且横跨沟道结构层且包围所述沟道层，栅极结构还位于隔离层的顶部且横跨隔离层；源漏掺杂层，位于栅极结构的两侧的隔离层上且与沟道结构层中每个沟道层沿延伸方向的端部相接触。
相应地，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底和多个凸出于衬底的凸起部，凸起部上自下而上依次形成有牺牲层和叠层结构，叠层结构包括一个或多个堆叠的沟道叠层，沟道叠层包括占位层和位于占位层上的沟道层；在凸起部两侧的衬底上形成同时覆盖凸起部和牺牲层的侧壁的绝缘层，使得绝缘层上方露出叠层结构；在绝缘层上形成横跨叠层结构的伪栅结构；在伪栅结构两侧的叠层结构中形成凹槽，凹槽位于牺牲层上；在形成凹槽后，去除牺牲层，在叠层结构和凸起部之间、以及凹槽的下方形成通道，通道由绝缘层和凸起部围成；在通道内形成隔离层；在凹槽内形成源漏掺杂层，源漏掺杂层位于隔离层上；去除伪栅结构，形成栅极开口，暴露出叠层结构和绝缘层；通过栅极开口，去除占位层，形成通槽，通槽由相邻沟道层围成，或由沟道层与隔离层围成；在栅极开口和通槽内填充栅极结构，栅极结构包围沟道层，且栅极结构还位于隔离层的顶部且横跨隔离层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，在凸起部上设置有隔离层，从而沟道结构层悬置于隔离层的上方，栅极结构还位于隔离层的顶部且横跨隔离层，且源漏掺杂层位于栅极结构的两侧的隔离层，相应地，通过隔离层实现了源漏掺杂层和凸起部之间的隔离、以及栅极结构与凸起部之间的隔离，有利于防止在源漏掺杂层和栅极结构下方的凸起部内形成寄生器件，进而有效地消除了在凸起部内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，在形成凹槽后，去除牺牲层，在叠层结构和凸起部之间、以及凹槽的下方形成通道，通道由绝缘层和凸起部围成，并且在通道内形成隔离层；之后在凹槽内形成源漏掺杂层，源漏掺杂层相应位于隔离层上；并且，去除占位层形成通槽，通槽相应地由相邻沟道层围成，或由沟道层与隔离层围成，在栅极开口和通槽内填充栅极结构的步骤中，栅极结构包围沟道层，且还位于隔离层的顶部且横跨隔离层。因此，通过隔离层，实现了源漏掺杂层和凸起部之间的隔离、以及栅极结构与凸起部之间的隔离，有利于防止在源漏掺杂层和栅极结构下方的凸起部内形成寄生器件，进而有效地消除了在凸起部内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图8是本发明半导体结构一实施例的结构示意图；
图9至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析半导体结构性能有待提高的原因。
图1至图6是一种半导体结构的形成方法中各步骤对应的局部结构示意图。具体地，图1至图6示出了沿沟道层延伸方向的剖面结构示意图。
参考图1，提供基底(图未示)，包括衬底(图未示)和多个凸立于衬底上的凸起部1，凸起部1上形成有叠层结构6，叠层结构6包括一个或多个沟道叠层2，沟道叠层2包括占位层12和位于占位层12上的沟道层3。
继续参考图1，在衬底上形成围绕凸起部1的绝缘层(图未示)，绝缘层露出叠层结构6。继续参考图1，在绝缘层上形成横跨叠层结构6的伪栅结构5。
参考图2，在伪栅结构5两侧的侧壁上形成栅极侧墙4。继续参考图2，在栅极侧墙4两侧的叠层结构6中形成凹槽8。
参考图3，沿沟道层3的延伸方向，去除凹槽8侧壁暴露出的部分厚度占位层12，形成内沟槽(图未示)。继续参考图3，在内沟槽(图未示)内填充内侧墙14。
参考图4，在凹槽8内形成源漏掺杂层15，源漏掺杂层15位于凸起部1上。
继续参考图4，在伪栅结构5两侧的绝缘层上形成层间介质层19，覆盖源漏掺杂层15。
参考图5，去除伪栅结构5，形成栅极开口16，暴露出叠层结构和绝缘层。通过栅极开口16，去除占位层12，形成通槽17，通槽17由相邻沟道层围成，或由沟道层3与凸起部1围成。
参考图6，在栅极开口16和通槽17内填充栅极结构18，栅极结构18包围沟道层3。
半导体结构为全包围栅极晶体管，其中，源漏掺杂层15和凸起部1之间，以及栅极结构18与凸起部1之间相互接触，容易在源漏掺杂层15和栅极结构18下方的凸起部1内形成寄生器件，进而在凸起部1内形成漏电通道，导致半导体结构的漏电流过大，器件性能不佳。
为了解决技术问题，本发明实施例提供一种半导体结构，在凸起部上设置有隔离层，从而沟道结构层悬置于隔离层上方，栅极结构还位于隔离层的顶部且横跨隔离层，且源漏掺杂层位于栅极结构的两侧的隔离层，相应地，通过隔离层，实现了源漏掺杂层和凸起部之间的隔离、以及栅极结构与凸起部之间的隔离，有利于防止在源漏掺杂层和栅极结构下方的凸起部内形成寄生器件，进而有效地消除了在凸起部内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
为了解决技术问题，本发明实施例还提供一种半导体结构的形成方法，在形成凹槽后，去除牺牲层，在叠层结构和凸起部之间、以及凹槽的下方形成通道，通道由绝缘层和凸起部围成，并且在通道内形成隔离层；之后在凹槽内形成源漏掺杂层，源漏掺杂层相应位于隔离层上；并且，去除占位层形成通槽，通槽相应地由相邻沟道层围成，或由沟道层与隔离层围成，在栅极开口和通槽内填充栅极结构的步骤中，栅极结构包围沟道层，且还位于隔离层的顶部且横跨隔离层。因此，通过隔离层，实现了源漏掺杂层和凸起部之间的隔离、以及栅极结构与凸起部之间的隔离，有利于防止在源漏掺杂层和栅极结构下方的凸起部内形成寄生器件，进而有效地消除了在凸起部内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图7至图8，示出了本发明半导体结构一实施例的结构示意图。图7为立体图，图8为图7沿xx方向的剖面图。
本实施例中，半导体结构包括：衬底800；多个凸起部810，凸立于衬底800上；隔离层820，覆盖凸起部810的顶面；沟道结构层850，悬置于隔离层820的上方，沟道结构层850包括一个或多个间隔设置的沟道层860，沟道层860沿垂直于衬底表面的方向堆叠；绝缘层870，在凸起部810两侧的衬底800上形成，同时覆盖凸起部810和隔离层820的侧壁；栅极结构830，位于绝缘层870上且横跨沟道结构层850且包围沟道层860，栅极结构830还位于隔离层820的顶部且横跨隔离层820；源漏掺杂层840，位于栅极结构830的两侧的隔离层820上且与沟道结构层850中每个沟道层沿延伸方向的端部相接触。
衬底800用于为后续制程提供工艺平台。本实施例中，以半导体结构为全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，半导体结构还可以为叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)等其他类型的晶体管。
本实施例中，衬底800为硅衬底，即衬底800的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
凸起部810用于为后续形成绝缘层提供工艺条件。
本实施例中，凸起部810与衬底800为一体型结构，凸起部810的材料与衬底800的材料相同，均为硅。在其他实施例中，凸起部的材料可以与衬底的材料不同，凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
隔离层820用于实现源漏掺杂层840和凸起部810之间的隔离、以及栅极结构830与凸起部810之间的隔离，有利于防止在源漏掺杂层840和栅极结构830下方的凸起部810内形成寄生器件，进而有效地消除了在凸起部810内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
具体地，隔离层820的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一示例，隔离层820的材料为氧化硅。
本实施例中，隔离层820包括：第一隔离层821，位于凸起部810的顶部与栅极结构830的底部之间；第二隔离层822，位于栅极结构两侧的凸起部810上；第一隔离层821与第二隔离层822的顶面相齐平。本实施例中，第一隔离层821与第二隔离层822的顶面相齐平，从而有效的实现了源漏掺杂层840和凸起部810之间的隔离、以及栅极结构830与凸起部810之间的隔离；且暴露出沟道层860，有利于后续通过外延生长，形成源漏掺杂层840。
在其他实施例中，第二隔离层的顶面可以略低于第一隔离层的顶面，从而防止因第二隔离层的顶面过高而挤占源漏掺杂层的形成空间，相应有利于保证源漏掺杂层的体积以及源漏掺杂层内的应力满足工艺要求。第一隔离层821用于隔离栅极结构830与凸起部810，第二隔离层822用于隔离源漏掺杂层840与凸起部810，从而通过第一隔离层821和第二隔离层822，有利于防止在源漏掺杂层840和栅极结构830下方的凸起部内形成寄生器件，进而有效地消除了在凸起部810内的漏电通道。
本实施例中，第一隔离层821和第二隔离层822的材料相同，均为氧化硅。在其他实施例中，第一隔离层和第二隔离层的材料还可以不同。
本实施例中，以隔离层包括第一隔离层和第二隔离层为示例进行说明。在其他实施例中，基于实际的工艺需求，隔离层还可以为一体型结构，隔离层也能够实现对栅极结构与凸起部之间、以及源漏掺杂层与凸起部之间的隔离作用。沟道结构层850用于提供场效应晶体管的导电沟道。
作为一种示例，沟道结构层850为沿凸起部810方向延伸的鳍式结构。
沟道层860的堆叠方向垂直于衬底800表面。
本实施例中，沟道层860的材料为Si，有利于提高NMOS晶体管的性能。其他实施例中，当半导体结构为PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，沟道层的材料为SiGe。另一些实施例中，沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
作为一种示例，沟道结构层850中，沟道层860的数量为三个。在其他实施例中，沟道层还可以为其他数量。
绝缘层870用于对相邻的凸起部810之间起到隔离作用，还用于隔离衬底800与栅极结构830。绝缘层870的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，绝缘层870的材料为氧化硅。
在器件工作时，栅极结构830用于控制导电沟道的开启和关断。
本实施例中，栅极结构830为金属栅极结构，栅极结构830包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)以及位于功函数层上且填充于通槽和栅极开口的栅电极层(图未示)。
栅介质层用于实现功函数层及栅电极层与沟道之间的电隔离。栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。作为一示例，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。在其他实施例中，栅介质层可以包括栅氧化层和位于栅氧化层上的高k栅介质层。
功函数层用于调节栅极结构的功函数，进而调节场效应晶体管的阈值电压。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
栅电极层用于作为栅极结构与外部电路电连接的外接电极。栅电极层的材料为导电材料，包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
本实施例中，以栅极结构830为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。
栅极结构830包括：第一部分831，位于隔离层820和与隔离层820相邻的沟道层860之间；第二部分832，横跨沟道结构层850；
半导体结构还包括：内侧墙880，位于第一部分831的侧壁上且露出沟道结构层850中每个沟道层的端部；栅极侧墙890，位于第二部分832的侧壁上且暴露出沟道结构层中每个沟道层的端部。
内侧墙880于实现源漏掺杂层与栅极结构之间的隔离，还增大栅极结构与源漏掺杂层之间的距离，有利于减小栅极结构与源漏掺杂层之间的寄生电容。
本实施例中，内侧墙880的材料包括：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；作为一示例，内侧墙880的材料为氮化硅。
栅极侧墙890用于定义源漏掺杂层840的形成位置，栅极侧墙890还用于保护栅极结构830的侧壁。
本实施例中，栅极侧墙890的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，栅极侧墙890为单层或叠层结构。作为一种示例，栅极侧墙890为单层结构，栅极侧墙870的材料为氮化硅。
源漏掺杂层840用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层840用于提供载流子源。
本实施例中，源漏掺杂层840包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂层840包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂层840包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
本实施例中，半导体结构还包括：层间介质层910，位于隔离层820上且覆盖栅极侧墙890的侧壁以及源漏掺杂层840。
层间介质层910用于隔离相邻器件。本实施例中，层间介质层910的材料为氧化硅。层间介质层910的材料还可以是其他绝缘材料。
相应的，本发明还提供一种半导体结构的形成方法。图9至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图9，提供基底，包括衬底100和多个凸出于衬底100的凸起部10，凸起部10上自下而上依次形成有牺牲层20和叠层结构30，叠层结构30包括一个或多个堆叠的沟道叠层31，沟道叠层31包括占位层32和位于占位层32上的沟道层33。
基底用于为后续制程提供工艺平台。本实施例中，以形成全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，形成方法还可以用于形成叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
凸起部10用于为后续形成绝缘层提供工艺条件。
本实施例中，凸起部10与衬底100为一体型结构，凸起部10的材料与衬底100的材料相同，均为硅。在其他实施例中，凸起部的材料可以与衬底的材料不同，凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
牺牲层20用于为后续形成隔离层占据空间位置。
牺牲层20的材料需与凸起部10的材料之间有较高的选择比，以便在后续去除牺牲层20以形成通道的步骤中，提高凸起部10的完整性。
本实施例中，牺牲层20的材料包括半导体材料，以便牺牲层20的材料能够通过外延工艺形成，并且能够以牺牲层20的材料为基础，在牺牲层20的材料上外延生长半导体材料，从而能够在牺牲层20上形成叠层结构。
本实施例中，牺牲层20的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一示例，牺牲层20的材料为：SiGe。
形成牺牲层20的步骤包括：在凸起部10上形成牺牲层20的材料，作为一示例，形成牺牲层20的工艺包括：外延工艺。
沟道叠层31为后续形成悬空间隔设置的沟道层提供工艺基础。
具体地，沟道层33用于提供场效应晶体管的导电沟道，占位层32用于支撑沟道层33，从而为后续实现沟道层33的间隔悬空设置提供工艺基础，占位层32还用于为后续形成栅极结构占据空间位置。
本实施例中，形成NMOS晶体管，沟道层33的材料为Si，占位层32的材料为SiGe。在后续去除占位层32的过程中，SiGe和Si的刻蚀选择比较高，通过将占位层32的材料设置为SiGe、将沟道层33的材料设置为Si的做法，能够有效降低占位层32的去除工艺对沟道层33的影响，从而提高沟道层33的质量，进而有利于改善器件性能。
其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，沟道层的材料为SiGe，占位层的材料为Si。在另一些实施例中，沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
继续参考图9，本实施例中，在提供基底的步骤中，牺牲层20与叠层结构30之间还形成有刻蚀停止层40。
后续在叠层结构30中形成凹槽的步骤中，刻蚀停止层40的顶面用于作为刻蚀停止位置，避免了过刻蚀，从而对位于刻蚀停止层40下方的牺牲层20起到保护作用；并且，在后续去除牺牲层的步骤中，刻蚀停止层40的底面能够用于作为刻蚀停止位置，有利于降低对叠层结构30造成误刻蚀的概率。
本实施例中，刻蚀停止层40的材料与占位层32的材料之间有较高的选择比，以便后续形成凹槽的步骤中，刻蚀停止层40能够有效地保护牺牲层20；以及在后续去除牺牲层20的步骤中，刻蚀停止层40的材料与牺牲层20的材料之间有较高的选择比，刻蚀停止层40能够有效地保护叠层结构30的底部。
作为一种示例，当牺牲层20的材料为SiGe时，刻蚀停止层40的材料可以为Si。Si和SiGe之间具有较高的刻蚀选择性，并且牺牲层20与占位层32的常用材料相同，刻蚀停止层40与沟道层33的常用材料相同，从而能够利用形成沟道叠层31的工艺形成牺牲层20和刻蚀停止层40，有利于提高工艺的整合度，并且避免引入额外的材料种类。
作为一种示例，提供基底的步骤可以包括：提供半导体层；在半导体层上依次形成牺牲材料层、刻蚀停止材料层以及一层或多层的沟道叠膜；依次图形化沟道叠膜、刻蚀停止材料层、牺牲材料层以及部分厚度的半导体层，剩余的沟道叠膜用于作为沟道叠层，剩余的刻蚀停止材料层用于作为刻蚀停止层，剩余的牺牲材料层用于作为牺牲层，剩余的半导体层包括衬底和凸起部。
其中，依次采用外延工艺，形成牺牲材料层、刻蚀停止材料层以及一层或多层的沟道叠膜。
参考图10，在凸起部10两侧的衬底100上形成同时覆盖凸起部10和牺牲层20的侧壁的绝缘层50，使得绝缘层50上方露出叠层结构30。
绝缘层50用于对相邻的凸起部10之间起到隔离作用，还用于隔离衬底100与栅极结构。
绝缘层50露出叠层结构30，以便后续以凹槽暴露出的沟道层33为基础，进行外延生长，形成源漏掺杂层；绝缘层50还覆盖牺牲层20的侧壁，从而后续在伪栅结构两侧的叠层结构30中形成凹槽的步骤中，绝缘层50能够对牺牲层20起到保护作用，防止对牺牲层20造成误刻蚀。
绝缘层50的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，绝缘层50的材料为氧化硅。
参考图11，在绝缘层50上形成横跨叠层结构30的伪栅结构60。
伪栅结构60用于为后续形成栅极结构预先占据空间位置。
伪栅结构60可以为叠层结构或单层结构。本实施例中，伪栅结构60为叠层结构，包括伪栅氧化层(图未示)和位于伪栅氧化层上的伪栅层(图未示)。
具体地，伪栅结构60为多晶硅栅极结构或非晶硅栅极结构，伪栅氧化层的材料可以为氧化硅或氮氧化硅，伪栅层的材料可以为多晶硅或非晶硅。
参考图12，在伪栅结构60的侧壁上形成栅极侧墙70。
栅极侧墙70用于与伪栅结构60共同作为后续形成凹槽的刻蚀工艺的刻蚀掩膜，以定义源漏掺杂层的形成位置，栅极侧墙70还用于保护伪栅结构60以及后续栅极结构的侧壁。
本实施例中，栅极侧墙70的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，栅极侧墙70为单层或叠层结构。作为一种示例，栅极侧墙70为单层结构，栅极侧墙70的材料为氮化硅。
参考图13，在伪栅结构60两侧的叠层结构30中形成凹槽80，凹槽80位于牺牲层上。
凹槽80用于为形成源漏掺杂层提供空间位置。
凹槽80的侧壁暴露出叠层结构30，便于后续通过外延工艺，在凹槽80暴露出沟道层33的侧壁上形成源漏掺杂层；并且，还便于去除凹槽80侧壁暴露出的部分厚度占位层32，形成内沟槽。
此外，本实施例中，凹槽80位于牺牲层上，也就是说，凹槽80的底部保留有牺牲层20，防止后续在凹槽80侧壁上形成保护侧墙的步骤中，保护侧墙覆盖伪栅结构下方的牺牲层侧壁，以便于后续通过凹槽80下方的牺牲层20去除伪栅结构60下方的牺牲层20。
本实施例中，凹槽80的底部暴露出刻蚀停止层40，从而能够以刻蚀停止层40的顶面为刻蚀停止位置，采用刻蚀工艺，刻蚀伪栅结构60两侧的叠层结构30，相应通过刻蚀停止层40定义了凹槽80底部的位置，使得位于凹槽80下方的牺牲层20能够保留，以便后续去除牺牲层20并且在牺牲层20位置处形成隔离层。
具体地，本实施例中，采用各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀伪栅结构60和栅极侧墙70两侧的叠层结构30，有利于提高凹槽80的剖面形貌质量，从而有利于对凹槽80的侧壁形貌进行精确控制。
参考图14，本实施例中，半导体结构的形成方法还包括：在形成凹槽80后，沿沟道层33的延伸方向，去除凹槽80侧壁暴露出的部分厚度占位层32，形成内沟槽81。
内沟槽81为后续形成内侧墙提供空间位置。
本实施例中，采用蒸汽刻蚀工艺，沿沟道层33的延伸方向，刻蚀凹槽80侧壁部分厚度的占位层32。蒸汽刻蚀工艺为各向同性的刻蚀工艺，能够沿凸起部10的方向对占位层32进行刻蚀，且蒸汽刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻占位层32的难度以及降低对其他膜层结构(例如：沟道层33)产生损伤的几率。
本实施例中，占位层32的材料为SiGe，沟道层33的材料为Si，通过HCl蒸汽对凹槽80侧壁的占位层32进行蒸汽刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，能有效降低沟道层33受损的概率。
其他实施例中，当沟道层33为SiGe，占位层32的材料为Si时，可以采用干法刻蚀工艺，沿沟道层33的延伸方向，对凹槽80侧壁的占位层32进行刻蚀。干法刻蚀工艺的刻蚀剂可以包括CF4、O2、N2的等离子体的混合物。等离子体的混合物对Si刻蚀速率与对SiGe刻蚀速率的差值较大，也能够有效降低沟道层33受到损耗的概率。
参考图15，在凹槽80的侧壁上形成保护侧墙90。
保护侧墙90用于在后续去除牺牲层20的过程中，对叠层结构30起到保护作用，降低叠层结构30受到损伤的概率。
本实施例中，在形成保护侧墙90的步骤中，保护侧墙90还填充于内沟槽81内，从而在去除牺牲层20后，去除位于凹槽80侧壁的沟道层上33的保护侧墙90，填充于内沟槽81内的保护侧墙90能够用于作为内侧墙，进而能够将形成保护侧墙90和去除牺牲层20的工艺步骤、与形成内侧墙的工艺相整合，提高了工艺整合度和工艺兼容性，并且还有利于简化工艺流程。
保护侧墙90的材料需与牺牲层20有较高的选择比，以便后续对牺牲层20进行刻蚀，形成通道110时，有效地保护叠层结构30。
本实施例中，保护侧墙90的材料包括：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；作为一示例，保护侧墙90的材料为氮化硅。
本实施例中，保护侧墙90还形成在栅极侧墙70的侧壁上。
具体地，本实施例中，形成保护侧墙90的步骤包括：在凹槽80上形成保护材料层；去除位于伪栅结构60两侧的保护材料层，剩余位于伪栅结构60另外两侧侧壁上的保护材料层用于作为保护侧墙。作为一种示例，通过原子层沉积工艺(Atomic Layer Deposition，ALD)在凹槽80内沉积保护材料层(图未示)，原子层沉积工艺能够在原子层水平上精确控制保护材料层的厚度，形成高质量的保护材料层。
作为一种示例，通过各向异性的刻蚀工艺去除位于伪栅结构60两侧的保护材料层，剩余位于伪栅结构60两侧的侧壁上的保护材料层用于作为保护侧墙90。各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀位于伪栅结构60两侧的侧壁上的保护材料层，有利于对保护侧墙90的侧壁形貌进行精确控制。
参考图16至图18，去除牺牲层20，在叠层结构30和凸起部10之间、以及凹槽80的下方形成通道110，通道110由绝缘层50和凸起部10围成。
通道110用于为后续形成隔离层120提供空间位置。
通道110位于叠层结构30和凸起部10之间、以及凹槽80的下方，从而后续形成于通道110内的隔离层120能够位于叠层结构与凸起部10之间、以及凹槽80的下方，以便后续在凹槽80内形成源漏掺杂层、以及将占位层32替换成栅极结构后，隔离层能够实现源漏掺杂层和凸起部10之间、以及栅极结构与凸起部10之间的隔离。
以下结合附图，对本实施例去除牺牲层，形成通道110的步骤进行详细地说明。
如图16所示，去除位于凹槽80底部的牺牲层20。
本实施例中，在去除位于凹槽80底部的牺牲层20之前，去除位于凹槽80底部的刻蚀停止层40。
具体地，本实施例中，采用各向异性的刻蚀工艺，依次去除位于凹槽80底部的刻蚀停止层40和牺牲层20。
具体地，以保护侧墙90为掩膜，采用各向异性的刻蚀工艺，沿垂直于衬底100表面的方向依次去除位于凹槽80底部的刻蚀停止层40和牺牲层20，有利于防止对位于叠层结构30下方的刻蚀停止层40进行刻蚀，使得位于叠层结构30下方的刻蚀停止层40能够被保留，以便在后续去除位于叠层结构30下方的牺牲层20的步骤中，位于叠层结构30下方的刻蚀停止层40能够起到定义刻蚀停止位置的作用，进而对叠层结构30起到保护作用，降低叠层结构30受损的几率。
作为一种示例，采用各向异性的干法刻蚀工艺，依次去除位于凹槽80底部的刻蚀停止层40和牺牲层20。干法刻蚀工艺具有较高的工艺可控性。
在其他实施例中，还可以采用其他类型的各向异性的刻蚀工艺，依次去除位于凹槽底部的刻蚀停止层和牺牲层，例如：各向异性的湿法刻蚀工艺。
如图17所示，去除位于叠层结构30下方的牺牲层20。
本实施例中，采用各向同性的刻蚀工艺，去除位于叠层结构30下方的牺牲层20。具体地，本实施例中，采用各向同性的干法刻蚀工艺，去除位于叠层结构30下方的牺牲层20。采用各向同性的干法刻蚀工艺有利于对牺牲层20的去除厚度进行精确控制。
本实施例中，去除位于叠层结构30下方的牺牲层20时，位于牺牲层20上方的刻蚀停止层40，可以保护叠层结构30的底部。
如图18所示，去除位于叠层结构30下方的刻蚀停止层40。本实施例中，采用各向同性的刻蚀工艺，去除位于叠层结构30下方的牺牲层20。具体地，本实施例中，采用各向同性的干法刻蚀工艺，去除位于叠层结构30下方的刻蚀停止层40。各向同性的干法刻蚀工艺有利于对位于叠层结构30下方刻蚀停止层40的去除厚度进行精确控制。
参考图19至图22，在通道110内形成隔离层120。
后续在凹槽内形成源漏掺杂层，以及将伪栅结构和占位层替换为栅极结构，隔离层120用于实现源漏掺杂层和凸起部10之间的隔离、以及栅极结构与凸起部10之间的隔离，有利于防止在源漏掺杂层和栅极结构下方的凸起部10内形成寄生器件，进而有效地消除了在凸起部10内的漏电通道，降低了器件的漏电流，提升了半导体结构的性能。
隔离层120的材料为电绝缘材料。具体地，隔离层120的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；作为一示例，隔离层120的材料为氧化硅。
以下结合附图对本实施例形成隔离层120的步骤进行详细说明。
如图19所示，在叠层结构30和凸起部10之间的通道110内填充第一隔离层121。
第一隔离层121用于隔离栅极结构与凸起部10。本实施例中，形成第一隔离层121的步骤包括：在叠层结构30和凸起部10之间的通道110内形成第一隔离材料层(图未示)；去除位于凹槽80底部的第一隔离材料层，剩余填充于叠层结构30下方的第一隔离材料层作为第一隔离层121。
具体地，通过化学气相沉积(Chemical Vapor Deposition，CVD)，在叠层结构30和凸起部10之间的通道110内沉积第一隔离材料层(图未示)；采用各向同性的刻蚀工艺，去除位于凹槽80底部的第一隔离材料层。
本实施例中，在形成第一隔离层121的步骤中，保护侧墙90能够对凹槽80侧壁的沟道层起到保护作用，从而降低沟道层受损的概率。
如图21至图22所示，在栅极结构两侧的通道110内形成第二隔离层122，第二隔离层122和第一隔离层121相接触用于构成隔离层120。
第二隔离层122用于隔离源漏掺杂层与凸起部10。
具体地，本实施例中，形成第二隔离层122的步骤包括：如图21所示，在露出的凸起部10和绝缘层50上形成第二隔离材料层123；如图22所示，去除位于绝缘层50上和位于凸起部10上且顶面高度高于第一隔离层121的第二隔离材料层123，剩余位于凸起部10且顶面高度与第一隔离层齐平的第二隔离材料层123用于作为第二隔离层。
其中，形成第二隔离材料层123包括：在露出的凸起部10和绝缘层50上沉积隔离膜；以位于伪栅结构60顶部的硬掩膜层(图未示)为停止位置，对第一隔离材料层进行平坦化处理，保留位于凸起部10和绝缘层50之上，位于伪栅结构60顶部的硬掩膜层之下的第一隔离材料层作为第二隔离材料层123。
本实施例中，通过化学气相沉积，在露出的凸起部10和绝缘层50上沉积隔离膜；采用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺进行平坦化处理。
本实施例中，去除位于绝缘层50上和位于凸起部10且顶面高度高于第一隔离层121的第二隔离材料层123包括：采用各向同性的刻蚀工艺，对第二隔离材料层123进行刻蚀，在栅极结构两侧的通道110内形成第二隔离层122，第一隔离层121与第二隔离层122的顶面相齐平。
本实施例中，采用各向异性的干法刻蚀工艺，对第二隔离材料层123进行刻蚀。各向异性的干法刻蚀工艺有利于对第二隔离材料层123去除厚度进行精确控制。
需要说明的是，本实施例中，半导体结构的形成方法还包括：如图20所示，在去除牺牲层20后，去除位于凹槽80侧壁的沟道层上的保护侧墙，填充于内沟槽内的保护侧墙90用于作为内侧墙91。
具体地，在形成第一隔离层121后，在形成第二隔离层122之前，去除位于凹槽80侧壁的沟道层33上的保护侧墙90。
去除位于凹槽侧壁的沟道层33上的保护侧墙90，一方面，暴露出沟道层33，以便于后续进行外延生长，形成源漏掺杂层130；另一方面，使得填充于内沟槽内的保护侧墙用于作为内侧墙91，从而通过内侧墙91实现源漏掺杂层与栅极结构之间的隔离，能够增大栅极结构与源漏掺杂层之间的距离，有利于减小栅极结构与源漏掺杂层之间的寄生电容。
相应地，本实施例中，内侧墙91的材料与保护侧墙90的材料相同。
具体地，采用各向同性的刻蚀工艺，对位于沟道层33外侧的保护侧墙90进行刻蚀，暴露出沟道层33。具体地，本实施例中，采用各向同性的干法刻蚀工艺，去除位于沟道层33外侧的保护侧墙90。
参考图23，在凹槽80内形成源漏掺杂层130，源漏掺杂层130位于隔离层120上。
源漏掺杂层130用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层130用于提供载流子源。
源漏掺杂层130位于隔离层上，从而能够实现与凸起部10之间的隔离。本实施例中，源漏掺杂层130包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂层130包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂层130包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
本实施例中，采用外延工艺，形成应力层，且在形成应力层的过程中原位自掺杂离子，掺杂有离子的应力层用于作为源漏掺杂层130。
具体地，以凹槽80暴露出的沟道层33为基础，进行外延生长，形成源漏掺杂层130。
参考图24和图25，图24为立体图，图25为图24沿xx方向的剖面图，半导体结构的形成方法还包括：在形成源漏掺杂层130后，在伪栅结构60侧部的隔离层120和绝缘层50上形成层间介质层170，覆盖源漏掺杂层130。
具体地，层间介质层170覆盖栅极侧墙70的侧壁、以及源漏掺杂层130。层间介质层170用于隔离相邻器件，并且还用于在后续去除伪栅结构60以及去除占位层32的过程中，对沟道层33起到支撑的作用，以实现沟道层33的悬空间隔设置。本实施例中，层间介质层170的材料为氧化硅。层间介质层170的材料还可以是其他绝缘材料。
本实施例中，层间介质层170还暴露出伪栅结构60的顶部，以便于后续去除伪栅结构60。
参考图26和图27，图26为立体图，图27为图26沿xx方向的剖面图，去除伪栅结构60，形成栅极开口140，暴露出沟道层33和绝缘层50。栅极开口140用于为形成栅极结构提供空间位置。栅极开口140露出叠层结构30，以便于后续通过栅极开口140去除沟道叠层31中的占位层32。
本实施例中，栅极开口140横跨叠层结构30，栅极开口140位于层间介质层170中。
继续参考图26和图27，通过栅极开口140，去除占位层32，形成通槽160，通槽160由相邻沟道层33围成，或由沟道层33与隔离层120围成。
通槽160和栅极开口140共同为形成栅极结构提供空间位置。通槽160与栅极开口140相连通。
占位层32在形成源漏掺杂层130后去除，因此在去除占位层32后，沿凸起部10的方向，沟道层33两端与源漏掺杂层130相连，沟道层33悬空设置与栅极开口140内，以便后续栅极结构能够包围沟道层。
本实施例中，采用蒸汽刻蚀工艺去除占位层32。具体地，沟道层33的材料为Si，占位层32的材料为SiGe，因此通过HCl蒸汽去除栅极开口140露出的占位层32，HCl蒸汽对SiGe和Si之间具有较高的刻蚀选择比，有利于提高占位层32的去除效率以及降低对沟道层33造成损伤的概率。
参考图28和图29，图28为立体图，图29为图28沿xx方向的剖面图。在栅极开口140和通槽160内填充栅极结构150，栅极结构150包围沟道层33，且栅极结构150还位于隔离层120的顶部且横跨隔离层120。
在器件工作时，栅极结构150用于控制导电沟道的开启和关断。
栅极结构150还位于隔离层120的顶部且横跨隔离层120，从而通过隔离层实现栅极结构与凸起部之间的隔离，进而防止栅极结构和凸起部以及源漏掺杂层形成寄生器件，相应防止在凸起部内产生漏电通道，优化了半导体结构的性能。本实施例中，栅极结构150为金属栅极结构，栅极结构150包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)以及位于功函数层上且填充于通槽160和栅极开口140的栅电极层(图未示)。
栅介质层用于实现功函数层及栅电极层与导电沟道之间的电隔离。栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。在其他实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。
功函数层用于调节栅极结构150的功函数，进而调节场效应晶体管的阈值电压。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
栅电极层用于作为栅极结构150与外部电路电连接的外接电极。栅电极层的材料为导电材料，包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
本实施例中，以栅极结构150为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体结构，其特征在于，包括：
衬底；
多个凸起部，凸立于所述衬底上；
隔离层，覆盖所述凸起部的顶面；
沟道结构层，悬置于所述隔离层的上方，所述沟道结构层包括一个或多个间隔设置的沟道层，所述沟道层沿垂直于衬底表面的方向堆叠；
绝缘层，在所述凸起部两侧的衬底上形成，同时覆盖所述凸起部和所述隔离层的侧壁；
栅极结构，位于所述绝缘层上且横跨所述沟道结构层且包围所述沟道层，所述栅极结构还位于所述隔离层的顶部且横跨所述隔离层；
源漏掺杂层，位于所述栅极结构的两侧的隔离层上且与所述沟道结构层中每个沟道层沿延伸方向的端部相接触。
2.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：第一部分，位于所述隔离层和与所述隔离层相邻的沟道层之间，或者，位于所述沟道结构层中的相邻沟道层之间；第二部分，横跨所述沟道结构层；
所述半导体结构还包括：内侧墙，位于所述第一部分的侧壁上且露出所述沟道结构层中每个沟道层的端部；栅极侧墙，位于所述第二部分的侧壁上且暴露出所述沟道结构层中每个沟道层的端部。
3.如权利要求2所述的半导体结构，其特征在于，所述内侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；
所述栅极侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
4.如权利要求1所述的半导体结构，其特征在于，所述隔离层包括：第一隔离层，位于所述凸起部的顶部与所述栅极结构的底部之间；第二隔离层，位于所述栅极结构两侧的所述凸起部上。
5.如权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述凸起部的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述隔离层的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；
所述沟道结构层的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述绝缘层的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
6.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极层。
7.如权利要求6所述的半导体结构，其特征在于，所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
8.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述隔离层上且覆盖所述栅极侧墙的侧壁以及所述源漏掺杂层。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底和多个凸出于所述衬底的凸起部，所述凸起部上自下而上依次形成有牺牲层和叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括占位层和位于所述占位层上的沟道层；
在所述凸起部两侧的衬底上形成同时覆盖所述凸起部和牺牲层的侧壁的绝缘层，使得所述绝缘层上方露出所述叠层结构；
在所述绝缘层上形成横跨所述叠层结构的伪栅结构；
在所述伪栅结构两侧的叠层结构中形成凹槽，所述凹槽位于所述牺牲层上；在形成所述凹槽后，去除所述牺牲层，在所述叠层结构和所述凸起部之间、以及所述凹槽的下方形成通道，所述通道由所述绝缘层和所述凸起部围成；
在所述通道内形成隔离层；
在所述凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上；
去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构和所述绝缘层；
通过所述栅极开口，去除所述占位层，形成通槽，所述通槽由相邻所述沟道层围成，或由所述沟道层与所述隔离层围成；
在所述栅极开口和所述通槽内填充栅极结构，所述栅极结构包围所述沟道层，且所述栅极结构还位于所述隔离层的顶部且横跨所述隔离层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述牺牲层与所述叠层结构之间还形成有刻蚀停止层；
在形成所述凹槽的步骤中，以所述刻蚀停止层的顶面为刻蚀停止位置，在所述伪栅结构两侧的叠层结构中形成所述凹槽，所述凹槽的底部露出所述刻蚀停止层；
在去除所述牺牲层的步骤中，以位于所述叠层结构下方的刻蚀停止层的底面为刻蚀停止位置，去除所述牺牲层；
形成所述通道的步骤还包括：在去除所述牺牲层之后，去除所述刻蚀停止层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述刻蚀停止层的工艺包括：外延工艺。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的步骤包括：去除位于所述凹槽底部的所述牺牲层；在去除位于所述凹槽底部的所述牺牲层之后，去除位于所述叠层结构下方的牺牲层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述凹槽后，在去除位于所述凹槽底部的所述牺牲层之前，在所述凹槽的侧壁上形成保护侧墙。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述凹槽后，在形成所述保护侧墙之前，沿沟道层的延伸方向，去除所述凹槽侧壁暴露出的部分厚度占位层，形成内沟槽；
在形成所述保护侧墙的步骤中，所述保护侧墙还填充于所述内沟槽内；
所述半导体结构的形成方法还包括：在去除所述牺牲层后，去除位于所述凹槽侧壁的沟道层上的保护侧墙，填充于所述内沟槽内的所述保护侧墙用于作为内侧墙。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺，去除位于所述凹槽底部的所述牺牲层。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，去除位于所述叠层结构下方的牺牲层。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺包括：外延工艺。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤包括：在所述叠层结构和所述凸起部之间的通道内填充第一隔离层；在所述栅极结构两侧的通道内形成第二隔离层，所述第二隔离层和所述第一隔离层相接触用于构成所述隔离层。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，形成所述第一隔离层的步骤包括：在所述叠层结构和所述凸起部之间的通道内形成第一隔离材料层；去除位于所述凹槽底部的第一隔离材料层，剩余填充于所述叠层结构下方的第一隔离材料层作为第一隔离层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，形成所述隔离层材料层的工艺包括：原子层沉积工艺。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，去除位于所述凹槽底部的隔离材料层的工艺包括：各向同性的刻蚀工艺。
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