[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN115237349A - 数据读写控制方法、控制装置、计算机存储介质和电子设备 - Google Patents

数据读写控制方法、控制装置、计算机存储介质和电子设备 Download PDF

Info

Publication number
CN115237349A
CN115237349A CN202210907127.6A CN202210907127A CN115237349A CN 115237349 A CN115237349 A CN 115237349A CN 202210907127 A CN202210907127 A CN 202210907127A CN 115237349 A CN115237349 A CN 115237349A
Authority
CN
China
Prior art keywords
read
write
address
instruction
cache device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210907127.6A
Other languages
English (en)
Inventor
梁卓威
马颖江
陈俊宇
顾健功
黄紫朱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gree Electric Appliances Inc of Zhuhai
Original Assignee
Gree Electric Appliances Inc of Zhuhai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gree Electric Appliances Inc of Zhuhai filed Critical Gree Electric Appliances Inc of Zhuhai
Priority to CN202210907127.6A priority Critical patent/CN115237349A/zh
Publication of CN115237349A publication Critical patent/CN115237349A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本申请实施例公开了一种数据读写控制方法、控制装置、计算机存储介质和电子设备，涉及数据处理领域。本申请的缓存装置同时接收到读指令和写指令并且读指令的读地址和写指令的写地址相同，此时将写指令的输入数据直接不经过缓存装置传输至读指令的发起方，由于待写入的输入数据不在缓存装置中缓存，因此可以不需要数据缓存操作，从而提高数据传输效率以及减少数据传输时延。

Description

数据读写控制方法、控制装置、计算机存储介质和电子设备
技术领域
本申请涉及数据处理领域，尤其涉及一种数据读写控制方法、控制装置、计算机存储介质和电子设备。
背景技术
随着集成电路技术的发展，芯片的面积功耗性能方面的要求也越高。为了提高两个设备之间数据交换的速度，会在两个设备之间设置缓存装置，缓存装置的性能对芯片有着很大的影响。在相关技术中，缓存装置的读操作和写操作一般都是单独执行，即基于读操作将输入数据写入到缓存装置，如何提高缓存装置的数据读写效率是目前亟待解决的问题。
发明内容
本申请实施例提供了数据读写控制方法、控制装置、计算机存储介质和电子设备，可以在执行相同地址且同时发生的读操作和写操作时，提高数据读写效率。所述技术方案如下：
第一方面，本申请实施例提供数据读写控制方法，包括：
若同时接收读指令和写指令，获取所述写指令的写地址和所述读指令的读地址；其中，所述写指令的发起方和所述读指令的发起方之间设置有缓存装置；
比较所述读地址和所述写地址是否相同；
若为是，将所述写指令指示的输入数据直接传输给所述读指令的发起方，以使所述待写数据不在所述缓存装置中进行缓存。
第二方面，本申请实施例提供了一种控制装置，包括：处理器和存储器；其中，所述存储器存储有计算机程序，所述计算机程序适于由所述处理器加载并执行本申请的方法。
第三方面，本申请提供一种一种控制装置，包括：第一与门、第二与门、比较器和多路选择器；
其中，所述第一与门的第一输入端与缓存装置的读使能端相连，所述第一与门的第二输入端与所述缓存装置的写使能端相连，所述第一与门的输出端与所述第二与门的第一输入端相连；所述比较器的第一输入端与所述缓存装置的写地址端相连，所述比较器的第二输入端与所述缓存装置的读地址端相连，所述比较器的输出端与所述第二与门的第二输入端相连，所述第二与门的输出端与所述多路选择器的使能端相连，所述多路选择器的第一输入端与所述缓存装置的数据输入端相连，所述多路选择器的第二输入端与所述缓存装置的数据输出端相连，所述多路选择器的输出端与读指令的发起方相连。
第四方面，本申请实施例提供一种计算机存储介质，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行上述的方法步骤。
第五方面，本申请实施例提供一种电子设备，可包括：控制装置和缓存装置，缓存装置可以为同步FIFO存储器。
本申请一些实施例提供的技术方案带来的有益效果至少包括：
当同时接收到读指令和写指令并且读指令的读地址和写指令的写地址相同，此时将写指令的输入数据直接不经过缓存装置传输至读指令的发起方，由于待写入的输入数据不在缓存装置中缓存，因此可以不需要数据缓存操作，从而提高数据传输效率，以及减少数据传输时延。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请实施例提供的系统架构的示意图；
图2是本申请实施例提供的数据读写控制方法的流程示意图；
图3是本申请实施例提供的控制装置和缓存装置的连接示意图；
图4是本申请实施例提供的一种控制装置的结构示意图；
图5是本申请实施例提供的一种控制装置的另一结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例方式作进一步地详细描述。
图1示出了可以应用于本申请的数据读写控制方法的示例性系统架构。
如图1所示，系统架构可以包括：第一设备、缓存装置、控制装置和第二设备，第一设备与缓存装置相连，缓存装置与第二设备相连，控制装置分别与控制装置、第一设备和第二设备相连。第一设备为写指令的发起者(简称写者)，第二设备为读指令的发起者(简称读者)，第一设备向缓存装置中写数据，第二设备从缓存装置中读数据。缓存装置为数据提供存储空间，缓存装置可以为同步FIFO(first input first output，先进先出)存储器，控制装置用于响应于读指令执行读操作或响应于写指令执行写操作。
下面将结合附图2，对本申请实施例提供的数据读写控制方法进行详细介绍。其中，本申请实施例的执行主体是图1所示的控制装置。
请参见图2，为本申请实施例提供了一种数据读写控制方法的流程示意图。如图2所示，本申请实施例的所述方法可以包括以下步骤：
S201、若同时接收读指令和写指令，获取写指令的写地址和读指令的读地址。
其中，写指令的发起方和读指令的发起方之间设置有缓存装置，本申请的控制装置分别与读指令的发起者(以下简称读者)、写指令的发起者(以下简称写者)以及缓存装置相连。写指令用于在缓存装置中执行写操作，读指令用于在缓存装置中执行读操作，若控制装置同时接收来自读者的读指令和来自写者的写指令，此处的同时表示在同一时钟周期，即在同一时钟周期接收到来自读者的读指令和写者的写指令时，获取写指令的写地址和读指令的读地址，写地址表示在缓存装置中写输入数据的地址，读地址表示在缓存装置中读输出数据的地址。
在一个或多个可能的实施例中，缓存装置设置有读使能端、写使能端、读地址端、写地址端、数据输入端和数据输出端，读使能端用于输入读指令，写使能端用于输入读指令，读地址端用于输入读地址，写地址端用于输入写地址，数据输入端用于向缓存装置写数据，数据输出端用于从缓存装置读数据。写者利用写使能端、写地址端和数据输入端执行写操作，读者利用读使能端、读地址端和数据输出端执行读操作。控制装置检测写使能端和读使能端上的电平信号，当在同一时钟周期内检测到读使能端和写使能端上的电平信号为高电平信号时，确定同时接收到读指令和写指令，然后在读地址端获取读地址，以及在写地址端获取写地址。
S202、比较读地址和写地址是否相同。
其中，读地址和写地址一般由特定数量的比特位组成，比较读地址和写地址的所有比特位是否相同，若为是，表示读地址和写地址相同，那么需要对缓存装置中的同一地址进行读操作和写操作，若为否，表示读地址和写地址不相同。
S203、若为是，将写指令指示的输入数据直接传输给读指令的发起方。
其中，写指令指示的输入数据表示待写入缓存装置的数据，将写指令指示的输入数据直接作为读指令的输出数据，不经过缓存装置的缓存，直接传输给读指令的发起方(即读者)，节省缓存步骤，提高数据传输速度，以及减少数据传输时延。
进一步的，所述将写指令指示的输入数据直接传输给所述读指令的发起方，包括：
将缓存装置的数据输入端和数据输出端进行连接形成数据旁路，通过所述数据旁路将所述写指令指示的输入数据传输给所述读指令的发起方。
例如：参见图2所示的控制装置和缓存装置的结构示意图，缓存装置设置有数据输入端wdata、写使能端wr_en、写地址端wr_ptr、数据输出端rdata、读使能端rd_en、读地址端rd_ptr，控制装置分别与上述6个端口相连。控制装置同时检测到写使能端wr_en和读使能端读使能端rd_en上的电平信号为高电平信号时，分别通过写地址端wr_ptr获取第一地址，移除第一地址的最高位得到读地址，通过读地址端rd_ptr获取第二地址，移除第二地址的最高位后得到写地址，比较读地址和写地址是否相同，若相同，则控制装置将数据输入端wdata和数据输出端rdata进行连接得到数据旁路，将待写入的输入数据通过该数据旁路输出至读指令的发起方。
进一步的，本申请除满足同时接收读指令和写指令，以及读指令的读地址和写指令的写地址相同，还需满足缓存装置为空状态，即满足上述三个条件后，直接将写指令的输入数据不经过缓存装置，直接传输至读指令的发起方。
其中，本申请实施例确定缓存装置为空状态的方法包括：
通过缓存装置的读地址端获取读地址；
通过缓存装置的写地址端获取写地址；
比较所述读地址和所述写地址之间的最高位和其余位是否相同；读地址和写地址由最高位和其余位组成，例如：读地址由8个比特位组成，最高位为第1个比特位，其余位为第2～第8个比特位。
若为是，确定所述缓存装置为空状态；若读地址和写地址的最高位不同但是其余位相同，那么确定缓存装置为满状态；若读地址和写地址的最高位不同且其余位也不同，那么缓存装置为非空非满状态。
本申请实施例中，确定缓存装置为空状态的方法还包括：
通过计数器统计缓存装置中已使用的存储单元的数量，缓存装置中包括多个大小相等的存储单元，为基本存储单位，各个存储单元用于存储数据。当写入数据时，缓存装置中一个或多个存储单元被使用，当读取数据时，缓存装置中一个或多个存储单元被释放，计时器统计处于空闲状态的存储单元的数量等于最大数量，确定缓存装置为空状态。
进一步的，本申请的方法还包括：
若未同时接收写指令和读指令，或同时接收的读指令的读地址和写指令的写地址不同，或所述缓存装置为满状态，获取来自写指令的发起方的输入数据，然后根据所述写地址将输入数据写入到所述缓存装置，根据所述读地址在所述缓存装置中读取输出数据，将输出数据传输至读指令的发起方。
本申请的实施例的控制装置与缓存装置配合使用，控制输入数据的传输。当同时接收到读指令和写指令并且读指令的读地址和写指令的写地址相同，此时将写指令的输入数据直接不经过缓存装置传输至读指令的发起方，由于待写入的输入数据不在缓存装置中缓存，因此可以不需要数据缓存操作，从而提高数据传输效率。
参见图4为本申请的控制装置的结构示意图，本申请的控制装置由纯硬件实现，控制装置包括：第一与门、第二与门、比较器和多路选择器。
其中，上述部件的连接关系为：缓存装置设置有数据输入端wdata、写使能端wr_en、写地址端wr_ptr、数据输出端rdata、读使能端rd_en、读地址端rd_ptr。第一与门的第一输入端与读使能端rd_en相连，第一与门的第二输入端与写使能端wr_en相连，第一与门的输出端与第二与门的第一输入端相连。比较器的第一输入端与写地址端wr_ptr相连，比较器的第二输入端与读地址端rd_ptr相连，比较器的输出端与第二与门的第二输入端相连，第二与门的输出端与多路选择器的使能端相连。多路选择器的第一输入端与数据输入端wdata相连，多路选择器的第二输入端与输出输出端rdata相连。
进一步的，本申请的控制装置还包括非门，非门的输入端与缓存装置的空满端相连，非门的输出端与第二与门的第三输入端相连。
本申请的控制装置的工作原理为：写者执行写操作时，通过写使能端wr_en发送高电平信号；读者执行读操作时，通过读使能端wr_en发送高电平信号。第一与门在第一输入端和第二输入端同时检测到高电平信号时，第一与门的输出端输出高电平信号。比较器通过第一输入端获取写地址，通过第二输入端获取读地址，比较写地址和读地址是否相同，若相同，比较器的输出端输出高电平信号，若不相同，比较器的输出端输出高电平信号。缓存装置为空状态时，空满端输出低电平信号，非门将低电平信号转换为高电平信号，输出到第二与门的第三输入端；反之，缓存装置为满状态时，非门输出低电平信号。第二与门的第一输入端、第二输入端和第三输入端同时输入高电平信号时，第二与门的输出端输出高电平信号。多路选择器检测到使能端输入高电平信号时，数据输入端wdata上的输入数据直接通过多路选择器的输出端传输至读者(即读指令的发起方)；多路选择器检测到使能端输入低电平信号时，数据输入端wdata上的输入数据写入到缓冲装置中进行缓存，然后在通过数据输出端rdata输出至读者。
本申请实施例还提供了一种计算机存储介质，所述计算机存储介质可以存储有多条指令，所述指令适于由处理器加载并执行如上述图2所示实施例的方法步骤，具体执行过程可以参见图2所示实施例的具体说明，在此不进行赘述。
本申请还提供了一种计算机程序产品，该计算机程序产品存储有至少一条指令，所述至少一条指令由所述处理器加载并执行以实现如上各个实施例所述的数据读写控制方法。
请参见图5，为本申请实施例提供了一种控制装置的结构示意图。如图5所示，所述控制装置500包括至少一个处理器501，至少一个通信接口504，存储器503，至少一个通信总线502。
其中，通信总线502用于实现这些组件之间的连接通信。
其中，通信接口504用于与外部装置进行通信，通信方式可以是有线通信或无线通信。
其中，处理器501可以包括一个或者多个处理核心。处理器501利用各种接口和线路连接整个控制装置500内的各个部分，通过运行或执行存储在存储器503内的指令、程序、代码集或指令集，以及调用存储在存储器503内的数据，执行控制装置500的各种功能和处理数据。可选的，处理器501可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field-Programmable GateArray，FPGA)、可编程逻辑阵列(ProgrammableLogic Array，PLA)中的至少一种硬件形式来实现。处理器501可集成中央处理器(CentralProcessing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器501中，单独通过一块芯片进行实现。
其中，存储器503可以包括随机存储器(Random Access Memory，RAM)，也可以包括只读存储器(Read-Only Memory)。可选的，该存储器503包括非瞬时性计算机可读介质(non-transitory computer-readable storage medium)。存储器503可用于存储指令、程序、代码、代码集或指令集。存储器503可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及到的数据等。存储器503可选的还可以是至少一个位于远离前述处理器501的存储装置。如图5所示，作为一种计算机存储介质的存储器503中可以包括操作系统、网络通信模块、用户接口模块以及应用程序。
在图5所示的控制装置500中，处理器501可以用于调用存储器503中存储的应用程序，并具体执行如图2所示的方法，具体过程可参照图2所示，此处不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体或随机存储记忆体等。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，因此依本申请权利要求所作的等同变化，仍属本申请所涵盖的范围。

Claims (10)

1.一种数据读写控制方法，其特征在于，包括：
若同时接收读指令和写指令，获取所述写指令的写地址和所述读指令的读地址；其中，所述写指令的发起方和所述读指令的发起方之间设置有缓存装置；
比较所述读地址和所述写地址是否相同；
若为是，将所述写指令指示的输入数据直接传输给所述读指令的发起方，以使所述待写数据不在所述缓存装置中进行缓存。
2.根据根据权利要求1所述的方法，其特征在于，所述若同时检测到写指令和读指令，获取所述写指令的写地址和所述读指令的读地址，包括：
检测缓存装置的读使能端和写使能端的电平信号；
若所述读使能端的电平信号和所述写使能端的电平信号同时为高电平信号，则确定同时接收读指令和写指令；
在缓存装置的读地址端获取读地址，以及在缓存装置的写地址端获取写地址。
3.根据权利要求1所述的方法，其特征在于，所述将写指令指示的输入数据直接传输给所述读指令的发起方，包括：
将所述缓存装置的数据输入端和数据输出端进行连接形成数据旁路；
通过所述数据旁路将所述写指令指示的输入数据传输给所述读指令的发起方。
4.根据权利要求1所述的方法，其特征在于，还包括：
确定所述缓存装置为空状态。
5.根据权利要求4所述的方法，其特征在于，所述确定所述缓存装置为空状态包括：
通过缓存装置的读地址端获取读地址；
通过缓存装置的写地址端获取写地址；
比较所述读地址和所述写地址之间的最高位和其余位是否相同；
若为是，确定所述缓存装置为空状态。
6.一种控制装置，其特征在于，包括：处理器和存储器；其中，所述存储器存储有计算机程序，所述计算机程序适于由所述处理器加载并执行如权利要求1～5任意一项的方法步骤。
7.一种控制装置，其特征在于，包括：第一与门、第二与门、比较器和多路选择器；
其中，所述第一与门的第一输入端与缓存装置的读使能端相连，所述第一与门的第二输入端与所述缓存装置的写使能端相连，所述第一与门的输出端与所述第二与门的第一输入端相连；所述比较器的第一输入端与所述缓存装置的写地址端相连，所述比较器的第二输入端与所述缓存装置的读地址端相连，所述比较器的输出端与所述第二与门的第二输入端相连，所述第二与门的输出端与所述多路选择器的使能端相连，所述多路选择器的第一输入端与所述缓存装置的数据输入端相连，所述多路选择器的第二输入端与所述缓存装置的数据输出端相连，所述多路选择器的输出端与读指令的发起方相连。
8.根据权利要求7所述的控制装置，其特征在于，还包括：非门；
其中，所述非门的输入端与所述缓存装置的空满端相连，所述非门的输出端与所述第二与门的第三输入端相连。
9.一种计算机存储介质，其特征在于，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行如权利要求1～5任意一项的方法步骤。
10.一种电子设备，其特征在于，包括：缓存装置和如权利要求6～8任意一项所述的控制装置。
CN202210907127.6A 2022-07-29 2022-07-29 数据读写控制方法、控制装置、计算机存储介质和电子设备 Pending CN115237349A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210907127.6A CN115237349A (zh) 2022-07-29 2022-07-29 数据读写控制方法、控制装置、计算机存储介质和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210907127.6A CN115237349A (zh) 2022-07-29 2022-07-29 数据读写控制方法、控制装置、计算机存储介质和电子设备

Publications (1)

Publication Number Publication Date
CN115237349A true CN115237349A (zh) 2022-10-25

Family

ID=83677794

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210907127.6A Pending CN115237349A (zh) 2022-07-29 2022-07-29 数据读写控制方法、控制装置、计算机存储介质和电子设备

Country Status (1)

Country Link
CN (1) CN115237349A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115952105A (zh) * 2022-12-05 2023-04-11 深圳市朗宇芯科技有限公司 一种基于数据缓存的数据传输方法、装置及存储介质

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115952105A (zh) * 2022-12-05 2023-04-11 深圳市朗宇芯科技有限公司 一种基于数据缓存的数据传输方法、装置及存储介质

Similar Documents

Publication Publication Date Title
CN111651384B (zh) 寄存器的读写方法、芯片、子系统、寄存器组及终端
CN113468097B (zh) 基于片上系统的数据交换方法
CN111080761B (zh) 一种渲染任务的调度方法、装置及计算机存储介质
CN102841871A (zh) 基于高速串行总线的DMA结构的pipeline读写方法
CN116225990A (zh) 基于fpga的多通道ddr读写仲裁装置
CN112199040A (zh) 存储访问方法及智能处理装置
CN113900974A (zh) 一种存储装置、数据存储方法及相关设备
CN109388370A (zh) 一种实现先入先出队列的方法及装置
CN115237349A (zh) 数据读写控制方法、控制装置、计算机存储介质和电子设备
CN113485672B (zh) 基于fifo存储器的信息生成方法、装置、设备及介质
US20070079015A1 (en) Methods and arrangements to interface a data storage device
CN113918233A (zh) 一种ai芯片控制方法、电子设备及ai芯片
CN108984148B (zh) 一种基于同步fifo存储器的数据存储的方法及存储器
CN109614086B (zh) 基于SystemC和TLM模型的GPU纹理缓冲区数据存储硬件及存储装置
CN114168503A (zh) 一种接口ip核控制方法、接口ip核、装置及介质
CN112100098B (zh) Ddr控制系统及ddr存储系统
CN116340217A (zh) 数据处理方法及相关装置
CN109935252B (zh) 存储器装置及其操作方法
CN107807888B (zh) 一种用于soc架构的数据预取系统及其方法
CN100365639C (zh) 先进先出仿真单元及逻辑验证仿真系统
JP2004318877A (ja) 知的な待ち方法
CN117033270B (zh) 一种芯片、设备以及数据处理方法
CN118467453B (zh) 一种数据传输方法、装置、设备、介质及计算机程序产品
JP2005346637A (ja) 先入れ先出しメモリ及びそれを用いた記憶媒体制御装置
CN110781118B (zh) 实现并行总线从模式的方法及装置、计算机设备、介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination