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CN115117052A - 提供增加的引脚接入点的集成电路及其设计方法 - Google Patents

提供增加的引脚接入点的集成电路及其设计方法 Download PDF

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CN115117052A
CN115117052A CN202210130051.0A CN202210130051A CN115117052A CN 115117052 A CN115117052 A CN 115117052A CN 202210130051 A CN202210130051 A CN 202210130051A CN 115117052 A CN115117052 A CN 115117052A
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CN
China
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cell
integrated circuit
pattern
lower pattern
extending
Prior art date
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Application number
CN202210130051.0A
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都桢湖
徐在禹
白尚训
柳志秀
俞炫圭
郑珉在
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

公开了提供增加的引脚接入点的集成电路及其设计方法。所述集成电路包括：第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距所述第一线路层的最小间距或者更远，其中，所述第一下图案对应于所述第一单元的引脚，并且与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。

Description

提供增加的引脚接入点的集成电路及其设计方法
相关申请的交叉引用
本申请基于并要求于2021年3月18日在韩国知识产权局提交的韩国专利申请No.10-2021-0035386和于2021年5月24日在韩国知识产权局提交的韩国专利申请No.10-2021-0066340的优先权，上述韩国专利申请的公开内容通过引用全部并入本文。
技术领域
本公开涉及一种集成电路，更具体地，涉及一种提供增加的引脚接入点的集成电路及其设计方法。
背景技术
由于半导体工艺的发展，器件的尺寸可以减小，并且集成电路中包括的器件的数目可以增加。集成电路可以包括用于连接器件的图案，并且图案由于器件的高集成度和减小的尺寸而具有复杂的结构。因此，将器件互连的布线对于集成电路的性能和效率而言至关重要。
发明内容
本公开通过提供增加的引脚接入点来提供表现出高性能和高效率的集成电路以及设计该集成电路的方法。
根据本发明构思的一方面，提供了一种集成电路，其可以包括：第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距由设计规则定义的作为在所述第一线路层上沿同一轨迹延伸的两个下图案之间的间距的最小间距或者更远，其中，所述第一下图案对应于所述第一单元的引脚，并且与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。
根据本发明构思的另一方面，提供了一种集成电路，其包括：第一单元，所述第一单元包括在第一线路层中分别沿着第一轨迹和第二轨迹在第一方向上延伸的第一下图案和第二下图案；以及第二单元，所述第二单元包括在所述第一线路层中分别沿着所述第一轨迹和所述第二轨迹在所述第一方向上延伸的第三下图案和第四下图案，其中，所述第一下图案与所述第三下图案相距最小间距或更远，并且与所述第一单元和所述第二单元之间的边界相距第一距离或更远，所述第二下图案与所述第四下图案相距所述最小间距或更远，并且与所述边界相距第二距离或更远，并且所述第一距离不同于所述第二距离。
根据本发明构思的另一方面，提供了一种设计集成电路的方法，所述方法包括：获得定义多个单元和所述多个单元之间的连接的输入数据；基于所述输入数据布设所述多个单元；基于所述输入数据对所述多个单元的多个引脚进行布线；以及产生定义所述集成电路的布图的输出数据，其中，对所述引脚进行布线包括：延伸第一下图案，所述第一下图案对应于第一单元的引脚并在第一线路层中沿第一方向延伸；在多个引脚接入点中的一个引脚接入点处设置通路，所述多个引脚接入点包括所述第一下图案的延伸部分的引脚接入点；以及产生第一上图案，所述第一上图案连接到所述通路并在第二线路层中沿与所述第一方向垂直的第二方向延伸。
根据本发明构思的另一方面，提供了一种集成电路，其包括：第一单元，所述第一单元包括在第一线路层中沿第一方向延伸的多个下图案和以第一节距沿垂直于所述第一方向的第二方向延伸的至少一个栅电极；填充单元，所述填充单元被设置为与所述第一单元相邻，并且具有与所述第一节距相同的宽度；第二单元，所述第二单元被布设为与所述填充单元相邻；以及多个上图案，所述多个上图案在第二线路层中以第二节距沿着多个轨迹在所述第二方向上延伸，其中，所述第二节距小于所述第一节距，并且所述多个下图案包括第一下图案，所述第一下图案延伸以在所述填充单元上方与所述多个轨迹中的第一轨迹相交。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1A至图1D是根据实施例的集成电路的布图的示例的俯视图；
图2是示出根据实施例的集成电路的布图的示图；
图3是根据实施例的集成电路的布图的俯视图；
图4A和图4B是根据实施例的集成电路的布图的示例的截面图；
图5A和图5B是根据实施例的集成电路的布图的示例的俯视图；
图6是根据实施例的集成电路的布图的俯视图；
图7A至图7C是根据实施例的集成电路的布图的示例的俯视图；
图8A和图8B是根据实施例的集成电路的布图的示例的俯视图；
图9A和图9B是根据实施例的集成电路的布图的示例的俯视图；
图10是根据实施例的制造集成电路的方法的流程图；
图11是根据实施例的设计集成电路的方法的流程图；
图12是根据实施例的集成电路的布图的俯视图；
图13是根据实施例的设计集成电路的方法的流程图；
图14A和图14B是根据实施例的集成电路的布图的示例的俯视图；
图15是根据实施例的设计集成电路的方法的流程图；
图16是根据实施例的设计集成电路的方法的流程图；
图17是示出根据实施例的片上系统(SoC)的框图；以及
图18是示出根据实施例的包括存储程序的存储器的计算系统的框图。
具体实施方式
本文所描述的所有实施例都是示例实施例，因此，本发明构思不限于此并且可以以各种其他形式来实现。
图1A至图1D是根据实施例的集成电路的布图的示例的俯视图。详细地，图1A至图1D是包括NAND2单元C1a、C1b、C1c和C1d以及在包括X轴和Y轴的平面上在NAND2单元C1a、C1b、C1c和C1d上延伸的布线的布图的示意性俯视图，该NAND2单元C1a、C1b、C1c和C1d对应于从两个输入产生输出的2输入NAND门。
在本文中，X轴方向和Y轴方向可以分别称为第一方向和第二方向，Z轴方向可以称为第三方向或垂直方向。包括X轴和Y轴的平面可以称为水平面，相对于其他组件在+Z方向上布设的组件可以被称为在其他组件的上方，相对于其他组件在-Z方向上布设的组件的方向可以被称为在其他组件下方。此外，组件的面积可以指组件在平行于水平面的平面中所占据的尺寸，组件的宽度可以指组件在与组件延伸的方向垂直的方向上的长度。此外，当组件耦接或电连接时，组件可以简称为连接。在附图中，为了便于图示，可能仅示出了一些层，并且为了表示不同线路层的上图案与下图案之间的连接，即使通路位于上图案下方该通路也可以被示为在该上图案上。此外，像线路层的图案那样由导电材料构成的图案可以称为导电图案，或者可以简称为图案。
集成电路可以包括多个单元。单元是集成电路中包括的布图单元，可以被设计为执行预定义的功能，也可以被称为标准单元。集成电路可以包括多个不同类型的单元，并且单元可以以多个行排列和布设。例如，如图1A至图1D所示，NAND2单元C1a、C1b、C1c和C1d均可以在Y轴方向上具有长度H并且可以布设在具有宽度H并且在X轴方向上延伸的行中。布设在一行中的如同NAND2单元C1a、C1b、C1c和C1d的单元可以被称为单高度单元，而跨彼此相邻的两个行或更多个行连续设置的单元(例如，图6的单元C08)可以被称为多高度单元。
如图1A至图1D所示，用于向NAND2单元C1a、C1b、C1c和C1d提供正电源电压VDD和负电源电压VSS(或地电位)的图案可以沿着行的边界在X轴方向上延伸。这些图案可以称为电源轨。此外，其中形成有P型晶体管的有源区和其中形成有N型晶体管的有源区可以在X轴方向上在一行内彼此平行地延伸。如图1A至图1D所示，至少一个有源图案可以在有源区中沿X轴方向延伸，并且有源图案可以与沿Y轴方向延伸的栅电极相交并形成晶体管。
在一些实施例中，当鳍型有源图案在X轴方向上延伸时，有源图案和栅电极可以形成鳍型场效应晶体管(FinFET)。本文描述的各种实施例针对包括FinFET的结构，但是显然这些实施例也可以应用于包括不同于FinFET的晶体管的结构。例如，有源图案可以包括在Z轴和/或Y轴方向上彼此分开并在X轴方向上延伸的多条纳米线，并且单元可以包括由纳米线和栅电极形成的栅极全环绕FET(GAAFET)。此外，有源图案可以包括在Z轴和/或Y轴方向上彼此间隔开并在X轴方向上延伸的多个纳米片，并且单元可以包括由纳米片和栅电极形成的多桥沟道FET(MBCFET)。此外，单元可以包括其中用于P型晶体管的纳米片和用于N型晶体管的纳米片通过电介质壁彼此分开的ForkFET，因此，N型晶体管和P型晶体管具有彼此靠近的结构。此外，单元可以包括具有如下结构的垂直FET(VFET)：源极/漏极区在Z轴方向上彼此间隔开，在它们之间具有沟道区，并且栅电极围绕沟道区。此外，单元可以包括场效应晶体管(FET)，如互补FET(CFET)、负CFET(NCFET)和碳纳米管(CNT)FET，并且还可以包括双极结型晶体管和其他3D晶体管。
在集成电路中，单元可以包括连接到单元外部的元件的引脚。例如，NAND2单元C1a、C1b、C1c和C1d可以包括在作为线路层的M1层中沿X轴方向延伸的图案，并且这些图案可以包括用于接收输入信号A和B的输入引脚以及用于输出输出信号Y的输出引脚。这些引脚中的至少一个可以通过引脚上的通路(即，V1层的通路)连接到在M2层中沿Y轴方向延伸的图案，M2层是M1层上方的上线路层。在一些实施例中，在一个线路层中延伸的图案可以具有方向性。例如，如图1A至图1D所示，M1层中的图案可以沿着第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，而M2层中的图案可以在Y轴方向上延伸。在本文中，M1层可以被称为下线路层，并且在M1层中沿X轴方向延伸的图案可以被称为下图案。此外，M2层可以被称为上线路层，并且在M2层中沿Y轴方向延伸的图案可以被称为上图案。
在一些实施例中，在线路层中，图案可以以不同于接触多晶节距(CPP)(即，栅电极在Y轴方向上延伸的节距)的节距在Y轴方向上延伸。例如，如图1A至图1D所示，栅电极可以以第一节距P1在Y轴方向上延伸，并且M2层中的图案可以以小于第一节距P1的第二节距P2在Y轴方向上延伸。因此，即使在同一单元上，也可以以各种方式设置上图案。换言之，上图案延伸所沿的Y轨迹可以以各种方式设置在同一单元上。尽管图1A至图1D示出了不同地设置在相同单元(即，NAND2单元C1a、C1b、C1c和C1d)上的上图案，但实施例不限于图1A至图1D所示的上图案。此外，下面将描述第一节距P1(或CPP)与第二节距P2之间的比为3:2的示例，但是实施例可以应用于其他比(例如，4:3)。
参照图1A和图1B，上图案可以包括与栅电极对准的上图案。这里，对准的组件可以具有在Z轴方向上交叠的中心轴。例如，图1A所示的M2层的五个图案中的两个图案可以在星号所指示的两个点处与栅电极对准，而其余三个M2层的图案不与栅电极对准。此外，图1B所示的M2层的五个图案中的两个图案可以在星号所指示的两个点处与栅电极对准，而M2层的其余三个图案不与栅电极对准。
参照图1C和图1D，上图案可以包括与源极/漏极接触对准的上图案。源极/漏极接触可以设置在栅电极之间，因此，如图1C和图1D所示，源极/漏极接触可以以第一节距P1在第二方向上延伸。例如，图1C所示的M2层的四个图案中的两个图案可以在星号所指示的两个点处与源极/漏极接触对准，而M2层的其余两个图案不与源极/漏极接触对准。此外，图1D所示的M2层的五个图案中的一个图案可以在与星号所指示的点处与源极/漏极接触对准，而M2层的其余四个图案不与源极/漏极接触对准。
如上所述，对应于单元的引脚的下图案可以通过设置在下图案上的通路连接到上图案。设置在引脚上的通路的位置可以取决于上图案延伸的位置。例如，如图1A至图1C所示，当上图案被不同地设置时，V1层的通路也可以不同地设置。因此，可以设置通路所在的位置，即，引脚接入点可以根据上图案的布置而变化。当连接单元的引脚时，引脚接入点的减少可能导致布线拥塞，而布线拥塞不仅会导致信号延迟，还导致集成电路的面积增加。
如下文参照附图所描述的，根据实施例，可以增加用于布线的引脚接入点，因此可以在集成电路中减少布线拥塞。此外，由于减少了布线拥塞，因此可以减小信号延迟，从而可以改善集成电路的性能。此外，由于减少了布线拥塞，所以可以减小布线的面积，从而可以提高集成电路的效率。此外，可以在设计集成电路的工艺期间容易地执行布线，因此可以缩短集成电路的上市时间。
图2是示出根据实施例的集成电路的布图的示图。详细地，图2的上部示出了集成电路中包括的在包括X轴和Y轴的平面上的单元之间的边界E周围的布图，而图2的下部示出了在沿图1的上部示出的线X-X'获得的截面。
参照图2，第一下图案M11和第二下图案M12可以沿着相同的X轨迹在X轴方向上延伸。第一下图案M11和第二下图案M12可以分别是被包括在不同单元中的引脚。如图2所示，第一下图案M11和第二下图案M12可以在X轴方向上彼此分开。在一些实施例中，第一下图案M11和第二下图案M12可以通过如下方式形成：通过M1切口分割在X轴方向上延伸的一个下图案，并且第一下图案M11和第二下图案M12可以在M1层的同一X轨迹内彼此分开最小间距。此外，第一下图案M11和第二下图案M12可以与两个相邻单元的边界E分开相同的距离。
第一上图案M21至第四上图案M24可以在M2层中沿着第一Y轨迹T21至第四Y轨迹T24在Y轴方向上延伸。对于第一下图案M11与第二上图案M22之间的连接，第一通路V11可以设置在第一下图案M11与第二轨迹T22相交的点处。此外，对于第二下图案M12和第四上图案M24之间的连接，第二通路V12可以设置在第二下图案M12与第四Y轨迹T24相交的点处。
线路层的图案可能需要在通路周围沿两个方向延伸特定长度或更长以与通路可靠连接，并且图案的延伸部分可以被称为通路交叠。当未确保通路交叠时，在半导体工艺期间可能无法按照设计形成图案和/或通路，因此，图案与通路之间的连接可能变得不可靠。参照图2，第二通路V12可以位于远离边界E的第四Y轨迹T24上，因此，第二下图案M12可以提供通路交叠(即，M1-V1交叠)。另一方面，第一通路V11可以位于靠近边界E的第二Y轨迹T22上，因此，由于远离边界E的第一下图案M11，可以确保没有通路交叠。因此，第一下图案M11与第二Y轨迹T22相交的点可以不用作引脚接入点，而第二下图案M12与第三Y轨迹T23相交的点也可以不用作引脚接入点。
如下文参照附图所描述的，根据实施例，第二下图案M12可以在X轴方向上缩短，并且第一下图案M11可以在X轴方向上延伸。因此，可以确保第一通路V11的通路交叠，并且第一下图案M11的延伸部分与第二Y轨迹T22相交的点可以用作引脚接入点。
图3是根据实施例的集成电路的布图的俯视图。详细地，图3是包括彼此相邻的第一AOI22单元C31和第二AOI22单元C32的布图的俯视图。如图3所示，第一AOI22单元C31和第二AOI22单元C32可以在同一行中彼此相邻地布设并且可以具有对称结构。如图3所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，上图案可以沿着M2层的第一Y轨迹T21至第十六Y轨迹T36在Y轴方向上延伸。
第一AOI22单元C31可以包括四个输入引脚A0、A1、B0和B1以及一个输出引脚Y。如图3所示，两个输入引脚A1和B0可以沿着M1层的第三轨迹T13在X轴方向上延伸，另外两个输入引脚A0和B1可以沿着M1层的第五轨迹T15在X轴方向上延伸，并且输出引脚Y可以沿着M2层的第五Y轨迹T25在Y轴方向上延伸。此外，第二AOI22单元C32可以包括四个输入引脚A0'、A1'、B0'和B1'以及一个输出引脚Y'。如图3所示，两个输入引脚A1'和B0'可以沿着M1层的第三X轨迹T13在X轴方向上延伸，另外两个输入引脚A0'和B1'可以沿着M1层的第五X轨迹T15在X轴方向上延伸，并且输出引脚Y'可以沿着M2层的第十二Y轨迹T32在Y轴方向上延伸。
引脚接入点的数目对于在有限区域内对包括多个引脚的单元(如第一AOI22单元C31和第二AOI22单元C32)进行布线会至关重要。如图3中的实心圆(●)所指示，在第一AOI22单元C31中，输入引脚A0可以具有三个引脚接入点，而其他输入引脚A1、B0和B1均可以各自具有两个引脚接入点。类似地，在第二AOI22单元32中，输入引脚A0'可以具有三个引脚接入点，而其他输入引脚A1、B0和B1均可以各自具有两个引脚接入点。
在Ml层的第三X轨迹T13上延伸的第一AOI22单元C31的输入引脚B0和第二AOI22单元C32的输入引脚B0'可以在第一AOI22单元C31与第二AOI22单元C32之间围绕边界E彼此分开距离D。此外，在M1层的第五X轨迹T15上延伸的第一AOI22单元C31的输入引脚B1和第二AOI22单元C32的输入引脚B1'也可以围绕边界彼此分开距离D。在一些实施例中，距离D可以等于或大于M1层的同一轨迹内的最小间距。
如上面参照图2所描述的，引脚不提供足够的通路交叠的点不能用作引脚接入点。例如，如图3中的空心圆(○)所示，第一AOI22单元C31的输入引脚B0和B1与M2层的第八轨迹T28相交的点不能用作引脚接入点。此外，第二AOI22单元C32的输入引脚B0'和B1'与M2层的第九轨迹T29相交的点不能用作引脚接入点。因此，沿着M2层的第八Y轨迹T28和第九Y轨迹T29延伸的上图案可以不用于对第一AOI22单元C31和第二AOI22单元C32的引脚进行布线，从而限制了布线自由度。
在一些实施例中，M1层的下图案可以通过多重图案化形成，因此可以减小下图案的节距。例如，可以同时形成沿M1层的第一X轨迹T11、第三X轨迹T13和第五X轨迹T15延伸的第一组下图案，并且可以同时形成沿M1层的第二X轨迹T12和第四X轨迹T14延伸的第二组下图案。
在一些实施例中，可以使用M1切口来分隔多组下图案中的一些组的下图案，因此可以简化制造集成电路的工艺。例如，作为第一组下图案的第一AOI22单元C31的输入引脚B0和第二AOI22单元C32的输入引脚B0'可以形成为单个下图案，然后通过M1切口彼此分开，因此彼此分开距离D，如图3所示。另一方面，可以通过至少一个子工艺同时形成作为第二组下图案的第一AOI22单元C31的下图案M12和M13以及第二AOI22单元C32的下图案M15和M16，因此彼此分开的距离大于距离D，如图3所示。
在一些实施例中，同一组的两个或更多个下图案可以通过共同的M1切口(即，具有在Y轴方向上延伸的形状的M1切口)彼此分隔开。例如，在Y轴方向上沿边界E延伸的一个M1切口可以用于第一AOI22单元C31的输入引脚B0和B1以及下图案M11，以及第二AOI22单元C32的输入引脚B0'和B1'以及下图案M14。
图4A和图4B是根据实施例的集成电路的布图的示例的截面图。详细地，图4A和图4B示出了沿线Y1-Y1'的图3的集成电路的不同截面的示例。虽然未在图4A和图4B中示出，但是可以在栅电极的侧表面上形成栅极间隔物，并且可以在栅电极与栅极间隔物之间以及栅电极的底表面上形成栅极介电层。此外，可以在接触和/或通路的表面上形成阻挡层。在下文中，将省略图4A和图4B中彼此相同的描述。
在一些实施例中，集成电路可以包括FinFET。参照图4A，衬底10可以包括体硅或绝缘体上硅(SOI)，并且作为非限制性示例，可以包括SiGe、绝缘体上硅锗(SGOI)、InSb、PbTe化合物、InAs、磷化物、GaAs或GaSb。场绝缘层20可以形成在衬底10上。作为非限制性示例，场绝缘层20可以包括SiO2、SiN、SiON、SiOCN或其中两种或更多种的组合。在一些实施例中，场绝缘层20可以围绕有源图案(即，鳍状物)的一些侧表面，如图4A所示。第一层间绝缘层31至第四层间绝缘层34可以形成在场绝缘层20中。
第一鳍状物F1至第四鳍状物F4可以在场绝缘层20上沿X轴方向延伸。器件隔离层ISO可以在第一鳍状物F1和第二鳍状物F2与第三鳍状物F3和第四鳍状物F4之间沿X轴方向延伸，并且第一有源区RX1和第二有源区RX2可以通过器件隔离层ISO彼此分隔开。第一鳍状物F1至第四鳍状物F4可以穿过场绝缘层20并且与在Y轴方向上延伸的栅电极G相交。在一些实施例中，集成电路中的鳍状物的数目可以不同于图4A所示的鳍状物的数目。
作为非限制性示例，栅电极G可以包括Ti、Ta、W、Al、Co或其中两种或更多种的组合，或者可以包括非金属如Si或SiGe。此外，栅电极G可以通过堆叠两种或更多种导电材料来形成。例如，栅电极G可以包括含有TiN、TaN、TiC、TaC、TiAlC或其中两种或更多种的组合的功函数调整层以及含有W或Al的填充导电层。栅极接触CB可以穿过第二层间绝缘层32并连接到栅电极G，栅极通路VB可以穿过第三层间绝缘层33并连接到栅极接触CB和输入引脚A1。因此，输入引脚A1可以通过栅极通路VB和栅极接触CB电连接到栅电极G。在一些实施例中，与图4A中所示的不同，可以省略栅极接触CB，并且输入引脚A1可以通过穿过第二层间绝缘层32和第三层间绝缘层33的栅极通路电连接到栅电极G。
在一些实施例中，集成电路可以包括具有栅极全环绕(GAA)结构的晶体管，在GAA结构中，纳米线或纳米片被栅电极包围。例如，如图4B所示，在第一有源区RX1中，包括三个纳米片NS11、NS12和NS13的第一纳米片堆叠NS1可以穿过栅电极G并在X轴方向上延伸。第一纳米片堆叠NS1可以掺杂有N型杂质并且可以形成NFET。此外，在第二有源区RX2中，包括三个纳米片NS21、NS22和NS23的第二纳米片堆叠NS2可以穿过栅电极G并在X轴方向上延伸。第二纳米片堆叠NS2可以掺杂有P型杂质并构成PFET。在一些实施例中，纳米片堆叠中的纳米片的数目可以不同于图4B所示的纳米片的数目。
图5A和图5B是根据实施例的集成电路的布图的示例的俯视图。详细地，图5A是包括彼此相邻的第一AOI22单元C41和第二AOI22单元C42的布图的俯视图，图5B是其中上图案设置在图5A的第一AOI22单元C41和第二AOI22单元C42上的布图的俯视图。如图5A和图5B所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第一Y轨迹T21至第十六Y轨迹T36在Y轴方向上延伸。在下文中，将省略与上面参照图3给出的描述相同的描述。
在一些实施例中，单元的引脚可以延伸，并且引脚的延伸部分可以具有引脚接入点。例如，如图5A所示，第一AOI22单元C41的输入引脚B0可以在X轴方向上缩短，因此，第一AOI22单元C41的输入引脚B0可以比图3的输入引脚B0距边界E更远。第二AOI22单元C42的输入引脚B0'可以在X轴方向上延伸至与第一AOI22单元C41的输入引脚B0相距第一距离D1，因此，第二AOI22单元C42的输入引脚B0'可以比图3的输入引脚B0'更靠近边界E。在一些实施例中，第一距离D1可以等于或大于M1层的同一轨迹内的最小间距。结果，第一AOI22单元C41的输入引脚B0可以比第二AOI22单元C42的输入引脚B0'距边界E更远。在一些实施例中，与图5A所示的不同，第二AOI22单元C42的输入引脚B0'可以不与边界E相交。由于第二AOI22单元C42的输入引脚B0'的延伸，第二AOI22单元C42的输入引脚B0'与M2层的第九Y轨迹T29相交的点可以用作引脚接入点。因此，第二AOI22单元C42的输入引脚B0'可以具有三个引脚接入点，并且与图3所示的示例不同，图5A中的沿着M2层的第九Y轨迹T29延伸的上图案可以用于对第二AOI22单元C42的输入引脚B0'进行布线。此外，尽管第一AOI22单元C41的输入引脚B0的长度小于图3的输入引脚B0的长度，但是第一AOI22单元C41的输入引脚B0也可以具有两个引脚接入点。
参照图5A，第二AOI22单元C42的输入引脚B1'可以在X轴方向上缩短，因此，第二AOI22单元C42的输入引脚B1'可以比图3的输入引脚B1'距边界E更远。第一AOI22单元C41的输入引脚B1可以在X轴方向上延伸至与第二AOI22单元C42的输入引脚B1'相隔第二距离D2，因此，第一AOI22单元C41的输入引脚B1可以比图3的输入引脚B1更靠近边界E。在一些实施例中，第二距离D2可以等于或大于M1层的同一轨迹内的最小间距。结果，第二AOI22单元C42的输入引脚B1'可以比第一AOI22单元C41的输入引脚B1距边界E更远。在一些实施例中，与图5A所示的不同，第一AOI22单元C41的输入引脚B1可以不与边界E相交。由于第一AOI22单元C41的输入引脚B1的延伸，第一AOI22单元C41的输入引脚B1与M2层的第八Y轨迹T28相交的点可以用作引脚接入点。因此，第一AOI22单元C41的输入引脚B1可以具有三个引脚接入点，并且与图3所示的示例不同，图5A中的沿着M2层的第八Y轨迹T28延伸的上图案可以用于对第一AOI22单元C41的输入引脚B1进行布线。此外，尽管第二AOI22单元C42的输入引脚B1'的长度小于图3的输入引脚B1'的长度，但是第二AOI22单元C42的输入引脚B1'仍可以具有两个引脚接入点。
参照图5B，上图案可以沿着M2层的第一Y轨迹T21至第十六Y轨迹T36在Y轴方向上延伸。在一些实施例中，图5B的上图案中的至少一些上图案的长度可以与图5B所示的长度不同。如上所述，第二AOI22单元C42的输入引脚B0'与M2层的第九Y轨迹T29相交的点可以用作引脚接入点，因此，可以设置将第二AOI22单元C42的输入引脚B0'和第一上图案M21互连的V1层的通路。此外，第一AOI22单元C41的输入引脚B1与M2层的第八Y轨迹T28相交的点可以用作引脚接入点，因此，可以设置将第一AOI22单元C41的输入引脚B1和第二上图案M22互连的V1层的通路。
图6是根据实施例的集成电路50的布图的俯视图。如图6所示，集成电路50可以包括布设在第一行R1至第三行R3中的多个单元C01至C12，并且不仅可以包括单高度单元，而且还包括多高度单元(即，C08)。电源轨可以沿着第一行R1至第三行R3的边界在X轴方向上延伸。第一行R1至第三行R3可以具有第一高度H1至第三高度H3。在一些实施例中，第一高度H1至第三高度H3可以相同，或者第一高度H1至第三高度H3中的至少两个可以不同。
在一些实施例中，集成电路50不仅可以包括具有引脚并执行预定义的功能的单元(即，功能单元)，而且还包括填充单元。如上面参照图3描述的，当在有限区域内包括多个引脚的单元(即，具有高引脚密度的单元)彼此相邻地布设时，可以布设填充单元以确保额外的引脚接入点。例如，如图6所示，在第一行R1中，可以在两个单元C02和C03之间插入一个填充单元，并且可以在两个单元C04和C05之间插入一个填充单元。此外，在第二行R2中，可以在两个单元C08和C09之间插入填充单元，并且在第三行R3中，可以在两个单元C11和C08之间插入填充单元。在一些实施例中，填充单元可以具有与栅电极的第一节距P1对应的宽度(即，在X轴方向上的长度)，即，1CPP的宽度。
在一些实施例中，与填充单元相邻的功能单元的引脚可以延伸到填充单元中，并且引脚的延伸部分可以具有引脚接入点。如上面参照图1A至图1D所描述的，栅电极之间的第一节距P1可以不同于上图案之间的第二节距P2，因此，如下面参照图7A和图7B所描述的，可以布设填充单元以提供额外的引脚接入点。
图7A至图7C是根据实施例的集成电路的布图的示例的俯视图。详细地，图7A是包括填充单元C61和AOI22单元C62的布图的俯视图，图7B是包括AOI22单元C63和填充单元C64的布图的俯视图，图7C是上图案设置在AOI22单元C63和填充单元C64上的布图的俯视图。图7A的AOI22单元C63和图7B的AOI22单元C63均可以具有包括从图3的第一AOI22单元C31延伸的引脚的结构。在下文中，将参照图3描述图7A至图7C。
参照图7A，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第一Y轨迹T21至第九Y轨迹T29在Y轴方向上延伸。如图7A所示，填充单元C61可以位于AOI22单元C62的左侧。AOI22单元C62的输入引脚A0和A1可以跨边界E延伸到填充单元C61中，因此，如图7A中的实心圆●所示，可以在延伸的输入引脚A0和A1与M2层的第二X轨迹T22(或边界E)相交的点处额外产生两个引脚接入点。然而，在延伸的输入引脚A0和A1与M2层的第一Y轨迹T21彼此相交的点处，通路交叠可能不足。因此，如图7A中的空心圆○所示，延伸的输入引脚A0和A1与M2层的第一Y轨迹T21相交的点不能用作引脚接入点。
参照图7B，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第二Y轨迹T22至第十一Y轨迹T31在Y轴方向上延伸。如图7B所示，填充单元C64可以位于AOI22单元C63的右侧。AOI22单元C63的输入引脚B0和B1可以跨边界E延伸到填充单元C64中，因此，如图7B中的实心圆●所指示，可以在延伸的输入引脚B0和B1与M2层的第九Y轨迹T29和第十Y轨迹T30相交的点处额外产生四个引脚接入点。因此，图7B的AOI22单元C63可以具有比图7A的AOI22单元C62更多的引脚接入点，从而提供更高的布线自由度。
与图7B的填充单元C64一样，在设计集成电路的过程中，可以从可以布设在功能单元两侧的两个填充单元之中，选择提供更多额外引脚接入点的填充单元，并且可以将所选择的填充单元设置在功能单元的一侧。例如，可以将两个填充单元之中的形成额外引脚接入点的填充单元设置为与功能单元相邻。
参照图7C，上图案可以沿着M2层的第二Y轨迹T22至第十一Y轨迹T31在Y轴方向上延伸。在一些实施例中，图7C的上图案中的至少一些上图案的长度可以与图7C所示的长度不同。如上所述，AOI22单元C63的输入引脚B1与M2层的第九Y轨迹T29相交的点可以用作引脚接入点，因此，可以设置将AOI22单元C63的输入引脚B1与M2层的第一上图案M21互连的V1层的通路。此外，AOI22单元C63的输入引脚B0与M2层的第十Y轨迹T30相交的点可以用作引脚接入点，因此，可以设置将AOI22单元C63的输入引脚B0与M2层的第二上图案M22互连的V1层的通路。
图8A和图8B是根据实施例的集成电路的布图的示例的俯视图。详细地，图8A是包括AOI22单元C7的布图的俯视图，图8B是上图案设置在图8A的AOI22单元C7上的布图的俯视图。如图8A和图8B所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第一至第八Y轨迹T21至T28在Y轴方向上延伸。
参照图8A，AOI22单元C7可以包括四个输入引脚A0、A1、B0和B1以及一个输出引脚Y。如图8A所示，输入引脚A0可以沿着M1层的第三X轨迹T13在X轴方向上延伸并且可以具有三个引脚接入点。输入引脚B1可以沿着M1层的第三X轨迹T13在X轴方向上延伸并且可以具有两个引脚接入点。输入引脚B0可以沿着M1层的第四X轨迹T14在X轴方向上延伸并且可以具有两个引脚接入点。输入引脚A1可以沿着M1层的第五X轨迹T15在X轴方向上延伸并且可以具有两个引脚接入点。此外，输出引脚Y可以沿着M2层的第五Y轨迹T25在Y轴方向上延伸。用于与通过输入引脚A0、A1、B0和B1输入的输入信号以及通过AOI22单元C7的输出引脚Y输出的输出信号不同的内部信号的第一下图案M11可以沿着M1层的第一X轨迹T11在X轴方向上延伸。
参照图8B，上图案可以沿着M2层的第一Y轨迹T21至第八Y轨迹T28在Y轴方向上延伸。在一些实施例中，图8B的上图案中的至少一些上图案的长度可以与图8B所示的长度不同。如图8B所示，通路可以设置在图8A的一些引脚接入点处，并且引脚可以通过通路连接到上图案。例如，输入引脚A1可以通过设置在输入引脚A1与M2层的第二Y轨迹T22相交的点处的通路连接到第一上图案M21，并且输入引脚A0可以通过设置在输入引脚A0与M2层的第三Y轨迹T23相交的点处的通路连接到第二上图案M22。
当引脚接入点密集地设置在Ml层中的彼此相邻的轨迹(例如，Ml层的第三X轨迹T13至第五X轨迹T15)处时，如图8A所示，可以仅在引脚接入点中的与M2层的一个Y轨迹相交的一个引脚接入点处设置通路。另一方面，如下面参照图9A和图9B所描述的，当引脚接入点分散在彼此分开的轨迹上时，通路可以设置在引脚接入点中的与M2层的一个Y轨迹相交的两个或更多个引脚接入点处。
图9A和图9B是根据实施例的集成电路的布图的示例的俯视图。详细地，图9A是包括AOI22单元C8的布图的俯视图，图9B是上图案设置在图9A的AOI22单元C8上的布图的俯视图。如图9A和图9B所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第一Y轨迹T21至第八Y轨迹T28在Y轴方向上延伸。
参照图9A，AOI22单元C8可以包括四个输入引脚A0、A1、B0和B1以及一个输出引脚Y。如图9A所示，输入引脚A0可以沿着M1层的第一X轨迹T11在X轴方向上延伸，并且可以具有三个引脚接入点。输入引脚B1可以沿着M1层的第三X轨迹T13在X轴方向上延伸，并且可以具有两个引脚接入点。输入引脚B0可以沿着M1层的第四X轨迹T14在X轴方向上延伸，并且可以具有两个引脚接入点。输入引脚A1可以沿着M1层的第五X轨迹T15在X轴方向上延伸，并且可以具有两个引脚接入点。
在图9A的AOI22单元C8中，用于内部信号的第一下图案M11可以沿着M1层的第二X轨迹T12在X轴方向上延伸，并且输入引脚A0可以沿着M1层的第一X轨迹T11在X轴方向上延伸。因此，与图8A的输入引脚A0和A1相比，在输入引脚A0和A1与M2层的第二Y轨迹T22和第三Y轨迹T23相交的点处具有引脚接入点的输入引脚A0和A1可以在Y轴方向上彼此相距更远。
参照图9B，上图案可以沿着M2层的第一Y轨迹T21至第八Y轨迹T28在Y轴方向上延伸。在一些实施例中，图9B的上图案中的至少一些上图案的长度可以与图9B所示的长度不同。如图9B所示，通路可以设置在图9A的一些引脚接入点处，并且引脚可以通过通路连接到上图案。例如，输入引脚A0可以通过设置在输入引脚A0与M2层的第二Y轨迹T22相交的点处的通路连接到第三上图案M23，并且输入引脚A1可以通过设置在输入引脚A1与M2层的第二Y轨迹T22相交的点处的通路连接到第四上图案M24。M2层的同一轨迹(即，第二Y轨迹T22)上的第三上图案M23和第四上图案M24可以在Y轴方向上彼此分开第三距离D3，第三距离D3可以等于或大于M2层的同一轨迹内的最小间距。在一些实施例中，可以通过经由M2切口分割沿着M2层的第二Y轨迹T22延伸的一个上图案来形成第三上图案M23和第四上图案M24，并且第三上图案M23和第四上图案M24可以在M2层的同一轨迹内以最小间距彼此分开。
如图9B所示，用于两个输入引脚A0和A1的通路可以设置在M2层的第二Y轨迹T22上，因此，沿着M2层的另一轨迹延伸的上图案可以用于对另一信号进行布线。例如，图8B中的沿着M2层的第二Y轨迹T23延伸的第二上图案M22可以用于对AOI22单元C7的输入引脚A0进行布线，而图9B中的沿着M2层的第三Y轨迹T23延伸的第五上图案M25可以独立地用于AOI22单元C8的布线信号。因此，可以提高布线自由度，并且可以减少布线拥塞。
图10是根据实施例的制造集成电路(IC)的方法的流程图。详细地，图10是示出制造提供增加的引脚接入点的集成电路IC的方法的示例的流程图。如图10所示，制造集成电路IC的方法可以包括多个操作S10、S30、S50、S70和S90。
单元库(或标准单元库)D12可以包括关于单元的信息，例如，功能信息、特征信息、布图信息等。在一些实施例中，单元库D12可以定义包括沿着下层的轨迹中的最外面的轨迹延伸的引脚的单元，如上面参照图9A所描述的。在一些实施例中，单元库D12可以定义包括具有缩短的长度的下图案的单元，如稍后参照图12所描述的。设计规则D14可以包括集成电路IC的布图需要遵守的条件。例如，设计规则D14可以包括关于图案间距、图案的最小宽度、线路层的布线方向等的要求。在一些实施例中，设计规则D14可以定义线路层的相同轨迹内的最小间距。
在操作S10中，可以执行用于从寄存器传输级(RTL)数据D11生成网表D13的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合工具)可以参考单元库D12根据以超高速集成电路(VHSIC)硬件描述语言(VHDL)和Verilog构成的RTL数据D11来执行逻辑综合，从而生成包括比特流或网表的网表D13。网表D13可以对应于下面描述的布局布线的输入并且在本文中可以被称为输入数据。
在操作S30中，可以布设单元。例如，半导体设计工具(例如，布局布线工具)可以参考单元库D12来布设在网表D13中使用的单元。在一些实施例中，半导体设计工具不仅可以布设在网表D13中使用的单元，而且还可以布设额外的单元(例如，填充单元)。下面参照图15描述操作S30的示例。
在操作S50中，可以对单元的引脚进行布线。例如，半导体设计工具可以产生将所布设的单元的输出引脚和输入引脚电连接的互连件，并产生定义所布设的单元和互连件的布图数据D15。互连件可以包括通路层的通路和/或线路层的图案。布图数据D15可以具有类似图形数据系统II(GDSII)的格式并且可以包括关于单元和互连件的几何信息。半导体设计工具在对单元的引脚进行布线时可以参考设计规则D14。布图数据D15可以对应于布局布线的输出并且在本文中可以被称为输出数据。操作S50可以单独地被称为设计IC的方法，或者操作S30和操作S50可以统称为设计IC的方法，下面将参照图11至图15描述操作S50的示例。
在操作S70中，可以执行用于制造掩模的操作。例如，用于校正由于光刻中的光的特性(例如，折射)引起的失真的光学邻近校正(OPC)可以应用于布图数据D15。掩模上的图案可以被定义为基于应用了OPC的数据形成将设置在多个层中的图案，并且可以制造用于形成每一层的图案的至少一个掩模(或光掩模)。在一些实施例中，可以在操作S70中有限地修改IC的布图，并且在操作S70中对IC的有限修改可以是用于优化IC结构的后处理并且可以被称为设计抛光。
在操作S90中，可以执行用于制造集成电路IC的操作。例如，可以通过使用在操作S70中制造的至少一个掩模对多个层进行图案化来制造集成电路IC。例如，前道工序(FEOL)可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅电极以及形成源极和漏极，并且可以通过FEOL在衬底上形成如晶体管、电容器和电阻器的单独器件。此外，例如，后道工序(BEOL)可以包括如栅极、源极区和漏极区的硅化、添加电介质、平坦化、形成孔、添加金属层、形成通路和形成钝化层的操作，并且如晶体管、电容器和电阻器的各个器件可以通过BEOL相互连接。在一些实施例中，可以在FEOL与BEOL之间形成中道工序(MOL)，并且可以在各个元件上形成接触。接下来，IC可以封装在半导体封装件中并用作各种应用的组件。
图11是根据实施例的设计集成电路的方法的流程图。详细地，图11的流程图示出了图10的操作S50的示例。如上面参照图10所描述的，可以在图11的操作S50'中对单元的引脚进行布线。如图11所示，操作S50'可以包括多个操作S52、S54和S56。
参照图11，在操作S52中可以延伸下图案。在一些实施例中，如上面参照图5A、图7A和图7B所描述的，单元的引脚可以在X轴方向上延伸以靠近关于相邻单元的边界。在一些实施例中，引脚可以延伸到与相邻单元的在相同轨迹处延伸的下图案至少相距根据设计规则的最小间距。在一些实施例中，引脚可以延伸到相邻单元中并且与单元之间的边界相交。下面参照图13描述操作S52的示例。
在操作S54中，可以在多个引脚接入点中的一个引脚接入点处设置通路。单元中包括的引脚可以均具有至少一个引脚接入点。此外，在操作S52中延伸的引脚可以在延伸部分处具有至少一个额外的引脚接入点。因此，可以在包括位于延伸部分的额外引脚接入点的多个引脚接入点之一处设置通路。接下来，在操作S56中，可以产生上图案。例如，可以产生连接到在操作S54中设置的通路并在Y轴方向上延伸的上图案。
图12是根据实施例的集成电路的布图的俯视图。详细地，图12是包括彼此相邻的第一AOI22单元C111和第二AOI22单元C112的布图的俯视图。如图12所示，第一AOI22单元C111和第二AOI22单元C112可以在同一行中彼此相邻布设。如图12所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，上图案可以沿着M2层的第一Y轨迹T21至第十六Y轨迹T36在Y轴方向上延伸。
第一AOI22单元C111和第二AOI22单元C112可以包括缩短的引脚。例如，第一AOI22单元C111可以包括比图3的输入引脚B0短的输入引脚B0，并且可以在图12的输入引脚B0处保持两个引脚接入点。此外，第二AOI22单元C112可以包括比图3的输入引脚B0'短的输入引脚B0'，并且可以在图12的输入引脚B0'处保持两个引脚接入点。因此，输入引脚B0可以与边界E相距第四距离D4，并且输入引脚B0'也可以与边界E相距第四距离D4。
如以上参照图11所描述的，引脚可以延伸以确保额外的引脚接入点，并且单元可以包括缩短到与相邻单元的引脚的延伸不相干扰的引脚。例如，在图10的操作S30中，如图12所示，可以布设第一AOI22单元C111和第二AOI22单元C112，并且可以如图5A的第一AOI22单元C41和第二AOI22单元C42一样，在图11的操作S52中延伸图12的输入引脚B0'和B1中的至少一个，来修改第一AOI22单元C111和第二AOI22单元C112。
图13是根据实施例的设计集成电路的方法的流程图。详细地，图13是示出图11的操作S52的示例的流程图。如上面参照图11所描述的，可以在图13的操作S52'中延伸下图案。如图13所示，操作S52'可以包括操作S52_2和操作S52_4。
参照图13，在操作S52_2中，可以合并下图案。例如，分别包括在彼此相邻地布设的单元中并在同一轨迹上延伸的下图案可以通过延伸而合并。
在操作S52_4中，可以在合并后的下图案处设置切口。切口可以将合并后的下图案分开，并且由切口分开的下图案可以在下线路层(即，M1层)的同一轨迹内彼此分开最小间距。
图14A和图14B是根据实施例的集成电路布图的示例的俯视图。详细地，图14A的俯视图示出了在彼此相邻的第一AOI22单元C131和第二AOI22单元C132处执行图13的操作S52'，并且图14B的俯视图示出了在彼此相邻的第一AOI22单元C133和第二AOI22单元C134处执行图13的操作S52'。在下文中，将省略图14A和图14B的彼此相同的描述。
参照图14A，第一AOI22单元C131和第二AOI22单元C132可以彼此相邻地布设在同一行中。如图14A所示，下图案可以沿着M1层的第一X轨迹T11至第五X轨迹T15在X轴方向上延伸，并且上图案可以沿着M2层的第一Y轨迹T21至第十六Y轨迹T36在Y轴方向上延伸。
在布设了第一AOI22单元C131和第二AOI22单元C132之后，半导体设计工具可以通过延伸下图案来合并第一AOI22单元C131和第二AOI22单元C132的下图案。例如，如图14A所示，第一AOI22单元C131的输入引脚B0和/或第二AOI22单元C132的输入引脚B0'可以延伸，因此，第一AOI22单元C131的输入引脚B0和第二AOI22单元C132的输入引脚B0'可以合并。此外，第一AOI22单元C131的输入引脚B1和/或第二AOI22单元C132的输入引脚B1'可以延伸，因此，第一AOI22单元C131的输入引脚B1和/或第二AOI22单元C132的输入引脚B1'可以合并。
在一些实施例中，可以在合并后的下图案处进行下线路层的切割。例如，如图14A所示，第一切口X1可以位于其中第一AOI22单元C131的输入引脚B0和第二AOI22单元C132的输入引脚B0'合并的下图案处，并且第二切口X2可以位于其中第一AOI22单元C131的输入引脚B1和第二AOI22单元C132的输入引脚B1'合并的下图案处。在一些实施例中，切口可以不与边界E对准。例如，如图14A所示，第一切口X1的中心点可以在边界E的左侧。因此，第二AOI22单元C132的输入引脚B0'可以在输入引脚B0'与M2层的第九Y轨迹T29相交的点处具有额外的引脚接入点。此外，第二切口X2的中心点可以位于边界E的右侧。因此，第一AOI22单元C131的输入引脚B1可以在输入引脚B1与M2层的第八Y轨迹T28相交的点处具有额外的引脚接入点。如图14A所示，被第一切口X1和第二切口X2分开的下图案可以彼此分开第五距离D5，其中，第五距离D5可以对应于M1层的相同轨迹内的最小间距。
参照图14B，第一AOI22单元C133和第二AOI22单元C134可以彼此相邻地布设在同一行中。在一些实施例中，可以在两个或更多个合并后的下图案处进行下线路层的切割。例如，如图14B所示，第三切口X3可以位于其中第一AOI22单元C133的输入引脚B0与第二AOI22单元C134的输入引脚B0'合并的下图案和其中第一A0I22单元C133的输入引脚B1与第二AOI22单元C134的输入引脚B1'合并的下图案处。如图14B所示，第三切口X3可以在Y轴方向上延伸并将在M1层的第三X轨迹T13和第五X轨迹T15处延伸的下图案分隔开。如图14B所示，被第三切口X3分开的下图案可以彼此分开第六距离D6，并且在一些实施例中，第六距离D6可以与图14A的第五距离D5相同。在一些实施例中，当容易对第一AOI22单元C133的输入引脚B0和B1进行布线并且不易对第二AOI22单元C134的输入引脚B0'和B1'进行布线时，半导体设计工具可以通过第三切口X3增加第二AOI22单元C134的输入引脚B0'和B1'的引脚接入点，如图14B所示。
图15是根据实施例的设计集成电路的方法的流程图。详细地，图15的流程图示出了图10的操作S30和操作S50的示例。如上面参照图10所描述的，可以在图15的操作S30'中布设单元，并且可以在图15的操作S50"中对单元的引脚进行布线。如图15所示，操作S30'可以包括操作S32和操作S34，并且操作S50"可以包括操作S52'、操作S54'和操作S56'。
参照图15，在操作S32中，可以布设功能单元。功能单元可以指由图10的网表D13使用的单元。半导体设计工具可以将单高度单元布设在一系列行中的一行中，并将多高度单元布设在两个或更多个连续行中。
在操作S34中，可以靠近功能单元布设填充单元。如上面参照图6所描述的，填充单元可以插入在功能单元之间以对功能单元的引脚进行布线。如上面参照图7A至图7C所描述的，可以布设更适合于在能够布设在功能单元两侧的填充单元之间布线的填充单元。下面参照图16描述操作S34的示例。
在操作S52'中，可以使下图案延伸到填充单元中。例如，半导体设计工具可以使功能单元的至少一个引脚延伸到填充单元中，并且延伸后的引脚可以穿过功能单元与填充单元之间的边界。
在操作S54'中，可以在多个引脚接入点中的一个引脚接入点处布置通路。包括在单元中的引脚可以各自具有至少一个引脚接入点。此外，在操作S52'中延伸的引脚可以在延伸部分处具有至少一个额外的引脚接入点。因此，可以在包括位于延伸部分处的额外引脚接入点的多个引脚接入点中的一个引脚接入点处设置通路。接下来，在操作S56'中，可以产生上图案。例如，可以产生连接到在操作S54中设置的通路的上图案。
图16是根据实施例的设计集成电路的方法的流程图。详细地，图16是示出图15的操作S34的示例的流程图。如上面参照图15所描述的，在图16的操作S34'中，可以将填充单元布设为与功能单元相邻。如图16所示，操作S34'可以包括操作S34_2和操作S34_4。在一些实施例中，操作S34'可以仅包括操作S34_2或操作S34_4。
参照图16，在操作S34_2中，可以布设提供更多引脚接入点的填充单元。例如，如上面参照图7A至图7C所描述的，可以布设在功能单元两侧的两个填充单元可以提供不同数目的额外的引脚接入点。半导体设计工具可以从两个填充单元之间确定提供更多引脚接入点的填充单元，并且将所确定的填充单元布设为与功能单元相邻。在一些实施例中，半导体设计工具可以确定并设置提供额外引脚接入点的填充单元。
在操作S34_4中，可以基于功能单元的性质来布设填充单元。例如，如上面参照图7A至图7C所描述的，可以根据功能单元(或功能单元中包括的栅电极)与上线路层的轨迹之间的相对位置来确定提供更多引脚接入点的填充单元，从而可以提前定义提供更多引脚接入点的填充单元的条件。例如，如图7A和图7B所示，被设置成与功能单元的两个边界当中的不与上线路层的轨迹相交的边界相邻的填充单元可以更合适，并且半导体设计工具可以参考预定义的条件来布设填充单元。
在一些实施例中，如图7A的AOI22单元C62，功能单元可以包括上图案。因此，功能单元与上线路层的轨迹之间的相对位置可以是固定的，并且更合适的填充单元的位置也可以是固定的。在一些实施例中，图10的单元库D12可以包括在单元的性质中指示填充单元的位置的信息(例如，名称等)，并且半导体设计工具可以参考该信息来布设填充单元。此外，在一些实施例中，由一些实施例参考的用于布设单元的文件可以包括根据填充单元的位置对功能单元进行分组的信息。
图17是示出根据实施例的片上系统(SoC)160的框图。SoC 160是半导体器件并且可以包括根据实施例的集成电路。SoC 160是如用于在一个芯片上执行各种功能的知识产权(IP)的复杂功能块的实现。可以基于根据实施例的设计集成电路的方法来设计SoC 160。因此，可以实现基于减少的布线拥塞提供高性能和高效率的SoC 160。参照图17，SoC 160可以包括调制解调器162、显示控制器163、存储器164、外部存储器控制器165、中央处理单元(CPU)166、事务单元167、电源管理集成电路(PMIC)168以及图形处理单元(GPU)169，其中，SoC 160的功能块可以通过系统总线161相互通信。
能够以最高级别控制SoC 160的操作的CPU 166可以控制其他功能块162至169的操作。调制解调器162可以解调从SoC 160的外部接收的信号或调制在SoC 160内部生成的信号并将调制信号发送到外部。外部存储器控制器165可以控制用于向连接到SoC 160的外部存储器件发送数据和从连接到SoC 160的外部存储器件接收数据的操作。例如，可以在外部存储器控制器165的控制下，将存储在外部存储器件中的程序和/或数据提供给CPU 166或GPU 169。GPU 169可以执行与图形处理相关的程序指令。GPU 169可以通过外部存储器控制器165接收图形数据或通过外部存储器控制器165向SoC 160的外部发送经GPU 169处理的图形数据。事务单元167可以监控功能块的数据事务，并且PMIC 168可以在事务单元167的控制下控制提供给功能块的电力。显示控制器163可以控制SoC 160外部的显示器(或显示装置)，从而向显示器发送在SoC 160内部生成的数据。存储器164可以包括如电可擦除可编程只读存储器(EEPROM)和闪存的非易失性存储器，或如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器。
图18是示出根据示例实施例的包括存储程序的存储器的计算系统170的框图。根据实施例的设计集成电路的方法(例如，图10的方法)中包括的至少一些操作可以由计算系统(或计算机)170执行。
计算系统170可以是如台式计算机、工作站或服务器的固定计算系统，或者是如膝上型计算机的便携式计算系统。如图18所示，计算系统170可以包括处理器171、输入/输出装置172、网络接口173、RAM 174、ROM 175和存储装置176。处理器171、输入/输出装置172、网络接口173、RAM 174、ROM 175和存储装置176可以连接到总线177并且可以通过总线177彼此通信。
处理器171可以被称为处理单元，并且例如可以包括能够执行任意指令集(例如，Intel Architecture-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM、IA-64等)的至少一个核，例如微处理器、应用处理器(AP)、数字信号处理器(DSP)、图形处理单元(GPU)等。例如，处理器171可以通过总线177访问存储器(即，RAM 174或ROM 175)，并且可以执行存储在RAM 174或ROM 175中的指令。
RAM 174可以存储用于根据实施例的设计集成电路的方法的程序174_1或程序174_1的至少一部分，并且程序174_1可以指示处理器171执行设计集成电路的方法(例如，图10的方法)中包括的至少一些操作。换言之，程序174_1可以包括能够由处理器171执行的多个指令，且程序174_1中包括的指令可以指示处理器171执行例如图10的流程图中包括的至少一些操作。
即使当供应给计算系统170的电力被切断时，存储装置176也不会丢失所存储的数据。例如，存储装置176可以包括非易失性存储器件或如磁带、光盘或磁盘的存储介质。此外，存储装置176可以从计算系统170拆卸。根据实施例，存储装置176可以存储程序174_1，并且在程序174_1被处理器171执行之前，程序174_1或其至少一部分可以被加载到RAM174。或者，存储装置176可以存储以编程语言编写的文件，并且通过编译器等从文件生成的程序174_1或者程序174_1的至少一部分可以被加载到RAM 174。另外，如图18所示，存储装置176可以存储数据库176_1，并且数据库176_1可以包括设计集成电路所需的信息，例如图10的单元库D12和/或设计规则D14。
存储装置176可以存储要由处理器171处理的数据或经处理器171处理后的数据。换言之，处理器171可以通过根据程序174_1处理存储在存储装置176中的数据来产生数据，并且可以将所产生的数据存储在存储装置176中。例如，存储装置176可以存储图10的RTL数据D11、网表D13和/或布图数据D15。
输入/输出装置172可以包括如键盘和指示装置的输入装置，并且可以包括如显示装置和打印机的输出装置。例如，通过输入/输出装置172，用户可以通过处理器171触发程序174_1的执行，输入图10的RTL数据D11和/或网表D13，或者检查图10的布图数据D15。
网络接口173可以提供对计算系统170外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光链路、无线链路、或任何其他类型的链路。
虽然已经参考本发明构思的实施例具体地示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在本文中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路，所述集成电路包括：
第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及
第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距由设计规则允许的作为在所述第一线路层上沿同一轨迹延伸的两个下图案之间的间距的最小间距或者更远，
其中，所述第一下图案对应于所述第一单元的引脚，并且
其中，与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。
2.根据权利要求1所述的集成电路，其中，所述第二下图案对应于所述第二单元的引脚。
3.根据权利要求1所述的集成电路，其中，所述第一下图案在所述边界处终止。
4.根据权利要求1所述的集成电路，其中，所述第一单元还包括在所述第一线路层中沿着第二轨迹在所述第一方向上延伸的第三下图案，
其中，所述第二单元还包括在所述第一线路层中沿着所述第二轨迹在所述第一方向上延伸的第四下图案，并且所述第四下图案与所述第三下图案相距所述最小间距或更远，
其中，所述第四下图案对应于所述第二单元的引脚，并且
其中，与所述第四下图案距所述边界相比，所述第三下图案距所述边界更远。
5.根据权利要求4所述的集成电路，其中，所述第一轨迹和所述第二轨迹中的至少一者包括所述第一单元中的轨迹中的最外面的轨迹。
6.根据权利要求1所述的集成电路，其中，所述第一单元还包括至少一个栅电极，所述至少一个栅电极以第一节距在垂直于所述第一方向的第二方向上延伸，
其中，所述集成电路包括在第二线路层中以第二节距沿所述第二方向在所述第一单元上方延伸的多个上图案，并且
其中，所述第二节距小于所述第一节距。
7.根据权利要求6所述的集成电路，其中，所述多个上图案包括与所述至少一个栅电极中的第一栅电极对准的第一上图案。
8.根据权利要求7所述的集成电路，其中，所述多个上图案还包括：
第二上图案，所述第二上图案与所述第一栅电极相邻，并且
其中，所述集成电路还包括将所述第一下图案与所述第二上图案连接的第一通路。
9.根据权利要求6所述的集成电路，其中，所述第一单元还包括在所述至少一个栅电极之间沿所述第二方向延伸的至少一个接触，并且
其中，所述多个上图案还包括与所述至少一个接触中的一个接触对准的第三上图案。
10.根据权利要求9所述的集成电路，其中，所述多个上图案还包括：
第四上图案和第五上图案，所述第四上图案与所述第三上图案相邻，所述第五上图案与所述第四上图案相邻，并且
其中，所述集成电路还包括将所述第一下图案与所述第五上图案互连的第二通路。
11.一种集成电路，所述集成电路包括：
第一单元，所述第一单元包括在第一线路层中分别沿着第一轨迹和第二轨迹在第一方向上延伸的第一下图案和第二下图案；以及
第二单元，所述第二单元包括在所述第一线路层中分别沿着所述第一轨迹和所述第二轨迹在所述第一方向上延伸的第三下图案和第四下图案，
其中，所述第一下图案与所述第三下图案相距由设计规则允许的作为在所述第一线路层上沿同一轨迹延伸的两个下图案之间的间距的最小间距或更远，并且所述第一下图案与所述第一单元和所述第二单元之间的边界相距第一距离或更远，
其中，所述第二下图案与所述第四下图案相距所述最小间距或更远，并且与所述边界相距第二距离或更远，并且
其中，所述第一距离不同于所述第二距离。
12.根据权利要求11所述的集成电路，其中，所述第一距离小于所述第二距离，
其中，所述第一下图案对应于所述第一单元的引脚，并且
其中，所述第四下图案对应于所述第二单元的引脚。
13.根据权利要求12所述的集成电路，其中，所述第一下图案和所述第四下图案在所述边界处终止。
14.根据权利要求12所述的集成电路，其中，所述第二下图案对应于所述第一单元的引脚，并且
其中，所述第三下图案对应于所述第二单元的引脚。
15.一种设计集成电路的方法，所述方法包括：
获得定义多个单元和所述多个单元之间的连接的输入数据；
基于所述输入数据布设所述多个单元；
基于所述输入数据对所述多个单元的多个引脚进行布线；以及
产生定义所述集成电路的布图的输出数据，
其中，对所述引脚进行布线包括：
延伸第一下图案，所述第一下图案对应于第一单元的引脚并在第一线路层中沿第一方向延伸；
在多个引脚接入点中的一个引脚接入点处设置通路，所述多个引脚接入点包括所述第一下图案的延伸部分的引脚接入点；以及
产生第一上图案，所述第一上图案连接到所述通路并在第二线路层中沿与所述第一方向垂直的第二方向延伸。
16.根据权利要求15所述的方法，其中，延伸所述第一下图案包括：
将第二下图案与所述第一下图案合并，所述第二下图案被包括在与所述第一单元相邻的第二单元中并且在所述第一线路层中沿着与所述第一下图案相同的轨迹在所述第一方向上延伸；并且
在合并后的图案处产生所述第一线路层的切口。
17.根据权利要求15所述的方法，其中，布设所述多个单元包括：
设置所述第一单元；以及
与所述第一单元相邻地布设填充单元，
其中，延伸所述第一下图案包括使所述第一下图案延伸到所述填充单元中。
18.根据权利要求17所述的方法，其中，所述第一单元包括以第一节距在所述第二方向上延伸的至少一个栅电极，
其中，多个上图案在所述第二线路层中以小于所述第一节距的第二节距在所述第二方向上延伸，并且
其中，布设所述填充单元包括：布设能够布设在所述第一单元的两侧的两个填充单元之中的在所述第一下图案的所述延伸部分处提供更多引脚接入点的填充单元。
19.根据权利要求17所述的方法，其中，所述第一单元包括在所述第二线路层中沿所述第二方向延伸的第二上图案，并且
其中，布设所述填充单元包括识别所述填充单元的性质，并且基于所述性质将所述填充单元布设在所述第一单元的两侧中的一侧。
20.根据权利要求15所述的方法，所述方法还包括：
产生定义所述集成电路的所述布图的输出数据；
基于所述输出数据制造掩模；以及
基于所述掩模制造所述集成电路。
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