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TW202422400A - 積體電路及其設計方法 - Google Patents

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TW202422400A
TW202422400A TW112129648A TW112129648A TW202422400A TW 202422400 A TW202422400 A TW 202422400A TW 112129648 A TW112129648 A TW 112129648A TW 112129648 A TW112129648 A TW 112129648A TW 202422400 A TW202422400 A TW 202422400A
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鄭珉在
柳志秀
南乾佑
都楨湖
兪炫圭
趙財喜
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南韓商三星電子股份有限公司
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Abstract

一種積體電路包括：第一胞元，設置於彼此相鄰且在第一方向上延伸的第一列與第二列中，且包括多個第一臨限電壓裝置；以及至少一個第二胞元，在第一列及第二列中的至少一者中與第一胞元相鄰地設置且包括至少一個第二臨限電壓裝置，其中所述多個第一臨限電壓裝置包括：至少一個第一裝置，被配置成在第一列中實行第一功能；以及至少一個第二裝置，被配置成在第二列中實行獨立於第一功能的第二功能。

Description

積體電路及其設計方法
[相關申請案的交叉參考]
本申請案是基於在2022年8月09日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0099507號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種積體電路，且更具體而言，是有關於一種包括具有不同臨限電壓的裝置的積體電路以及一種設計所述積體電路的方法。
為了滿足各種需求，積體電路可包括分別具有不同特性的多個裝置。舉例而言，積體電路可包括分別具有不同臨限值的裝置。具有較低臨限電壓的裝置可具有高操作速度及高功耗且具有較高臨限電壓的裝置可具有低操作速度及低功耗。隨著半導體裝置製造製程的進步，裝置的大小可減小，且可能不容易將具有不同臨限電壓的裝置整合至積體電路中。
本揭露的實施例提供一種包括多臨限值裝置的積體電路以及一種設計所述積體電路的方法。
根據實施例，提供一種積體電路，所述積體電路包括：第一胞元，設置於彼此相鄰且在第一方向上延伸的第一列與第二列中，且包括多個第一臨限電壓裝置；以及至少一個第二胞元，在第一列及第二列中的至少一者中與第一胞元相鄰地設置且包括至少一個第二臨限電壓裝置，其中所述多個第一臨限電壓裝置包括：至少一個第一裝置，被配置成在第一列中實行第一功能；以及至少一個第二裝置，被配置成在第二列中實行獨立於第一功能的第二功能。
根據實施例，提供一種積體電路，所述積體電路包括：第一胞元，設置於在第一方向上延伸的第一列中且包括多個第一臨限電壓裝置；第二胞元，設置於相鄰於第一列且在第一方向上延伸的第二列中且包括多個第一臨限電壓裝置；以及至少一個第三胞元，在第一列及第二列中與第一胞元及第二胞元相鄰地設置，且所述至少一個第三胞元包括至少一個第二臨限電壓裝置，其中第一胞元與第二胞元在與第一方向垂直的第二方向上對齊且在第一方向上具有相同的長度。
根據實施例，提供一種設計包括多個胞元的積體電路的方法，所述方法包括：獲得對所述多個胞元進行定義的網路連線表；以及基於網路連線表將所述多個胞元放置於在第一方向上延伸的多個列中，其中放置所述多個胞元包括將包括第一臨限電壓裝置的至少一個第一胞元與包括第二臨限電壓裝置的至少一個第二胞元放置成在沿著與第一方向垂直的第二方向延伸的邊界處彼此鄰接。
基於上述內容，在本揭露的積體電路及設計所述積體電路的方法中，即使不提供虛設區亦可容易地解決空間限制，且因此，包括具有不同臨限電壓的裝置的積體電路可滿足各種要求且可提供高可靠性。因此，基於多臨限值裝置，積體電路可提供最佳的效能及效率。
本文中闡述的實施例是實例性實施例，且因此，本揭露並不限於此且可以各種其他形式達成。如本文中所使用，當例如「...中的至少一者」等表達出現於一系列元件之前時，是修飾整個系列的元件而非修飾所述一系列中的各別元件。舉例而言，「a、b及c中的至少一者」此一表達應被理解為僅包括a、僅包括b、僅包括c、包括a及b兩者、包括a及c兩者、包括b及c兩者、或包括a、b及c的全部。
圖1是示出根據實施例的標準胞元的圖，且圖2是示出根據實施例的裝置的功率與效能之間的關係的曲線圖。
參照圖1，雙輸入反及閘NAND2可被實施為積體電路中的胞元C10。雙輸入反及閘NAND2可具有兩個輸入A及B以及輸出Y且可包括例如第一n型場效電晶體（n-type field-effect transistor，NFET）N1及第二n型場效電晶體（NFET）N2以及第一p型場效電晶體（p-type field-effect transistor，PFET）P1及第二p型場效電晶體（PFET）P2等裝置。圖1示出胞元C10，胞元C10包括由在X軸方向上延伸的主動圖案與在Y軸方向上延伸的閘極電極構成的多個鰭場效電晶體（fin field-effect transistor，FinFET），但如下文參照圖3A至圖3D所述，胞元可包括具有各種不同結構的裝置。
在本文中，X軸方向及Y軸方向可分別被稱為第一方向及第二方向，且Z軸方向可被稱為垂直方向或第三方向。由X軸與Y軸組成的平面可被稱為水平平面，相對於另一元件設置於+Z軸方向上的元件可被稱為位於另一元件上方、之上或上，且相對於另一元件設置於-Z軸方向上的元件可被稱為位於另一元件下方、之下或下面。另外，元件的面積可表示與水平平面平行的平面的由元件佔據的大小，且元件的寬度可表示元件在與元件延伸方向垂直的方向上的長度。在圖式中，為了便於例示，可僅示出一些層，且為了示出配線層的圖案與下部圖案之間的連接，可示出通孔（儘管通孔設置於配線層的圖案之下）。另外，如配線層的圖案那般的包含導電材料的圖案可被稱為導電圖案，或者可被簡稱為圖案。
積體電路可包括多個標準胞元。標準胞元可為積體電路中所包括的佈局的單元且可被簡稱為胞元。胞元可包括一或多個電晶體且可被設計成實行一或多個預定功能。舉例而言，胞元C10可具有預定高度（即，Y軸方向上的長度）H1，且如下文參照圖4等所述，胞元C10可設置於在X軸方向上延伸的列中。設置於一個列中的胞元可被稱為單高度胞元，且如在下文闡述的圖5A所示第一胞元C51中，連續地佈置於二或更多個列中的胞元可被稱為多高度胞元。
胞元C10可包括在X軸方向上平行地延伸的PFET區與NFET區，且裝置隔離層ISO可在PFET區與NFET區之間在X軸方向上延伸。如圖1中所示，PFET區可在Y軸方向上具有第一寬度W1，且NFET區可在X軸方向上具有第二寬度W2。第一寬度W1可等於或不同於第二寬度W2。胞元C10可包括在Y軸方向上延伸的閘極電極，其中接觸間距（contacted poly pitch，CPP）作為閘極電極的間隔。
參照圖2，半導體裝置製造製程可形成具有不同特性的裝置。舉例而言，具有不同臨限電壓的裝置可藉由半導體裝置製造製程而形成，且基於要求，積體電路可包括具有不同臨限電壓的裝置。在一些實施例中，如圖2中所示，裝置可具有與高電壓臨限值（high voltage threshold，HVT）、常規電壓臨限值（regular voltage threshold，RVT）、低電壓臨限值（low voltage threshold，LVT）、超低電壓臨限值（super low voltage threshold，SLVT）及超極低電壓臨限值（ultra-low voltage threshold，ULVT）中的一者對應的臨限電壓。具有低臨限電壓的裝置可提供高效能（例如，高操作速度），且此外，可具有高功耗。另一方面，具有高臨限電壓的裝置可提供低功耗，且此外，可具有低效能（例如，低操作速度）。如上所述，包括具有不同臨限電壓的裝置的積體電路可被稱為多臨限值積體電路，且基於不同臨限值的裝置，可提供經最佳化的積體電路（即，滿足各種要求的積體電路）。在本文中，將主要闡述FET作為裝置的實例且將主要闡述臨限電壓作為裝置的特性的實例，但實施例並不限於此。
具有不同臨限電壓的裝置可分別藉由不同的製程（或子製程）而形成。舉例而言，如圖1中所示，可使用第一製程11或第二製程12來形成雙輸入反及閘NAND2的裝置。第一製程11可包括用於形成具有相對較低臨限電壓的至少一個PFET的製程（下文中被稱為「LVTP」）以及用於形成具有較低臨限電壓的至少一個NFET的製程（下文中被稱為「LVTN」），且LVTP及LVTN可形成具有與胞元C10的高度H1對應的面積的區。另外，第二製程12可包括用於形成具有相對較高臨限電壓的至少一個PFET的製程（下文中被稱為「RVTP」）以及用於形成具有較高臨限電壓的至少一個NFET的製程（下文中被稱為「RVTN」），且RVTP及RVTN可形成具有與胞元C10的高度H1對應的面積的區。在一些實施例中，藉由LVTP（或RVTP）形成的區及藉由LVTN（或RVTN）形成的區中的每一者在Y軸方向上的長度可相依於上述第一寬度W1及第二寬度W2。在一些實施例中，LVTP（或RVTP）及LVTN（或RVTN）可分別對應於對不同摻雜劑進行注入的子製程。
藉由第一製程11形成的第一NFET N1及第二NFET N2以及第一PFET P1及第二PFET P2可具有較高的臨限電壓，且藉由第二製程12形成的第一NFET N1及第二NFET N2以及第一PFET P1及第二PFET P2可具有較低的臨限電壓。經歷第一製程11的胞元C10的裝置可具有較經歷第二製程12的胞元C10的裝置的臨限電壓低的臨限電壓，且因此，經歷第一製程11的胞元C10可具有較經歷第二製程12的胞元C10的操作速度及功耗高的操作速度及功耗。在一些實施例中，具有較低臨限電壓的胞元C10可包括積體電路的關鍵路徑。
由於裝置具有減小的大小，因此在積體電路中自由地形成具有不同臨限電壓的裝置可能受到限制。舉例而言，如下文參照圖4所述，製程對於形成裝置的臨限電壓而言可能具有空間限制，且因此，具有不同臨限電壓的裝置的自由佈置可能受到限制。可添加虛設區來解決空間限制，但可能導致積體電路的面積增大。如下文參照圖式所述，即使不提供虛設區亦可容易地解決空間限制，且因此，包括具有不同臨限電壓的裝置的積體電路可滿足各種要求且可提供高的可靠性。因此，基於多臨限值裝置，積體電路可提供最佳的效能及效率。
圖3A至圖3D是示出根據實施例的裝置的實例的圖。詳言之，圖3A示出FinFET 30a，圖3B示出閘極全環繞場效電晶體（gate-all-around field effect transistor，GAAFET）（或奈米配線電晶體）30b，圖3C示出多橋通道場效電晶體（multi-bridge channel field effect transistor，MBCFET）（或奈米片材電晶體）30c，且圖3D示出垂直場效電晶體（vertical field effect transistor，VFET）30d。為了便於例示，圖3A至圖3C示出其中未示出兩個源極/汲極區中的一者的實例，且圖3D示出VFET 30d相對於與由Y軸和Z軸組成的平面平行且穿過VFET 30d的通道結構CH的平面的剖視圖。
參照圖3A，FinFET 30a可由在淺溝渠隔離物（shallow trench isolation，STI）之間在X軸方向上延伸的鰭狀主動圖案與在Y軸方向上延伸的閘極電極G構成。源極/汲極區S/D可形成於閘極電極G的兩個側處，且因此，源極與汲極可在X軸方向上彼此間隔開。在通道結構CH與閘極電極G之間可形成有絕緣層。在一些實施例中，FinFET 30a可由閘極電極G與在Y軸方向上彼此間隔開的多個主動圖案構成。
參照圖3B，GAAFET 30b可由在Z軸方向上彼此間隔開且在X軸方向上延伸的主動圖案（即，奈米配線）與在Y軸方向上延伸的閘極電極G構成。源極/汲極區S/D可形成於閘極電極G的兩側處，且因此，源極與汲極可在X軸方向上彼此間隔開。在通道結構CH與閘極電極G之間可形成有絕緣層。GAAFET 30b中所包括的奈米配線的數目並不限於圖3B的例示。
參照圖3C，MBCFET 30c可由在Z軸方向上彼此間隔開且在X軸方向上延伸的主動圖案（即，奈米片材）與在Y軸方向上延伸的閘極電極G構成。源極/汲極區S/D可形成於閘極電極G的兩個側處，且因此，源極與汲極可在Y軸方向上彼此間隔開。在通道結構CH與閘極電極G之間可形成有絕緣層。MBCFET 30c中所包括的奈米配線的數目並不限於圖3C的例示。
參照圖3D，VFET 30d可包括在Z軸方向上彼此間隔開的頂部源極/汲極區T_S/D與底部源極/汲極區B_S/D，在頂部源極/汲極區T_S/D與底部源極/汲極區B_S/D之間存在通道結構CH。VFET 30d可包括閘極電極G，閘極電極G環繞位於頂部源極/汲極區T_S/D與底部源極/汲極區B_S/D之間的通道結構CH的周邊。在通道結構CH與閘極電極G之間可形成有絕緣層。
如上文參照圖1及圖2所述，FinFET 30a、GAAFET 30b、MBCFET 30c及VFET 30d中的每一者可藉由半導體裝置製造製程而被形成為具有不同臨限電壓中的一者。在下文中，將主要闡述包括FinFET 30a或MBCFET 30c的胞元，但胞元中所包括的裝置並不限於圖3A至圖3D的例示。舉例而言，胞元可包括具有如下結構的叉式FET（ForkFET）：在所述結構中，P型電晶體的奈米片材與N型電晶體的奈米片材可被介電壁分開，且因此，P型電晶體更靠近N型電晶體。此外，胞元可包括雙極接面電晶體以及FET，例如互補FET（complementary FET，CFET）、負電容FET（negative capacitance FET，NCFET）及碳奈米管FET（carbon nanotube FET，CNT）。
圖4是示出根據實施例的積體電路40的佈局的圖。詳言之，圖4示出與積體電路40中的裝置的臨限電壓對應的製程。如上文參照圖4所述，積體電路40中所包括的裝置可藉由使用不同的製程而被形成為具有不同的臨限電壓。積體電路40可包括X軸方向上的主動圖案及Y軸方向上的閘極電極。
參照圖4，積體電路40可包括佈置於在X軸方向上延伸的第一列R1中的第一胞元C41、第二胞元C42及第三胞元C43以及佈置於在X軸方向上延伸的第二列R2中的第四胞元C44及第五胞元C45。積體電路40可包括分別藉由其施加電源電壓的電力軌條，以向胞元供應電力。舉例而言，藉由其供應正電源電壓VDD的電力軌條可沿著第一列R1與第二列R2之間的邊界在X軸方向上延伸，且藉由其供應負電源電壓VSS（或接地電壓）的電力軌條可分別沿著第一列R1與第二列R2的其他邊界在X軸方向上延伸。對於較低的臨限電壓，第一胞元C41及第四胞元C44可包括藉由LVTP及LVTN形成的至少一個裝置，對於較高的臨限電壓，第二胞元C42、第三胞元C43及第五胞元C45可包括藉由RVTP及RVTN形成的至少一個裝置。
在一些實施例中，積體電路40中的列可具有不同的高度。舉例而言，第一列R1的第一高度H1可大於第二列R2的第二高度H2，且因此，第一胞元C41、第二胞元C42及第三胞元C43中的每一者的第一高度H1亦可大於第四胞元C44及第五胞元C45中的每一者的第二高度H2（H1＞H2）。因此，佈置於第一列R1中的胞元可具有相對較高的效能，且佈置於第二列R2中的胞元可具有相對較小的面積。積體電路40可包括具有不同高度的胞元以及具有不同臨限電壓的裝置，且因此，積體電路40的效能及效率（例如，面積及功耗）可被最大化。在一些實施例中，第一列R1中在Y軸方向上延伸的閘極電極的節距（即，CPP）可等於第二列R2中在Y軸方向上延伸的閘極電極的節距。在一些實施例中，第一高度H1可等於第二高度H2（H1=H2）。
在其中第一胞元C41至第五胞元C45如圖4中所示佈置的情形中，在半導體裝置製造製程中可能不容易形成第二列R2的第四胞元C44的PFET。如圖4中所示，在具有第一高度H1的第一列R1中，藉由RVTP形成的區及藉由RVTN形成的區可分別具有第一寬度W11及第二寬度W12，且在具有第二高度H2的第二列R2中，藉由LVTP形成的區及藉由LVTN形成的區可分別具有第三寬度W21及第四寬度W22。如上文參照圖1所述，在第二列R2中，與LVTP對應的第三寬度W21可不同於與LVTN對應的第四寬度W22（例如，W22＞W21），且例如，LVTP的區與LVTN的區可彼此不對稱。
在一些實施例中，由於相對大的第四寬度W22，因此可在第二列R2中藉由LVTN或RVTN自由地形成裝置，且由於相對小的第三寬度W21，因此可限制在第二列R2中藉由LVTN或RVTN自由地形成裝置。舉例而言，由於與第四胞元C44相鄰的第一胞元C41的LVTP，因此可容易地形成第四胞元C44中的第一區X41中所包括的至少一個裝置（例如，PFET），且可能不容易形成第四胞元C44的第二區X42中所包括的至少一個裝置（例如，PFET）。亦可形成或存在RVTP的以下區：在所述區中不容易形成類似於第二區X42的至少一個裝置。為了避免形成圖4所示第二區X42，可插入虛設區（例如，填充胞元），且因此，積體電路的面積可增大，且具有不同臨限電壓的裝置及/或具有不同高度的列的最佳化可受到限制。在下文中，將參照圖式闡述用於避免形成圖4所示第二區X42的實施例。
圖5A及圖5B是示出根據實施例的積體電路50a及50b的佈局的實例的圖。詳言之，圖5A及圖5B示出與積體電路50a及50b中的裝置的臨限電壓對應的製程。如上文參照圖4所述，藉由其供應正電源電壓VDD的電力軌條可沿著第一列R1與第二列R2之間的邊界在X軸方向上延伸。在下文中，在闡述圖5A及圖5B時，省略與圖4的說明相同或類似的說明。
參照圖5A，積體電路50a可包括第一胞元C51至第四胞元C54。第一胞元C51可包括藉由LVTP及LVTN形成的至少一個裝置，且第二胞元C52至第四胞元C54可包括藉由RVTP及RVTN形成的至少一個裝置。第一胞元C51可為多高度胞元且可連續地佈置於第一列R1及第二列R2中。在一些實施例中，第一胞元C51可包括分別實行獨立功能的電路，且所述電路可分別形成於不同的列中。舉例而言，第一胞元C51可包括被配置成在第一列R1中實行第一功能的至少一個裝置以及被配置成在第二列R2中實行獨立於第一功能的第二功能的至少一個裝置。
第一胞元C51可在X軸方向上具有特定長度L1，且可在沿著Y軸方向延伸的邊界處鄰接第二胞元C52及第四胞元C54。當圖4所示第四胞元C44包括被配置成實行第二功能的至少一個裝置時，如下文參照圖8所述，圖4所示第四胞元C44可被圖5A所示第一胞元C51的至少一部分代替。因此，可不形成圖4所示第二區X42，且可容易地形成被配置成實行第二功能的至少一個裝置。另外，與第一胞元C51的第一列R1對應的區可包括被配置成實行第一功能的至少一個裝置而不受虛設區限制，且因此，可防止積體電路50a的面積增大。下文將參照圖6A及圖6B闡述第一胞元C51的實施例。
參照圖5B，積體電路50b可包括第一胞元C51至第五胞元C55。第一胞元C51及第四胞元C54可包括藉由LVTP及LVTN形成的至少一個裝置，且第二胞元C52、第三胞元C53及第五胞元C55可包括藉由RVTP及RVTN形成的至少一個裝置。第一胞元C51可包括被配置成實行第一功能的至少一個裝置，且第四胞元C54可包括被配置成實行第二功能的至少一個裝置。
第一胞元C51與第四胞元C54可在X軸方向上具有相同的長度L1且可佈置於Y軸方向上。因此，第一胞元C51與第二胞元C52之間的邊界以及第四胞元C54與第五胞元C55之間的邊界可佈置於Y軸方向上。如在圖4所示第四胞元C44中，在其中圖5B所示第四胞元C54設置於第二列R2中的情形中，如下文參照圖10所述，在X軸方向上具有與第四胞元C54的長度相同的長度（即，L1）的第一胞元C51可與第一列R1中的第四胞元C54對齊。因此，可不形成或不存在圖4所示第二區X42，且可容易地形成被配置成實行第二功能的至少一個裝置。另外，基於第一胞元C51，在第一列R1中可不需要虛設區，且因此，可防止積體電路50b的面積增大。下文將參照圖6A及圖6B闡述第一胞元C51及第四胞元C54的實例。
圖6A及圖6B是示出根據實施例的積體電路60a及60b的佈局的實例的圖。詳言之，圖6A及圖6B示出圖5A所示第一胞元C51以及圖5B所示第一胞元C51及第四胞元C54的實例。如上文參照圖5A及圖5B所述，由於在Y軸方向上對齊的多高度胞元或單高度胞元，因此可不形成或不存在圖4所示第二區X42，且可容易地形成具有不同臨限電壓的裝置。圖5A所示第一胞元C51以及圖5B所示第一胞元C51及第四胞元C54並不限於圖6A及圖6B的實例。在圖6A及圖6B中，第一列R1的第一高度H1可大於第二列R2的第二高度H2（H1＞H2）。在下文中，在闡述圖6A及圖6B時，省略重複的說明。
參照圖6A，積體電路60a可包括彼此獨立的至少一個胞元且在第一列R1與第二列R2中提供相同的功能。舉例而言，如圖6A中所示，積體電路60a可包括構成第一列R1中的第一反相器的至少一個裝置及構成第二列R2中的第二反相器的至少一個裝置。第一反相器可包括以下NFET及PFET：所述NFET與PFET是包括具有相對寬的寬度的主動圖案（即，橋）的MBCFET且在正電源電壓VDD與負電源電壓VSS之間彼此串聯連接，且第二反相器可包括以下NFET及PFET：所述NFET與PFET是包括具有相對窄的寬度的橋的MBCFET且在正電源電壓VDD與負電源電壓VSS之間彼此串聯連接。
第一列R1中的至少一者裝置與第二列R2中的至少一者裝置可藉由使用相同的製程而具有相同的臨限電壓，且因此，可容易地形成而不受空間限制。如圖6A中所示，被供應正電源電壓VDD的M1層的圖案可沿著第一列R1與第二列R2之間的邊界在X軸方向上延伸，且被供應負電源電壓VSS的M1層的圖案可分別沿著第一列R1與第二列R2的其他邊界在X軸方向上延伸。
第一反相器可包括作為M1層的圖案的第一輸入接腳A1及第一輸出接腳Y1，且第二反相器可包括作為M1層的圖案的第二輸入接腳A2及第二輸出接腳Y2。在一些實施例中，如上文參照圖5A所述，第一反相器與第二反相器可包括於一個多高度胞元中，且藉由其供應正電源電壓VDD的M1層的圖案可穿過多高度胞元。在一些實施例中，如上文參照圖5B所述，第一反相器與第二反相器可分別包括於兩個單高度胞元中，且藉由其供應正電源電壓VDD的M1層的圖案可由兩個單高度胞元共享。
參照圖6B，積體電路60b可包括彼此獨立且在第一列R1與第二列R2中提供不同功能的胞元。舉例而言，如圖6B中所示，積體電路60b可包括在第一列R1中構成雙輸入反或閘的至少一個裝置及在第二列R2中構成反相器的至少一個裝置。第一列R1的裝置與第二列R2的裝置可藉由使用相同的製程形成而具有相同的臨限電壓，且因此，可容易地形成而不受空間限制。如圖6B中所示，藉由其供應正電源電壓VDD的M1層的圖案可沿著第一列R1與第二列R2之間的邊界在X軸方向上延伸，且藉由其供應負電源電壓VSS的M1層的圖案可分別沿著第一列R1與第二列R2的其他邊界在X軸方向上延伸。
雙輸入反或閘可包括作為M1層的圖案的兩個第一輸入接腳A1及B1以及作為M2層的圖案的第一輸出接腳Y1，且反相器可包括作為M1層的圖案的第二輸入接腳A2及第二輸出接腳Y2。雙輸入反或閘可包括串聯連接於正電源電壓VDD與第一輸出接腳Y1之間的兩個PFET以及並聯連接於第一輸出接腳Y1與負電源電壓VSS之間的兩個NFET。反相器可包括串聯連接於正電源電壓VDD與負電源電壓VSS之間的PFET與NFET。
在一些實施例中，如上文參照圖5A所述，雙輸入反或閘與反相器可包括於一個多高度胞元中，且藉由其供應正電源電壓VDD的M1層的圖案可穿過多高度胞元。在一些實施例中，如上文參照圖5B所述，雙輸入反或閘與反相器可分別包括於兩個單高度胞元中，且藉由其供應正電源電壓VDD的M1層的圖案可由兩個單高度胞元共享。
圖7是示出根據實施例的設計積體電路IC的方法的流程圖。詳言之，圖7的流程圖示出設計包括胞元的積體電路IC的方法的實例。圖7中所示的設計積體電路IC的方法可被稱為製造積體電路IC的方法。如圖7中所示，設計積體電路IC的方法可包括多個操作S10、S30、S50、S70及S90。
胞元庫（或標準胞元庫）D12可包括關於胞元的資訊（例如，關於功能、特性及佈局的資訊）。在一些實施例中，胞元庫D12可對分別包括具有不同特性的裝置的胞元進行定義。舉例而言，胞元庫D12可對分別包括具有不同臨限電壓的裝置的胞元進行定義，且可對提供相同功能或分別包括具有不同臨限電壓的裝置的二或更多個胞元進行定義。胞元庫D12可對多高度胞元以及單高度胞元進行定義。
設計規則D14可包括積體電路IC的佈局必須符合的要求。舉例而言，設計規則D14可包括層中的要求，例如圖案之間的間距、圖案的最小寬度及配線層的佈線方向。在一些實施例中，設計規則D14可對用於形成臨限電壓以過濾圖4所示第二區X42所需的空間限制進行定義。
在操作S10中，可實行自暫存器轉移層級（register transfer level，RTL）資料D11產生網路連線表（netlist）D13的邏輯合成操作。舉例而言，半導體設計工具（例如，邏輯合成工具）可參照來自以硬體描述語言（hardware description language，HDL）（例如Verilog）及超高速積體電路（very high-speed integrated circuit，VHSIC）硬體描述語言（VHSIC hardware description language，VHDL）編寫的RTL資料D11的胞元庫D12來實行邏輯合成，且因此，可產生包括位元流或網路連線表的網路連線表D13。網路連線表D13可對應於以下放置及佈線的輸入。
在操作S30中，可放置胞元。舉例而言，半導體設計工具（例如，放置及佈線（place-and-route，P&R）工具）可參照胞元庫D12來放置網路連線表D13中所使用的胞元。在一些實施例中，半導體設計工具可自胞元庫D12選擇包括具有特定臨限電壓的裝置的胞元且可放置所選擇的胞元。在一些實施例中，半導體設計工具可放置胞元，使得不會出現例如圖4所示第二區X42等區。舉例而言，半導體設計工具可將包括具有第一臨限電壓的第一臨限電壓裝置的至少一個第一胞元與包括具有第二臨限電壓的第二臨限電壓裝置的至少一個第二胞元放置成在彼此相鄰的第一列與第二列中在沿著Y軸方向延伸的邊界處鄰接。下文將參照圖8及圖10闡述操作S30的實例。
在操作S50中，可對胞元的接腳進行佈線。舉例而言，半導體設計工具可產生將所放置的胞元的輸出接腳及胞元的輸入接腳進行電性連接的內連件且可產生對所放置的胞元及所產生的內連件進行定義的佈局資料D15。內連件中的每一者可包括通孔層的通孔及/或配線層的圖案。佈局資料D15可具有例如格式（例如GDSII）且可包括關於胞元及內連件的幾何資訊。半導體設計工具在對胞元的接腳進行佈線時可參照設計規則D14。佈局資料D15可對應於佈線及放置的輸出。操作S50可被稱為設計積體電路的方法，或者操作S30與S50可被統稱為設計積體電路的方法。
在操作S70中，可實行製作罩幕的操作。舉例而言，可對佈局資料D15應用光學鄰近校正（optical proximity correction，OPC），以用於對例如由微影中的光特性引起的畸變（例如折射）進行校正。基於被應用OPC的資料，可對罩幕的圖案進行定義以形成設置於多個層中的圖案，且可製作用於形成所述多個層中的每一層的圖案的至少一個罩幕（或光罩幕（photomask））。在一些實施例中，在操作S70中可有限地對積體電路IC的佈局進行修改，且在操作S70中有限地對積體電路IC進行修改的操作可為用於對積體電路IC的結構進行最佳化的後處理且可被稱為設計研磨。
在操作S90中，可實行製造積體電路IC的操作。舉例而言，可藉由利用在操作S70中製作的至少一個罩幕對多個層進行圖案化來製造積體電路IC。前段製程（front-end-of-line，FEOL）可包括例如對晶圓進行平坦化及清潔的操作、形成溝渠的操作、形成阱的操作、形成閘極電極的操作、以及形成源極及汲極的操作，且可藉由FEOL在基板中形成各別裝置（例如，電晶體、電容器、電阻器等）。另外，後段製程（back-end-of-line，BEOL）可包括例如對源極及汲極區進行矽化、添加介電質、平坦化、形成孔洞、添加金屬層、形成通孔、以及形成鈍化層，且各別裝置（例如，電晶體、電容器、電阻器等）可藉由BEOL彼此連接。在一些實施例中，可在FEOL與BEOL之間實行中段製程（middle-of-line，MOL），且可在各個裝置上形成接觸結構。隨後，可將積體電路IC封裝至半導體封裝中且積體電路IC可用作各種應用的一些部分。
圖8是示出根據實施例的設計積體電路的方法的流程圖。詳言之，圖8的流程圖示出圖7所示操作S30的實例。如上文參照圖7所述，可在圖8所示操作S30a中放置胞元。如圖8中所示，操作S30a可包括多個操作S31至S33。在下文中，將參照圖4及圖5A闡述圖8。
參照圖8，可在操作S31中對第一單高度胞元進行辨識。在一些實施例中，半導體設計工具可自積體電路中所包括的胞元之中根據網路連線表D13辨識出包括具有第一臨限電壓的裝置（即，第一臨限電壓裝置）的第一單高度胞元。舉例而言，半導體設計工具可根據網路連線表D13辨識出提供第二功能的第四胞元C44。在一些實施例中，第一單高度胞元可在X軸方向上與包括具有和第一臨限電壓不同的第二臨限電壓的裝置（即，第二臨限電壓裝置）的單高度胞元或多高度胞元相鄰地設置。
在操作S32中，可對多高度胞元進行辨識。在一些實施例中，半導體設計工具可基於在操作S31中所辨識的第一單高度胞元而自胞元庫D12辨識出包括第一臨限電壓裝置的多高度胞元。舉例而言，半導體設計工具可對圖4所示第四胞元C44的第二功能進行辨識且可自胞元庫D12辨識出提供具有第二高度H2的第二列R2中的第四胞元C44的所辨識的第二功能的圖5A所示第一胞元C51。在一些實施例中，所辨識的多高度胞元可包括與在第二列R2中的操作S31中的所辨識的第一單高度胞元的結構相同的結構。所辨識的多高度胞元可在第一列R1中提供獨立於第二功能的第一功能，且因此可省略不期望的虛設區。下文將參照圖9闡述操作S32的實例。
在操作S33中，可放置多高度胞元。在一些實施例中，半導體設計工具可將在操作S32中所辨識的多高度胞元放置於第一列R1及第二列R2中。舉例而言，半導體設計工具可將圖5A所示第一胞元C51放置於第一列R1及第二列R2中，且因此，可能不會出現例如圖4所示第二區X42等區。
圖9是示出根據實施例的設計積體電路的方法的流程圖。詳言之，圖9的流程圖示出圖8所示操作S32的實例。如上文參照圖8所述，可在圖9所示操作S32’中對多高度胞元進行辨識。如圖9中所示，操作S32’可包括操作S32_1及操作S32_2。在下文中，將參照圖5A及圖8闡述圖9。
參照圖9，在操作S32_1中，可對第二單高度胞元進行辨識。在一些實施例中，半導體設計工具可自積體電路中所包括的胞元之中根據網路連線表D13辨識出包括具有第一臨限電壓的裝置（即，第一臨限電壓裝置）的第二單高度胞元。
在操作S32_2中，可對多高度胞元進行辨識。在一些實施例中，半導體設計工具可基於在圖8所示操作S31中所辨識的第一單高度胞元及在操作S32_1中所辨識的第二單高度胞元而根據網路連線表D12辨識出包括第一臨限電壓裝置的多高度胞元。舉例而言，半導體設計工具可對在圖8所示操作S31中所辨識的第一單高度胞元的第二功能及在操作S32_1中所辨識的第二單高度胞元的第一功能進行辨識。半導體設計工具可自胞元庫D12辨識出在第一列R1中提供所辨識的第一功能且在第二列R2中提供所辨識的第二功能的多高度胞元（例如，圖5A所示第一胞元C51）。為此，胞元庫D12可對在列R2中提供第二功能且在第一列R1中分別提供多個功能的多個多高度胞元進行定義。因此，第一單高度胞元及第二單高度胞元可被一個多高度胞元代替，且因此，可移除不期望的虛設區。
圖10是示出根據實施例的設計積體電路的方法的流程圖。詳言之，圖10的流程圖示出圖7所示操作S30的實例。如上文參照圖7所述，可在圖10所示操作S30b中放置胞元。如圖10中所示，操作S30b可包括多個操作S34至S37。在下文中，將參照圖4及圖5B闡述圖10。
參照圖10，在操作S34中，可對第一單高度胞元及第二單高度胞元進行辨識。在一些實施例中，半導體設計工具可自積體電路中所包括的胞元之中辨識出各自包括具有第一臨限電壓的裝置（即，第一臨限電壓裝置）的第一單高度胞元及第二單高度胞元。舉例而言，半導體設計工具可對提供第一功能的圖4所示第一胞元C41及提供第二功能的圖4所示第四胞元C44進行辨識。在一些實施例中，第一單高度胞元及第二單高度胞元可為以下胞元：所述胞元在X軸方向上與包括具有和第一臨限電壓不同的第二臨限電壓的裝置（即，第二臨限電壓裝置）的單高度胞元或多高度胞元相鄰地設置。
在操作S35中，可放置第一單高度胞元。在一些實施例中，半導體設計工具可放置在操作S34中所辨識的單高度胞元之中的第一單高度胞元。舉例而言，半導體設計工具可將第四胞元C44放置於第二列R2中。
在操作S36中，可對第三單高度胞元進行辨識。在一些實施例中，半導體設計工具可自胞元庫D12辨識出第三單高度胞元，第三單高度胞元提供與在操作S34中所辨識的第二單高度胞元的功能相同的功能且在X軸方向上具有與在操作S35中放置的第一單高度胞元的長度相同的長度。舉例而言，半導體設計工具可自胞元庫D12辨識出第一胞元C51，第一胞元C51在X軸方向上具有與圖5B所示第四胞元C54的長度相同的長度L1且提供第二功能。為此，胞元庫D12可對提供相同的功能且在X軸方向上分別具有不同長度的多個單高度胞元進行定義。
在操作S37中，可放置第三單高度胞元。在一些實施例中，半導體設計工具可將在操作S36中所辨識的第三單高度胞元放置成與在操作S35中放置的第一單高度胞元對齊。舉例而言，半導體設計工具可將第一列R1中的圖5B所示第一胞元C51放置成與第四胞元C54對齊。因此，第二單高度胞元可被第三單高度胞元代替，且因此，可移除不期望的虛設區。
圖11是示出根據實施例的系統晶片（system on chip，SoC）110的方塊圖。根據實施例，SoC 110可為半導體裝置且可包括積體電路。在SoC 110中，如實行各種功能的智慧財產（intellectual property，IP）一樣，可在一個晶片中實施多個區塊。根據實施例，SoC 110可包括具有不同臨限電壓的裝置，且因此可具有最佳的效能及效率。參照圖11，SoC 110可包括數據機（modem）112、顯示控制器113、記憶體114、外部記憶體控制器115、中央處理單元（central processing unit，CPU）116、交易單元（transaction unit）117、電源管理積體電路（power management integrated circuit，PMIC）118及圖形處理單元（graphics processing unit，GPU）119，且SoC 110的功能區塊可經由系統匯流排111彼此進行通訊。
用於在最上部層中對SoC 110的操作進行控制的CPU 116可對其他功能區塊（112至119）的操作進行控制。數據機112可對自SoC 110的外部接收的訊號進行解調或者可對在SoC 110中產生的訊號進行調變且可將經調變的訊號傳送至外部。外部記憶體控制器115可對向連接至SoC 110的外部記憶體裝置傳輸資料或自連接至SoC 110的外部記憶體裝置接收資料的操作進行控制。舉例而言，基於外部記憶體控制器115的控制，可將儲存於外部記憶體裝置中的程式及/或資料供應至CPU 116或GPU 119。
GPU 119可執行與圖形處理相關聯的程式指令。GPU 119可經由外部記憶體控制器115接收圖形資料且可經由外部記憶體控制器115將藉由利用GPU 119進行的處理獲得的圖形資料傳送至SoC 110的外部。交易單元117可對功能區塊的資料交易進行監測。PMIC 118可基於交易單元117的控制來對被供應至功能區塊中的每一者的電力進行控制。顯示控制器113可對SoC 110外部的顯示器（或顯示裝置）進行控制，且因此可將SoC 110中所產生的資料傳送至顯示器。
記憶體114可儲存資料及/或指令且可由SoC 110的其他元件經由系統匯流排111進行存取。記憶體114可包括非揮發性記憶體（例如電性可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）或快閃記憶體）或者可包括揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM）或靜態隨機存取記憶體（static random access memory，SRAM））。
圖12是示出根據實施例的包括對程式進行儲存的記憶體的計算系統120的方塊圖。在根據實施例的設計積體電路的方法中，例如，上述流程圖的操作中的至少一些操作可由計算系統（或電腦）120實行。
計算系統120可包括固定計算系統（例如桌上型電腦、工作站或伺服器）或者可包括可攜式計算系統（例如膝上型電腦）。如圖12中所示，計算系統120可包括處理器121、輸入/輸出（input/output，I/O）裝置122、網路介面123、隨機存取記憶體（random access memory，RAM）124、唯讀記憶體（read only memory，ROM）125及儲存裝置126。處理器121、I/O裝置122、網路介面123、RAM 124、ROM 125及儲存裝置126可連接至匯流排127且可經由匯流排127彼此進行通訊。
處理器121可被稱為處理單元，且例如可包括至少一個核心（如微處理器、應用處理器（application processor，AP）、數位訊號處理器（digital signal processor，DSP）及GPU），所述至少一個核心用於執行任意指令集（例如，英特爾架構（Intel Architecture，IA）-32（IA-32）、64位元擴展IA-32、x86-64、威力晶片（PowerPC）、可擴充處理器架構（scalable processor architecture，Sparc）、無內部互鎖流水線級微處理器（microprocessor without interlocked pipeline stages，MIPS）、高級精簡指令集電腦（reduced instruction set computer，RISC）機器（advanced RISC machine，ARM）、IA-64等）。舉例而言，處理器121可經由匯流排127對記憶體（即，RAM 124或ROM 125）進行存取且可執行儲存於RAM 124或ROM 125中的指令。
RAM 124可儲存用於根據實施例的設計積體電路的方法的程式124_1或程式124_1的至少一部分，且程式124_1可使得處理器121能夠實行設計積體電路的方法（例如，圖7至圖10的方法中所包括的操作中的至少一些操作）。即，程式124_1可包括可由處理器121執行的多個指令，且程式124_1中所包括的所述多個指令可使得處理器121能夠實行例如上述流程圖中所包括的操作中的至少一些操作。
儲存裝置126可表示其中即使當被供應至計算系統120的電力被切斷時所儲存的資料亦不會被刪除的非暫時性儲存媒體。舉例而言，儲存裝置126可包括非揮發性記憶體裝置，或者可包括儲存媒體，例如磁帶、光碟或磁碟。另外，儲存裝置126可以可拆卸方式附接於計算系統120上。根據實施例，儲存裝置126可儲存程式124_1，且在處理器121執行程式124_1之前，可自儲存裝置126卸載程式124_1或程式124_1的至少一部分。在一些實施例中，儲存裝置126可儲存以程式語言編寫的檔案，且可將由編譯器產生的程式124_1或程式124_1的至少一部分自檔案加載至RAM 124中。另外，如圖12中所示，儲存裝置126可儲存資料庫（database，DB）126_1，且資料庫126_1可包括設計積體電路所需的資訊（例如，圖7所示D12及D14）及/或關於積體電路的資訊（例如，圖7所示D13及D15）。
儲存裝置126可儲存欲由處理器121處理的資料或者藉由利用處理器121進行的處理而獲得的資料。即，處理器121可基於程式124_1對儲存於儲存裝置126中的資料進行處理以產生資料，且可將所產生的資料儲存於儲存裝置126中。舉例而言，儲存裝置126可儲存圖7所示RTL資料D11、網路連線表D13及/或佈局資料D15。
I/O裝置122可包括輸入裝置，例如鍵盤或定點裝置，且可包括輸出裝置，例如顯示裝置或列印機。舉例而言，使用者可藉由I/O裝置122觸發處理器121執行程式124_1，輸入圖7所示RTL資料D11及/或網路連線表D13，或者檢查圖7所示佈局資料D15。
網路介面123可對計算系統120外部的網路進行存取。舉例而言，網路可包括多個計算系統及通訊鏈路，且通訊鏈路可包括有線鏈路、光學鏈路、無線鏈路或其他任意類型的鏈路。
在上文中，已在圖式及說明書中闡述實施例。已藉由使用在本文中闡述的用語來闡述實施例，但此僅用於闡述本揭露且不用於限制在以下申請專利範圍中定義的本揭露的含義或範圍。因此，此項技術中具有通常知識者可理解，可根據本揭露來實施各種修改及其他等效實施例。
儘管已參照本揭露的實施例具體示出及闡述了本揭露，但應理解，可在不背離以下申請專利範圍的精神及範圍的條件下在本文中進行形式及細節上的各種改變。
11:第一製程 12:第二製程 30a:鰭場效電晶體（FinFET） 30b:閘極全環繞場效電晶體（GAAFET）/奈米配線電晶體 30c:多橋通道場效電晶體（MBCFET）/奈米片材電晶體 30d:垂直場效電晶體（VFET） 40、50a、50b、60a、60b、IC:積體電路 110:系統晶片（SoC） 111:系統匯流排 112:數據機/功能區塊 113:顯示控制器/功能區塊 114:記憶體/功能區塊 115:外部記憶體控制器/功能區塊 116:中央處理單元（CPU）/功能區塊 117:交易單元/功能區塊 118:電源管理積體電路（PMIC）/功能區塊 119:圖形處理單元（GPU）/功能區塊 120:計算系統/電腦 121:處理器 122:輸入/輸出（I/O）裝置 123:網路介面 124:隨機存取記憶體（RAM） 124_1:程式 125:唯讀記憶體（ROM） 126:儲存裝置 126_1:資料庫 127:匯流排 A、B:輸入 A1、B1:第一輸入接腳 A2:第二輸入接腳 B_S/D:底部源極/汲極區 C10:胞元 C41、C51:第一胞元 C42、C52:第二胞元 C43、C53:第三胞元 C44、C54:第四胞元 C45、C55:第五胞元 CH:通道結構 CPP:接觸間距 D11:暫存器轉移層級（RTL）資料 D12:胞元庫/標準胞元庫 D13:網路連線表 D14:設計規則 D15:佈局資 G:閘極電極 H1:第一高度/高度 H2:第二高度 HVT:高電壓臨限值 ISO:裝置隔離層 L1:長度 LVT:低電壓臨限值 LVTN、LVTP、RVTN、RVTP:製程 M1、M2:層 N1:第一n型場效電晶體（NFET） N2:第二n型場效電晶體（NFET） NAND2:雙輸入反及閘 P1:第一p型場效電晶體（PFET） P2:第二p型場效電晶體（PFET） R1:第一列 R2:第二列/列 RVT:常規電壓臨限值 S10、S30、S30a、S30b、S31、S32、S32'、S32_1、S32_2、S33、S34、S35、S36、S37、S50、S70、S90:操作 S/D:源極/汲極區 SLVT:超低電壓臨限值 STI:淺溝渠隔離物 T_S/D:頂部源極/汲極區 ULVT:超極低電壓臨限值 VDD:正電源電壓 VSS:負電源電壓 W1、W11:第一寬度 W2、W12:第二寬度 W21:第三寬度 W22:第四寬度 X、Z:軸 X41:第一區 X42:第二區 Y:輸出/軸 Y1:第一輸出接腳 Y2:第二輸出接腳
結合附圖閱讀以下詳細說明，將更清楚地理解實施例，在附圖中： 圖1是示出根據實施例的標準胞元的圖。 圖2是示出根據實施例的裝置的功率與效能之間的關係的曲線圖。 圖3A至圖3D是示出根據實施例的裝置的實例的圖。 圖4是示出根據實施例的積體電路的佈局的圖。 圖5A及圖5B是示出根據實施例的積體電路的佈局的實例的圖。 圖6A及圖6B是示出根據實施例的積體電路的佈局的實例的圖。 圖7是示出根據實施例的設計積體電路的方法的流程圖。 圖8是示出根據實施例的設計積體電路的方法的流程圖。 圖9是示出根據實施例的設計積體電路的方法的流程圖。 圖10是示出根據實施例的設計積體電路的方法的流程圖。 圖11是示出根據實施例的系統晶片的方塊圖。 圖12是示出根據實施例的包括對程式進行儲存的記憶體的計算系統的方塊圖。
40:積體電路
C41:第一胞元
C42:第二胞元
C43:第三胞元
C44:第四胞元
C45:第五胞元
H1:第一高度/高度
H2:第二高度
LVTN、LVTP、RVTN、RVTP:製程
R1:第一列
R2:第二列/列
W11:第一寬度
W12:第二寬度
W21:第三寬度
W22:第四寬度
X、Y、Z:軸
X41:第一區
X42:第二區

Claims (10)

  1. 一種積體電路，包括： 第一胞元，設置於第一列及第二列中且包括多個第一臨限電壓裝置，其中所述第一列與所述第二列彼此相鄰且在第一方向上延伸；以及 至少一個第二胞元，在所述第一列及所述第二列中的至少一者中與所述第一胞元相鄰地設置且包括至少一個第二臨限電壓裝置， 其中所述多個第一臨限電壓裝置包括： 至少一個第一裝置，被配置成在所述第一列中實行第一功能；以及 至少一個第二裝置，被配置成在所述第二列中實行獨立於所述第一功能的第二功能。
  2. 如請求項1所述的積體電路，其中所述第一胞元在所述第一方向上具有特定長度。
  3. 如請求項1所述的積體電路，其中所述第一列在與所述第一方向垂直的第二方向上具有第一高度，且 所述第二列在所述第二方向上具有較所述第一高度小的第二高度。
  4. 如請求項3所述的積體電路，其中所述至少一個第二裝置包括設置於所述第二列的第一區中的第一極性類型的裝置以及設置於所述第二列的第二區中的第二極性類型的裝置， 其中所述第一區在與所述第一方向垂直的所述第二方向上具有第一寬度，且 所述第二區在所述第二方向上具有較所述第一寬度小的第二寬度。
  5. 如請求項1所述的積體電路，其中所述第一胞元更包括導電圖案，所述導電圖案沿著所述第一列與所述第二列之間的邊界在所述第一方向上延伸且被配置成接收用於向所述多個第一臨限電壓裝置供應電力的電源電壓。
  6. 如請求項1所述的積體電路，其中所述多個第一臨限電壓裝置及所述至少一個第二臨限電壓裝置中的每一者包括鰭場效電晶體（FinFET）、閘極全環繞場效電晶體（GAAFET）、多橋通道場效電晶體（MBCFET）及垂直場效電晶體（VFET）中的至少一者。
  7. 一種積體電路，包括： 第一胞元，設置於在第一方向上延伸的第一列中且包括多個第一臨限電壓裝置； 第二胞元，設置於第二列中且包括多個第一臨限電壓裝置，其中所述第二列相鄰於所述第一列且在所述第一方向上延伸；以及 至少一個第三胞元，在所述第一列及所述第二列中的至少一者中與所述第一胞元及所述第二胞元相鄰地設置且包括至少一個第二臨限電壓裝置， 其中所述第一胞元與所述第二胞元在與所述第一方向垂直的第二方向上對齊且在所述第一方向上具有相同的長度。
  8. 如請求項7所述的積體電路，其中所述第一列及所述第一胞元中的每一者在所述第二方向上具有第一高度，且 所述第二列及所述第二胞元中的每一者在所述第二方向上具有較所述第一高度小的第二高度。
  9. 如請求項8所述的積體電路，其中所述第二胞元包括： 所述第二胞元的所述多個第一臨限電壓裝置中的第一極性類型的至少一個第一臨限電壓裝置，設置於所述第二胞元的第一區中；以及 所述第二胞元的所述多個第一臨限電壓裝置中的第二極性類型的至少一個第一臨限電壓裝置，設置於所述第二胞元的第二區中， 其中所述第一區在所述第二方向上具有第一寬度，且 所述第二區在所述第二方向上具有較所述第一寬度小的第二寬度。
  10. 一種設計包括多個胞元的積體電路的方法，所述方法包括： 獲得對所述多個胞元進行定義的網路連線表；以及 基於所述網路連線表將所述多個胞元放置於在第一方向上延伸的多個列中， 其中放置所述多個胞元包括將包括第一臨限電壓裝置的至少一個第一胞元與包括第二臨限電壓裝置的至少一個第二胞元放置成在沿著與所述第一方向垂直的第二方向延伸的邊界處彼此鄰接。
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