CN114974112B - 显示面板及显示装置 - Google Patents

Abstract

本申请描述了一种显示面板及显示装置，包括：像素电路和发光元件；像素电路包括数据写入模块、驱动模块和补偿模块；驱动晶体管包括源极、栅极、有源层以及第一漏极和第二漏极，源极与第一漏极之间包括第一驱动部，第一漏极与第二漏极之间包括第二驱动部，第一驱动部的沟道区的长度为L1，第二驱动部的沟道区的长度为L2；数据写入模块连接于源极，补偿模块连接于栅极与第一漏极之间，或者，数据写入模块连接于第一漏极，补偿模块连接于栅极与第二漏极之间。本申请有利于改善显示面板在画面刷新时需要克服误差的时间，减弱闪烁问题，提升显示效果。

Description

显示面板及显示装置

本申请为申请日为2021年3月16日，申请号为202110280448.3，发明创造名称为“显示面板及显示装置”的分案申请。

技术领域

本发明涉及显示技术领域，特别是涉及一种显示面板以及包括该显示面板的显示装置。

背景技术

随着显示技术的不断发展，新兴的显示相关技术不断涌现，有机发光二极管(organic light emitting diode，OLED)显示面板以及微型发光二极管(micro lightemitting diode,Micro LED)显示面板等自发光型显示面板逐渐受到消费者的青睐，成为研究的热点。

在OLED显示面板以及micro LED显示面板中，为发光元件提供驱动电流的像素电路是至关重要的元件，在像素电路中，驱动晶体管是关键的部件之一，驱动晶体管承担着驱动电流生成的重要作用，其一方面要求具有较好的驱动能力，另一方面要求尽量避免在显示面板画面切换时产生信号误差，保证其所生成的驱动电流尽可能精确，从而保证显示面板的显示效果。因此，如何在保证驱动晶体管的驱动能力的前提下，减小显示面板画面切换时的信号误差，是本领域亟待解决的问题。

发明内容

有鉴于此，本申请提供一种显示面板以及包含该显示面板的显示装置，其中，通过对驱动晶体管进行特殊设计，在保证驱动晶体管的驱动能力的同时，减小驱动晶体管所引起的显示面板画面切换时的信号误差。

一方面，本申请实施例提供一种显示面板，其中，显示面板包括像素电路和发光元件；像素电路包括数据写入模块、驱动模块和补偿模块；数据写入模块用于选择性地为驱动模块提供数据信号；驱动模块用于为发光元件提供驱动电流，驱动模块包括驱动晶体管；补偿模块用于补偿驱动晶体管的阈值电压；驱动晶体管包括源极、栅极、有源层以及第一漏极和第二漏极，源极与第一漏极之间包括第一驱动部，第一漏极与第二漏极之间包括第二驱动部，第一驱动部的沟道区的长度为L1，第二驱动部的沟道区的长度为L2；数据写入模块连接于源极，补偿模块连接于栅极与第一漏极之间，或者，数据写入模块连接于第一漏极，补偿模块连接于栅极与第二漏极之间；其中，

L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，或者，

L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2；

式中，ΔVsd2＝|Vs-Vd2|，ΔVsg＝|Vs-Vg|，ΔVgd2＝|Vg-Vd2|，在发光元件的发光阶段，Vs为驱动晶体管源极的电压，Vd2为驱动晶体管第二漏极的电压，Vg为驱动晶体管栅极的电压。

另一方面，本申请实施例提供另一种显示面板，其中，显示面板包括像素电路和发光元件；像素电路包括数据写入模块、驱动模块和补偿模块；数据写入模块用于选择性地为驱动模块提供数据信号；驱动模块用于为发光元件提供驱动电流，驱动模块包括驱动晶体管；补偿模块用于补偿驱动晶体管的阈值电压；驱动晶体管包括源极、栅极、有源层以及第一漏极和第二漏极，源极与第一漏极之间包括第一驱动部，第一漏极与第二漏极之间包括第二驱动部，第一驱动部的沟道区的长度为L1，第二驱动部的沟道区的长度为L2；数据写入模块连接于源极，补偿模块连接于栅极与第一漏极之间，或者，数据写入模块连接于第一漏极，补偿模块连接于栅极与第二漏极之间；其中，L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤2V，或者，

L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤2V；

式中，ΔVsd2＝|Vs-Vd2|，ΔVsg＝|Vs-Vg|，ΔVgd2＝|Vg-Vd2|，在所述发光元件的发光阶段，Vs为所述驱动晶体管源极的电压，Vd2为所述驱动晶体管第二漏极的电压，Vg为所述驱动晶体管栅极的电压。

再一方面，本申请实施例提供一种显示装置，包括上述的显示面板。

显示面板中，在发光元件的发光阶段，驱动晶体管的源极、栅极以及漏极之间的电压可能会存在栅极与漏极之间的电压差远大于源极与栅极之间的电压差，或者源极与栅极之间的电压差远大于栅极与漏极之间的电压差的情况，在这种情况下，电压差较大的一侧，在强电场的作用下，载流子迁移，遇到缺陷时容易被捕获，形成内建电场，发生极化，这种现象会导致驱动晶体管的Vd-Ig曲线发生偏移，导致阈值电压出现偏差，进而会导致显示面板在画面刷新时，驱动晶体管重新写入数据信号时，初始数帧内写入的信号会存在一定的误差，只能通过多次数据写入帧刷新来减缓这种误差，但这会引起闪烁现象，影响显示效果。

通过上述描述，本申请提供的显示面板和显示装置，通过将驱动晶体管分为第一驱动部和第二驱动部，在数据写入阶段，将源极与第一漏极间的第一驱动部或者第一漏极与第二漏极间的第二驱动部中的一者在数据写入阶段不计入其中，并且，设置第一漏极与栅极之间的电压差在V0的范围之内，而V0一般设置为小于ΔVgd2或者ΔVsg的一半，从而将第一漏极与栅极之间的电压差降低为原来的栅极与源极之间的电压的一半以内或者原来的栅极与第二漏极之间的电压的一半以内，从而可以减缓第一漏极或者源极与栅极之间的电势差，进而减弱第一驱动部或者第二驱动部至少一者的阈值电压偏移的现象，然后利用第一驱动部或者第二驱动部中的一者进入数据写入阶段，而另一者不参与数据写入阶段，从而可以较好地改善显示面板在画面刷新时需要克服误差的时间，减弱闪烁问题，提升显示效果。

附图说明

图1是本申请实施例提供的一种显示面板的像素电路的示意图；

图2是本申请实施例提供的另一种显示面板的像素电路的示意图；

图3是本申请实施例提供的又一种显示面板的像素电路的示意图；

图4是本申请实施例提供的再一种显示面板的像素电路示意图；

图5是本申请实施例提供的一种驱动晶体管的截面示意图；

图6是本申请实施例提供的另一种驱动晶体管的截面示意图；

图7是现有技术中的一种显示面板画面刷新时的亮度和刷新帧数关系图；

图8是本申请实施例提供的又一种显示面板的像素电路示意图；

图9是本申请实施例提供的再一种显示面板的像素电路示意图；

图10是本申请实施例提供的又一种驱动晶体管的截面示意图；

图11是本申请实施例提供的一种驱动晶体管的俯视结构示意图；

图12是本申请实施例提供的再一种驱动晶体管的俯视结构示意图；

图13是本申请实施例提供的又一种显示面板的像素电路示意图；

图14是本申请实施例提供的再一种显示面板的像素电路示意图；

图15是本申请实施例提供的一种显示装置的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

参考图1-图6，图1是本申请实施例提供的一种显示面板的像素电路的示意图，图2是本申请实施例提供的另一种显示面板的像素电路的示意图，图3是本申请实施例提供的又一种显示面板的像素电路的示意图，图4是本申请实施例提供的再一种显示面板的像素电路示意图，图5是本申请实施例提供的一种驱动晶体管的截面示意图，图6是本申请实施例提供的另一种驱动晶体管的截面示意图；其中，显示面板包括像素电路10和发光元件20；像素电路10包括数据写入模块11、驱动模块12和补偿模块13；数据写入模块11用于选择性地为驱动模块12提供数据信号；驱动模块12用于为发光元件20提供驱动电流，驱动模块12包括驱动晶体管T0；补偿模块13用于补偿驱动晶体管T0的阈值电压；驱动晶体管T0包括源极102(N2节点)、栅极101(N1节点)、有源层105以及第一漏极103(N3节点)和第二漏极104(N4节点)，源极102与第一漏极103之间包括第一驱动部T01，第一漏极103与第二漏极104之间包括第二驱动部T02，第一驱动部T01的沟道区的长度为L1，第二驱动部T02的沟道区的长度为L2；如图1和图2所示，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，或者，如图3和图4所示，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间；其中，L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，或者，L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2；式中，ΔVsd2＝|Vs-Vd2|，ΔVsg＝|Vs-Vg|，ΔVgd2＝|Vg-Vd2|，在发光元件20的发光阶段，Vs为所述驱动晶体管源极的电压，Vd2为所述驱动晶体管第二漏极的电压，Vg为所述驱动晶体管栅极的电压。

参考图5和图6，在发光元件20的发光阶段，因驱动晶体管T0承担着在发光阶段为发光元件20产生驱动电流的作用，其栅极101存储着发光所需的数据信号，晶体管通常工作在非饱和状态，源极102与第二漏极104之间电压不相等，且可能存在较大的电压差，此时，栅极101与源极102之间的电压差，跟栅极101与第二漏极104之间的电压差，一般也不相等且可能差异较大，当栅极101与源极102之间的电压差跟栅极101与第二漏极104之间的电压差二者相差较大时，电压差较大的一侧，因电场强度较大，会导致载流子在强电场的作用下迁移，遇到缺陷时容易被捕获，形成内建电场，发生极化，这种现象会导致驱动晶体管T0的Vd-Ig曲线发生偏移，导致阈值电压出现偏差，如驱动晶体管T0的阈值电压为Vth，产生偏差为ΔV，则偏差后的阈值电压为Vth±ΔV。此处，需要说明的是，图5和图6中箭头所示为源极与栅极，第一漏极与栅极，第二漏极与栅极之间的电场线的密度，仅仅示例性地示范地通过电场线的疏密程度表示出电场强度的大小，其中箭头方向可以根据具体的情形调节。

参考图7，图7是现有技术中的一种显示面板画面刷新时的亮度和刷新帧数关系图，其中，纵坐标为发光元件20的亮度，横坐标为刷新的帧数，图中起点处为从驱动电流极小的画面(称为黑画面，实际上也是发光阶段，只是为发光电流极小的发光阶段)开始，因此，起点处的亮度为接近于0，在画面刷新时，预期亮度为450nits，第一帧数据刷新后，亮度先到达300nits，后又有一定程度的回落，未达到预期的亮度，这里，如前面的分析，在画面切换时，因为前一发光周期驱动晶体管的阈值电压偏移，驱动晶体管的阈值电压偏差至Vth±ΔV，在数据写入阶段，阈值电压的偏移导致写入驱动晶体管栅极的数据信号Vdata不稳定，不能达到准确值，从而使得第一帧刷新后的亮度不能达到预期亮度。在第二帧数据刷新时，亮度达到450nits，但又有一定程度的回落，这里，在第二帧数据刷新时，因数据写入阶段改变了发光阶段驱动晶体管的源极、栅极、漏极之间的电压，通过2次数据写入，会逐渐改善阈值电压的偏差ΔV，使得ΔV越来越小，阈值电压趋于稳定，从而第二帧数据刷新时，数据信号Vdata相较于第一帧数据刷新时更准确，使得第二次帧数据刷新时，更接近目标亮度。第三帧数据刷新时，如前面所述的原理，阈值电压的偏差进一步得到改进，ΔV更小，阈值电压更稳定，数据信号Vdata写入更准确，亮度更接近目标亮度。后面经过多次数据刷新后，亮度逐渐达到目标亮度。然而，当亮度刷新帧数较多时，人眼会感知到亮度的变化，导致人眼观察到的显示画面切换时存在闪烁的问题，因此，需要尽可能地减少达到目标亮度所需的数据刷新帧数，而数据刷新帧数与驱动晶体管的阈值电压偏差有关，阈值电压偏差ΔV越小，亮度更容易达到目标亮度。

经过上述描述，因栅极101与源极102之间的电压差，跟栅极101与第二漏极104之间的电压差相差较大，是引起阈值电压偏差ΔV的一个重要原因，因此，本申请中，将驱动晶体管T0分为第一驱动部T01和第二驱动部T02两个部分，将其中电压差较大，导致阈值电压偏差，且导致数据信号写入不稳定的部分，在数据写入阶段时不接入，只接入电压差较小的部分，从而可以尽可能地提升数据写入信号的准确性。

基于以上分析，本申请的发明人发现，当发光元件20的发光阶段，第一漏极103的电压与栅极101的电压之间的电压差小于一定电压值V0时，0≤V0≤ΔVgd2×1/2，或者，0≤V0≤ΔVsg×1/2，即第一漏极103与栅极101之间的电压差降低为栅极101与第二漏极104之间的电压差的一半，或者栅极101与源极102之间的电压差的一半时，将电场强度较大的部分不参与数据写入阶段，从而可以尽可能地保证在画面刷新时尽快达到预期亮度。因此，本实施例中，将驱动晶体管T0分为两个部分：第一驱动部T01和第二驱动部T02，第一驱动部T01为源极102与第一漏极103之间的部分，第二驱动部T02为第一漏极103与第二漏极104之间的部分，第一驱动部T01的沟道区的长度为L1，第二驱动部的沟道区的长度为L2，其中，

第一漏极103的电压与栅极101的电压之间的电压差小于一定电压值V0时，即|Vg-Vd1|≤V0时，则Vg-V0≤Vd1≤Vg+V0；

当选用第一驱动部参与数据写入阶段时，如图1和图2，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间时：

因|Vs-Vd1|≈|Vs-Vd2|×L1/(L1+L2)；

当Vs≥Vd1时，(Vs-Vg)-V0＝Vs-(Vg+V0)≤Vs-Vd1＝|Vs-Vd1|≤Vs-(Vg-V0)＝(Vs-Vg)+V0；

当Vs≤Vd1时，(Vg-Vs)-V0＝Vg-V0-Vs≤Vd1-Vs＝|Vs-Vd1|≤Vg-Vs+V0＝(Vg-Vs)+V0；

因(Vs-Vg)≤|Vs-Vg|，且(Vg-Vs)≤|Vs-Vg|；

因此，|Vs-Vd1|≤|Vs-Vg|+V0；

即|Vs-Vd2|×L1/(L1+L2)≤|Vs-Vg|+V0；

得出：L2/L1≥|Vs-Vd2|/[|Vs-Vg|+V0]-1＝ΔVsd2/(ΔVsg+V0)-1。

通过上述计算得知，L1与L2的长度对第一漏极103与栅极101之间的电压差产生影响，当L2/L1≥ΔVsd2/(ΔVsg+V0)-1，且0≤V0≤ΔVgd2×1/2时，可以保证栅极101与第一漏极103之间的电压差小于栅极102与第二漏极104之间的电压差的一半，从而可以避免栅极101与第二漏极104之间的电压差过大，导致的画面刷新时数据信号输入不准确，亮度较难达到预期亮度的问题。

同理，当选用第二驱动部参与数据写入阶段时，如图3和图4，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间时：

因|Vd2-Vd1|≈|Vs-Vd2|×L2/(L1+L2)；

当Vd2≥Vd1时，

(Vd2-Vg)-V0≤Vd2-(Vg+V0)≤Vd2-Vd1＝|Vd2-Vd1|≤Vd2-(Vg-V0)＝(Vd2-Vg)+V0；

当Vd2≤Vd1时，

(Vg-Vd2)-V0＝(Vg-V0)-Vd2≤Vd1-Vd2＝|Vd2-Vd1|≤(Vg+V0)-Vd2＝(Vg-Vd2)+V0；

因(Vd2-Vg)≤|Vg-Vd2|，且(Vg-Vd2)≤|Vg-Vd2|；

因此，|Vd2-Vd1|≤|Vg-Vd2|+V0；

即|Vs-Vd2|×L2/(L1+L2)≤|Vg-Vd2|+V0；

得出：L1/L2≥|Vs-Vd2|/[|Vg-Vd2|+V0]-1＝ΔVsd2/(ΔVgd2+V0)-1。

通过上述计算得知，L1与L2的长度对第一漏极103与栅极101之间的电压差产生影响，当L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，且0≤V0≤ΔVsg×1/2时，可以保证栅极101与第一漏极103之间的电压差小于栅极101与源极102之间的电压差的一半，从而可以避免栅极101与源极102之间的电压差过大，导致的画面刷新时数据信号输入不准确，亮度较难达到预期亮度的问题。

本实施例中限定的发光元件的发光阶段，是从电路工作机理方面限定的，并非只包含发光元件真正发出人眼能够识别的光线，还包括驱动电流极小、亮度非常小的黑画面，也为发光元件的发光阶段的范畴。

另外，本实施例中，像素电路10中，N1节点连接驱动晶体管的栅极101，N2节点连接驱动晶体管的源极102，N3节点连接驱动晶体管的第一漏极103，N4节点连接驱动晶体管的第二漏极104，一般情况下，第一驱动部T01与第二驱动部T02为驱动晶体管T0的两个部分，共同组成了驱动晶体管T0，也即，驱动晶体管T0仍为一个完整的晶体管，驱动晶体管T0的栅极101和有源层102均为一整块设置，第一漏极103与有源层105连接，为驱动晶体管T0中间引出的一个节点，用于连接补偿模块13,，关于第一漏极103的连接方式，在后文中会详细分析。在一些特殊情况下，如有特别的需要，驱动晶体管T0的栅极101与有源层105也可以视情况分块设置，但总体而言，本申请主要侧重于驱动晶体管T0为一个完整晶体管的方案。

可选的，本实施例中，如图1所示，驱动晶体管T0为PMOS晶体管，其中，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，当驱动晶体管T0为PMOS晶体管时，在发光阶段，驱动晶体管T0开启，栅极101的电压低于源极102的电压，如图1中的像素电路中，在发光阶段，驱动晶体管T0的源极电压Vs为PVDD信号，栅极电压Vg为(Vdata-Vth)，第二漏极电压Vd2的信号一般为相对较低的电压，例如Vs为4.6V，Vg为3V，Vd2为-2V，此时，存在的问题为，栅极电压Vg与第二漏极电压Vd2之间的电压差ΔVgd2＝|Vg-Vd2|较大，如为5V甚至更大，而栅极电压Vg与源极电压Vs之间的电压差ΔVsg＝|Vg-Vs|较小，如为1.5V甚至更小，而且一般为源极电压Vs大于栅极电压Vg，栅极电压Vg大于漏极电压Vd2，在这种情况下，就会导致如图5所示的问题，图5中箭头所示为源极与栅极、第一漏极与栅极、第二漏极与栅极之间的电场线的密度，仅仅示例性地通过电场线的疏密程度表示出电场强度的大小，其中，因源极电压Vs与栅极电压Vg之间的电压差较小，因此，源极与栅极之间的电场强度较小，而第二漏极电压Vd2与栅极电压Vg之间的电压差较大，因此，第二漏极与栅极之间的电场强度较大，如前面所述，第二漏极与栅极之间的强电场则为导致驱动晶体管T0的阈值电压偏移的主要原因，因此，对于此类的驱动晶体管，可以选择第一驱动部T01参与数据写入阶段，而第二驱动部T02不参与数据写入阶段，从而可以充分避免第二驱动部T02导致的驱动晶体管T0的阈值电压偏移，进而导致在画面刷新时数据信号写入不准确的问题。在此种情形下，根据前面的分析，L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，此时，因ΔVgd2较大，因此截取ΔVgd1小于ΔVgd2×1/2，从而将栅极101与第一漏极103之间的电压差缩小至栅极101与第二漏极104之间的电压差的一半以内，使得电压差较大的第二驱动部T02不参与数据写入阶段。

或者，可选的，本实施例中，如图4所示，驱动晶体管T0为NMOS晶体管，其中，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2，当驱动晶体管T0为NMOS晶体管时，在发光阶段，驱动晶体管T0开启，栅极101的电压高于源极102的电压，如图4中的像素电路中，在发光阶段，驱动晶体管T0的第二漏极电压Vd2为PVDD信号，栅极电压Vg为(Vdata+Vth)，源极电压Vs为相对较低的电压，例如，第二漏极电压Vd2为4.6V，栅极电压Vg为4V，源极电压为1V，此时，存在的问题为，栅极电压Vg与第二漏极电压Vd2之间的电压差ΔVgd2＝|Vg-Vd2|较小，如为0.6V甚至更小，而且栅极电压Vg与源极电压Vs之间的电压差ΔVsg＝|Vg-Vs|较大，如为3V甚至更大，在这种情况下，就会导致如图6所示的问题，图6中箭头所示为源极与栅极、第一漏极与栅极、第二漏极与栅极之间的电场线的密度，仅仅示例性地通过电场线的疏密程度表示出电场强度的大小，其中，因源极电压Vs与栅极电压Vg之间的电压差较大，源极与栅极之间的电场强度较大，如前面所述，源极与栅极之间的强电场则为导致驱动晶体管T0的阈值电压偏移的主要原因，因此，对于此类的驱动晶体管，可以选择第二驱动部T02参与数据写入阶段，而第一驱动部T01不参与数据写入阶段，从而可以充分避免第一驱动部T01导致的驱动晶体管T0的阈值电压偏移，进而导致在画面刷新时数据信号写入不准确的问题。在此种情形下，根据前面的分析，L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2，此时，因ΔVsg较大，因此截取ΔVgd1小于ΔVsg×1/2，从而将栅极101与第一漏极103之间的电压差缩小至栅极101与源极102之间的电压差的一半以内，使得电压差较大的第一驱动部T01不参与数据写入阶段。

另外，在一些情形下，如图3所示，驱动晶体管T0为PMOS晶体管，其中，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2，在此种情形下，驱动晶体管T0在发光阶段，如一些特殊设计，导致ΔVsg与ΔVgd2之间的差异较小，或者ΔVsg大于ΔVgd2，此时，源极与栅极之间的电场则为导致驱动晶体管T0的阈值电压偏移的主要原因，因此，对于此类的PMOS驱动晶体管，可以选择第二驱动部T02参与数据写入阶段，而第一驱动部T01不参与数据写入阶段。

或者，在一些情形下，如图2所示，驱动晶体管T0为NMOS晶体管，其中，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，在此种情形下，驱动晶体管T0在发光阶段，如一些特殊的设计，导致ΔVsg与ΔVgd2之间的差异较小，或者ΔVgd2大于ΔVsg，此时，栅极与第二漏极之间的电场则为导致驱动晶体管T0的阈值电压偏移的主要原因，因此，对于此类的NMOS驱动晶体管，可以选择第一驱动部T01参与数据写入阶段，而第二驱动部T02不参与数据写入阶段。

可选的，本实施例中，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，其中ΔVsd2≥ΔVsg+V0，在此种连接方式下，如前面所述，一般是由于栅极101与第二漏极104之间的电压差ΔVgd2比较大，而栅极101与源极102之间的电压差ΔVsg比较小，在数据写入阶段不接入第二驱动部T02，此处，设置ΔVsd2≥ΔVsg+V0，可以保证L2/L1≥0，在此前提下，L2/L1这一比值还可以有其他限定，在后文中会提及。

或者，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2，其中ΔVsd2≥ΔVgd2+V0，在此种连接方式下，如前面所述，一般是由于栅极101与源极102之间的电压差ΔVsg比较大，而栅极101与第二漏极104之间的电压差ΔVgd2比较小，在数据写入阶段不接入第一驱动部T01，此处，设置ΔVsd2≥ΔVgd2+V0，可以保证L1/L2≥0，在此前提下，L1/L2这一比值还可以有其他限定，在后文中会提及。

在本实施例中，可选的，在数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥ΔVsd2/V0-1，0≤V0≤ΔVgd2×1/2；因为在显示面板中，根据不同的发光元件20在发光时对于发光电流的要求不同，同一显示面板中的像素电路，其驱动晶体管T0的栅极电位Vg在发光阶段可能不同，而基于工艺的限制，为充分简化工艺，一般在制作时期望能够统一化制作同一面板中的像素电路，不同像素电路的驱动晶体管整体结构基本是相同的，在Vg要求不同但是驱动晶体管的基本结构要求基本相同时，对公式L2/L1≥ΔVsd2/(ΔVsg+V0)-1进一步进行了普适化的改进，因对于PMOS晶体管，在此种连接方式下，源极电压Vs一般为PVDD信号，为高电压信号，栅极电压Vg一般低于源极电压Vs，当Vg越趋近于Vs时，驱动电流越小，当Vg≈Vs时，基本呈现黑画面，体现在公式中，为ΔVsg≥0，ΔVsg+V0≥V0，ΔVsd2/(ΔVsg+V0)≤ΔVsd2/V0，此处取Vg≈Vs这一极限情形作为标准，限定L2/L1≥ΔVsd2/V0-1≥ΔVsd2/(ΔVsg+V0)-1，在此种情形下，对于Vg≤Vs的其他情形，一般也满足L2/L1的这一范围。对于NMOS晶体管，理由类似，为了简化工艺，统一化设计驱动晶体管，Vg一般大于Vs，当Vg≈Vs时，基本呈现黑画面，此处取Vg≈Vs这一极限情形作为标准，限定L2/L1≥ΔVsd2/V0-1≥ΔVsd2/(ΔVsg+V0)-1，在此种情形下，对于Vg≤Vs的其他情形，一般也满足L2/L1的这一范围。需要注意的是，此处限定0≤V0≤ΔVgd2×1/2，因Vg和Vd2在实际情况中可能均为两个变量，ΔVgd2也为变量，在具体实施中，为了统一化设计同一显示面板中的像素电路，可以将V0设置为数值较小的一定值，尽可能使得大部分或者所有情形都落入上述范围中，便于面板的统一化设计，V0的取值在后文中会进一步介绍。

或者，本实施例中，可选的，在数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥ΔVsd2/V0-1，0≤V0≤ΔVsg×1/2；与前述理由相似，为了简化工艺，选取L1/L2时，为了考虑同一显示面板中的驱动晶体管统一化设计，取极限值ΔVgd2＝0，得出L1/L2≥ΔVsd2/V0-1≥ΔVsd2/(ΔVgd2+V0)-1，从而可以实现面板内驱动晶体管的统一化设计。此时，V0也可以设置为数值较小的一定值，尽可能使得大部分或者所有情形都落入上述范围中，便于面板的统一化设计，V0的取值在后文中会进一步介绍。

可选的，在本实施例中，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥0.5。如前面所述，此种连接方式下，L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤ΔVgd2×1/2，而选择此种连接方式的情形，多为ΔVgd2≥ΔVsg时，因对于PMOS晶体管，Vd2≤Vg≤Vs，或者，对于NMOS晶体管，Vs≤Vg≤Vd2，则ΔVsd2＝ΔVsg+ΔVgd2，而本申请的发明人发现，当ΔVsg≤ΔVgd2≤2×ΔVsg时，ΔVsg≥1/3×ΔVsd2,例如，Vs为4.6V，Vd2为-2V，ΔVsg≥1/3×6.6V＝2.2V，ΔVgd2≤2/3×6.6V＝4.4V，在这种情形下，ΔVsg与Vsd2之间的压差为2V左右，本申请的发明人发现，当二者的压差在这一范围内时，栅极101与第二漏极104之间的电场强度在一定程度上还较小，不会造成太大的阈值电压的偏移，而当ΔVgd2≥2×ΔVsg，即ΔVgd2≥2/3×ΔVsd2时，ΔVgd2相较于ΔVsg的电压差较为明显，会造成较为明显的阈值电压偏移，为了避免此种现象，本实施例中，将ΔVgd2≥2×ΔVsg的部分区域不参与数据写入阶段，此时，

ΔVsg≤1/3×ΔVsd2，ΔVgd2≥2/3×ΔVsd2；

再限定V0≤2/3×ΔVsd2×1/2≤ΔVgd2×1/2；

则ΔVsg+V0≤1/3×ΔVsd2+2/3×ΔVsd2×1/2＝2/3×ΔVsd2；

得出L2/L1≥ΔVsd2/(ΔVsg+V0)-1≥Vsd2/(2/3×ΔVsd2)-1＝0.5。

此种情形下，有利于当栅极电压与第二漏极电压之间的电压差较大时，使电压差明显较大的部分不参与数据写入阶段，从而有利于减弱驱动晶体管阈值电压的偏移。

或者，本实施例中，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥0.5。与前述理由类似，此种连接方式下，L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤ΔVsg×1/2，而选择此种连接方式的情形，多为ΔVsg≥ΔVgd2时，因对于PMOS晶体管，Vd2≤Vg≤Vs，或者，对于NMOS晶体管，Vs≤Vg≤Vd2，则ΔVsd2＝ΔVsg+ΔVgd2，而本申请的发明人发现，当ΔVgd2≤ΔVsg≤2×ΔVgd2时，ΔVgd2≥1/3×ΔVsd2,例如，Vs为-2V，Vd2为4.6V，ΔVgd2≥1/3×6.6V＝2.2V，ΔVsg≤2/3×6.6V＝4.4V，在这种情形下，ΔVsg与Vsd2之间的压差为2V左右，本申请的发明人发现，让二者的压差在这一范围内时，栅极101与源极102之间的电场强度在一定程度上还较小，不会造成太大的阈值电压的偏移，而当ΔVsg≥2×ΔVgd2，即ΔVsg≥2/3×ΔVsd2时，ΔVsg相较于ΔVgd2的电压差较为明显，会造成较为明显的阈值电压偏移，为了避免此种现象，本实施例中，将ΔVsg≥2×ΔVgd2的部分区域不参与数据写入阶段，此时，

ΔVgd2≤1/3×ΔVsd2，ΔVsg≥2/3×ΔVsd2；

再限定V0≤2/3×ΔVsd2×1/2≤ΔVsg×1/2；

则ΔVgd2+V0≤1/3×ΔVsd2+2/3×ΔVsd2×1/2＝2/3×ΔVsd2；

得出L1/L2≥ΔVsd2/(ΔVgd2+V0)-1≥Vsd2/(2/3×ΔVsd2)-1＝0.5。

此种情形下，有利于当栅极电压与源极电压之间的电压差较大时，使电压差明显较大的部分不参与数据写入阶段，从而有利于减弱驱动晶体管阈值电压的偏移。。

另外，可选的，进一步如上文所述，为了使得显示面板统一化制作驱动晶体管，简化工艺，得出，在数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，且L2/L1≥ΔVsd2/V0-1，0≤V0≤ΔVgd2×1/2。结合前面的内容，在V0≤2/3×ΔVsd2×1/2＝1/3×ΔVsd2的情形下，ΔVsd2/V0≥ΔVsd2/(1/3×ΔVsd2)＝3，L2/L1≥ΔVsd2/V0-1≥2。此种情形能够在使得驱动晶体管的电压差明显较大的部分不参与数据写入阶段的同时，有利于面板的统一化设计，能够较好地简化工艺，具体理由参见上文中的描述。

或者，可选的，进一步如上文所述，为了使得显示面板统一化制作驱动晶体管，简化工艺，得出，在数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，且L1/L2≥ΔVsd2/V0-1，0≤V0≤ΔVsg×1/2。结合前面的内容，在V0≤2/3×ΔVsd2×1/2＝1/3×ΔVsd2的情形下，ΔVsd2/V0≥ΔVsd2/(1/3×ΔVsd2)＝3，L1/L2≥ΔVsd2/V0-1≥2。此种情形在使得驱动晶体管的电压差明显较大的部分不参与数据写入阶段的同时，有利于面板的统一化设计，能够较好地简化工艺，具体理由参见上文中的描述。

另外，可选的，本实施例中，为保证栅极电压Vg与第一漏极电压Vd1之间的电压差ΔVgd1进一步减小，可进一步缩小V0的范围，此处，限定V0≤ΔVgd2×1/3，或者，V0≤ΔVsg×1/3，则有利于充分缩小栅极电压Vg与第一漏极电压Vd1之间的电压差ΔVgd1，从而尽可能地保证画面刷新时数据信号写入的准确性。

进一步地，本申请的发明人发现，对于图1-图4中的像素电路而言，一般将栅极101与第一漏极103之间的电压差ΔVgd1设置在2V内，则其之间的电压差较小，电场强度较弱，不会对画面刷新时数据信号造成较大的干扰，因此，本实施例中，设置0≤V0≤2V，则保证ΔVgd1在较小的电压范围内，从而提升画面刷新时数据信号写入的准确性，保证显示效果。在此前提下，V0也可以进一步缩小范围至0≤V0≤1.5V、0≤V0≤1V、0≤V0≤0.5V等，具体的，V0可以为2V、1.8V、1.5V、1.2V、1.0V、0.8V、0.6V、0.4V、0.2V、0V等值中的一者，在具体使用过程中，可以视具体情形选择合理的V0值。

参考图8-图10，图8是本申请实施例提供的又一种显示面板的像素电路示意图，图9是本申请实施例提供的再一种显示面板的像素电路示意图，图10是本申请实施例提供的又一种驱动晶体管的截面示意图，其中，驱动晶体管T0的源极102节点包括第一源极1021和第二源极1022，第一源极1021与第二源极1022之间包括第三驱动部T03，数据写入模块11连接于第二源极1022，补偿模块13连接于栅极101与第一漏极103之间。前述实施方式中，均示出了ΔVsg与ΔVgd2之间有一者大于另一者且电压差大至一定程度时的处理方式，本实施方式在此基础上，进一步考虑，使得驱动晶体管满足条件：第二源极1021与栅极101之间的电压差ΔVs2g＝|Vs2-Vg|≤V0，或者，满足条件：第一漏极103与栅极101之间的电压差ΔVgd1＝|Vg-Vd1|≤V0，或者，此两个条件均满足，然后将第一驱动部T01参与数据写入阶段，而将可能产生较大电压差的第二驱动部T02和第三驱动部T03均不参与数据写入阶段，从而更使得第一驱动部T01具有较小的电压差，尽可能地提升数据信号写入的准确性，避免画面刷新过程中发生亮度闪烁问题。此时，根据前面的分析，如要求ΔVs2g≤V0，则L3/(L1+L2)≥ΔVs1d2/(ΔVgd2+V0)-1，0≤V0≤ΔVs1g×1/2，其中，ΔVs1d2＝|Vs1-Vd2|，此时，将L1+L2部分视为一个部分，再根据上文中的分析过程，即可以得出这一公式。如要求ΔVgd1≤V0，则L2/(L1+L3)≥ΔVs1d2/(ΔVs1g+V0)-1，0≤V0≤ΔVgd2×1/2，其中ΔVs1d2＝|Vs1-Vd2|，ΔVs1g＝|Vs1-Vg|，此时，将L3+L1部分视为一个部分，再根据上文中的分析过程，即可以得出这一公式。需要说明的是，图10中仅示例性地示出了电场的强度和电场线的密度，箭头方向可以根据具体情况进行调整。

可选的，在前述描述的基础上，当ΔVs2g≤V1且ΔVgd1≤V1时，则需要上述条件同时满足，则可以得出L3/(L1+L2)≥ΔVs1d2/(ΔVgd2+V1)-1，且，L2/(L1+L3)≥ΔVs1d2/(ΔVs1g+V1)-1，此处，设定V1为一定值，便于将ΔVs2g与ΔVgd1进行统一化限定。根据上文的描述，本申请的发明人发现，当0≤V1≤2V，可以避免栅极101与第二源极1022之间，以及栅极101与第一漏极103之间，产生较大的电压差，使得第一驱动部T01的阈值电压充分稳定，从而充分避免画面刷新时产生闪烁问题。在此前提下，V1也可以进一步缩小范围至0≤V1≤1.5V、0≤V1≤1V、0≤V1≤0.5V等，具体的，V1可以为2V、1.8V、1.5V、1.2V、1.0V、0.8V、0.6V、0.4V、0.2V、0V等值中的一者，在具体使用过程中，可以视具体情形选择合理的V1值。

至此，上文中均描述的为第一驱动部T01、第二驱动部T02以及第三驱动部T03之间的沟道区的长度以及相关的电压差之间的相互关系，下文中，对于驱动晶体管T0如上文中设置之后的结构进行描述。

参考图11，图11是本申请实施例提供的一种驱动晶体管的俯视结构示意图，其中，驱动晶体管T0的有源层105的沟道区106包括第一段1061和第二段1062，以及位于第一段1061和第二段1062之间的第一位点200，第一漏极103连接于第一位点200，第一段1061位于第一驱动部T01，第二段1062位于第二驱动部T02；栅极101包括第一侧面1011，第一侧面1011为栅极101距离第一位点200最近的侧面；其中，第一段1061中，至少有部分区域距离栅极101的第一侧面1011的距离大于第一位点200距离第一侧面1011的距离；或者第二段1062中，至少有部分区域距离栅极101的第一侧面1011的距离大于第一位点200距离第一侧面1011的距离。

本申请中，第一漏极103的设定需要考虑ΔVgd1，而ΔVgd1又与L1和L2的比值有关，也就是，L1或者L2的变化会引起ΔVgd1发生变化，如上文中的描述，L1和L2都是按照一定的要求设计好的，因此，为了避免第一位点200连接至第一漏极103时产生不必要的电压变化，需要第一位点200与第一漏极102之间的沟道区的长度足够小，甚至二者之间不需要设置沟道区，在此种情形下，第一位点200需要延伸出栅极101的至少一个侧面，或者至少延伸至非常靠近栅极101的一个侧面，将此侧面定义为第一侧面1011，此时，第一位点200距离第一侧面1011的距离为0，或者足够小，便于连接第一漏极103，而第一位点200位于第一段1061和第二段1062之间，第一段1061和第二段1062需要具有各自的长度L1和L2，而且沟道区106必须要与栅极交叠，因此，为了保证L1和L2，第一段1061和第二段1062中至少有一者的需要绕离第一侧面1011，经过长度L1和L2后，再绕出第一栅极101的覆盖范围，尤其是为了考虑工艺因素，将栅极101制作为矩形的情形下，此种设计非常需要，图11所示的为第二段1062具有至少部分区域与第一侧面1011的距离大于第一位点200与第一侧面1011的距离的情形，在另一些实施方式中，也可以设置第一段1061具有至少部分区域与第一侧面1011的距离大于第一位点200与第一侧面1011的距离的情形。

另外，可选的，本实施例中，栅极101还包括第二侧面1012，第二侧面1011与第二侧面1012相接，第一侧面1011为第二侧面1012为第一栅极101距离第一位点200最近的两个侧面；其中，第一段1061中，至少有部分区域与栅极101的第一侧面1011的距离大于第一位点200与第一侧面1011的距离；和/或，第二段1062中，至少有部分区域与栅极101的第二侧面1062的距离大于第一位点200与第二侧面1062的距离。

如图11所示，第一侧面1061和第二侧面1062为栅极101距离第一位点200最近的两个侧面，如上文所述，为了保证第一漏极103的电压的准确性，第一位点200需要距离栅极101的侧面足够近，以便于引出第一漏极103，然而，另一方面，还需要保证第一段1061和第二段1062的长度，因此，第一段1061与第二段1062中至少有一者可能需要绕行，或者都需要绕行，因此，第一段1061中至少有部分区域与第一侧面1061的距离大于第一位点200与第一侧面1061的距离，和/或，第二段1062中，至少有部分区域与栅极101的第二侧面1062的距离大于第一位点200与第二侧面1062的距离。

另外，可选的，参考图12，图12是本申请实施例提供的再一种驱动晶体管的俯视结构示意图，其中，第一位点200与栅极101之间相互不交叠，在此种情形下，第一位点200不构成沟道区的部分，其延伸后与第一漏极103连接，对于第一漏极103的电压影响较小，有利于本申请中对于第一驱动部T01和第二驱动部T02根据电压来进行划分。

可选的，如图11所示，第一位点200与栅极101之间至少部分相互交叠，第一位点200与第一漏极103之间包括辅助沟道区201，辅助沟道区201的长度为L0，0≤L0≤V0×(L1+L2)/(10×Vsd2)。本实施例中，如上文所述，第一漏极103的电压值是通过综合计算得出的，因此，要求第一位点200连接至第一漏极103时电压损失尽可能小，而如果将第一位点200设置在栅极101的外侧，即第一位点200与栅极101之间不交叠，又会导致有源层105与栅极101在面板上的综合面积增大，不利于提升面板的PPI，因此，在一些情形下，会将第一位点200设置得与栅极之间至少部分交叠，以节省有源层105与栅极101所占用的面积的总和，在此种情况下，为了避免第一位点200连接至第一漏极103时经过辅助沟道区201造成电压损失，需要尽可能地减小辅助沟道区201的长度，按照上文的计算，在发光阶段，第一位点200的电压为Vd1，传输至第一漏极103时，设定产生的误差为ΔV1，则第一漏极103的电压可以为Vd1’＝Vd1±ΔV1，本申请中主要限定的为ΔVgd1≤V0，而为了保证第一漏极103的电压，也需要ΔVgd1’≤V0，即|Vg-Vd1±ΔV1|≤V0，ΔVgd1±ΔV1≤V0，本申请的发明人发现，当ΔV1/V0≤1/10时，也即，ΔV1至少在V0的1/10倍的范围之内，辅助沟道区201对于第一漏极103的电压的影响较小，在此基础上，可以进一步限定，ΔV1/V0≤1/10、ΔV1/V0≤1/15、ΔV1/V0≤1/20、ΔV1/V0≤1/30等等，从而充分保证第一漏极103电压的准确性，并保证栅极101与第一漏极103之间的电压小于V0。此时，

因L0/L1≈ΔV1/ΔVsd1，ΔV1/ΔVsd1≤V0×1/10/ΔVsd1；

则L0/L1≤V0×1/10/ΔVsd1，而ΔVsd1≈ΔVsd2×L1/(L1+L2)；

则L0/L1≤V0×1/10×(L1+L2)/L1/ΔVsd2；

则0≤L0≤V0×(L1+L2)/(10×Vsd2)。

当L0满足这一条件时，可以尽量避免辅助沟道区201对于第一漏极103的电压以及对于ΔVgd1的影响了，在此基础上，如前面所示，也可以得出，0≤L0≤V0×(L1+L2)/(15×Vsd2)、0≤L0≤V0×(L1+L2)/(20×Vsd2)以及0≤L0≤V0×(L1+L2)/(30×Vsd2)等等，具体情况视具体需要而定。

另外，参考上文的限定：V0≤2/3×ΔVsd2×1/2＝1/3×ΔVsd2；

结合前面所示：0≤L0≤V0×(L1+L2)/(10×Vsd2)，得出，

0≤L0≤(L1+L2)/30。

从而充分保证第一漏极103和ΔVgd1的准确性。

另外，本实施例中，可选的，参考图11和图12，数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，则第一驱动部T01的沟道区的宽度小于第二驱动部T02的沟道区的宽度；或者，

数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间，第一驱动部T01的沟道区的宽度大于第二驱动部T02的沟道区的宽度。

上述限定也即，参与数据写入阶段的部分的沟道区的宽度小于未参与数据写入阶段的部分的沟道区的宽度。本申请的发明人发现，当沟道区的长度和电场强度一定时，沟道区的宽度越大，则面积越大，从而单位面积的电场强度越小，即电场密度越小。结合上文中的分析，驱动晶体管的阈值电压漂移在一些程度上与单位面积的电场强度有关，当栅极与第二漏极或者栅极与源极之间的电场强度较大时，阈值电压的漂移也越严重，因此，本实施例中，将未参与数据写入阶段的驱动部的沟道区适当加宽，则有利于减小阈值电压的偏移，因此，当第一驱动部T01参与数据写入阶段、第二驱动部T02不参与数据写入阶段时，第二驱动部T02的沟道区的宽度可以适当加宽；而当第一驱动部T01不参与数据写入阶段、第二驱动部T02参与数据写入阶段时，第一驱动部T01的沟道区的宽度可以适当加宽。

参考图1-图12，本实施例中，数据写入模块11的一端连接于数据信号端，用于接收数据信号Vdata，另一端连接于驱动模块12，控制端连接于第一扫描信号线S1，用于接收第一扫描信号；补偿模块13的一端连接于驱动晶体管T0的栅极101，另一端连接于驱动晶体管T0的第一漏极103或者第二漏极104，控制端连接于第二扫描信号线S2，用于接收第二扫描信号。可选的，数据写入模块11可以包括第一晶体管T1，第一晶体管T1的源极连接于数据信号端，漏极连接于驱动晶体管T0，栅极连接于第一扫描信号线S1。

另外，本实施例中，像素电路还包括发光控制模块14，发光控制模块14用于选择性地允许发光元件20进入发光阶段；发光控制模块14包括第一发光控制模块141和第二发光控制模块142，第一发光控制模块141的一端连接于第一电源信号端，用于接收第一电源信号PVDD，另一端连接于驱动模块12，控制端连接于发光控制信号线，用于接收发光控制信号EM；第二发光控制模块142的一端连接于驱动模块12，另一端连接于发光元件20，控制端连接于发光控制信号线，用于接收发光控制信号EM。此处发光控制信号EM为统称，在一些实施方式中，第一发光模块141所接收的发光控制信号EM和第二发光模块142接收的发光控制信号EM可以相同，在其他的实施方式中，第一发光模块141所接收的发光控制信号EM与第二发光模块142接收的发光控制信号EM也可以不同。第一发光控制模块141可以包括第三晶体管T3，第三晶体管T3的源极连接第一电源信号端，漏极连接驱动晶体管T0，栅极连接发光控制信号线；第二发光模块142可以包括第四晶体管T4，第四晶体管T4的源极可以连接驱动晶体管T0，漏极可以连接发光元件20，栅极可以连接发光控制信号线。

在数据写入阶段，第一扫描信号S1控制数据写入模块11开启，数据信号Vdata通过数据写入模块11写入驱动晶体管T0的源极102(N2节点)，驱动晶体管T0开启，数据信号Vdata通过第一驱动部T01写入第一漏极103(N3节点)，第二扫描信号S2控制补偿模块13开启，数据信号Vdata通过补偿模块13写入驱动晶体管T0的栅极101(N1节点)；在发光元件20的发光阶段，发光控制信号EM控制发光模块14开启，驱动晶体管T0开启，驱动晶体管T0生成驱动电流，控制发光元件20发光。

另外，如图1-图12所示，本实施例中，像素电路10还包括初始化模块15和复位模块16，初始化模块15的一端连接于初始化信号端，用于接收初始化信号Vini，另一端连接于发光元件20，控制端连接于第四扫描线S4，用于接收第四扫描信号，初始化信号15用于在初始化阶段为发光元件20提供初始化信号Vini，用于将发光元件20的电压进行初始化。初始化模块15可以包括第五晶体管T5，第五晶体管T5的源极连接初始化信号端，漏极连接发光元件20，栅极连接第四扫描信号线S4。

复位模块16的连接方式可以如图1所示，其一端连接于复位信号端，用于接收复位信号Vref，另一端连接于驱动晶体管T0的栅极101(N1节点)，控制端连接于第三扫描信号线S3，用于接收第三扫描信号，在复位阶段，第三扫描信号线S3控制复位模块16开启，复位模块16为驱动晶体管T0的栅极101提供复位信号，复位模块16可以包括第六晶体管T6，第六晶体管T6的源极连接复位信号端，漏极连接驱动晶体管T0的栅极，栅极连接第二扫描信号线S2。复位模块16的连接方式还可以如图2所示，其一端连接于复位信号端，用于接收复位信号Vref，另一端连接于第一漏极103(N3)节点，控制端连接于第三扫描信号线S3，用于接收第三扫描信号，在复位阶段，第三扫描信号线S3控制复位模块16开启，第二扫描信号线S2控制补偿模块13开启，复位信号Vref写入驱动晶体管T0的栅极，进行复位。此时第六晶体管T6的源极连接复位信号端，漏极连接驱动晶体管的第一漏极103(N3)节点，栅极连接第三扫描信号线S3。

可选的，参考图13和图14，图13是本申请实施例提供的又一种显示面板的像素电路示意图，图14是本申请实施例提供的再一种显示面板的像素电路示意图，其中，像素电路10包括偏置调节模块17，偏置调节模块17的一端连接于偏置调节信号端，用于接收偏置调节信号，另一端连接于驱动晶体管T0的第二漏极104(N4节点)，控制端连接于偏置控制信号线S5，用于接收偏置控制信号；像素电路的工作过程包括偏置调节阶段，在偏置调节阶段，偏置调节模块17开启，补偿模块13关闭，偏置调节信号传输至驱动晶体管T0的第二漏极。因为在发光阶段，第二漏极的电压可能与栅极的电压之间的电压差较大，从而导致第二驱动部的电场强度较大，本实施例中，为了进一步改善此问题，在第二漏极104处连接偏置调节模块17，偏置调节模块17用于在偏置调节阶段中为第二漏极104提供偏置调节信号，将第二漏极与栅极之间的电压差减小，或者将第二漏极与栅极之间的电场方向反转，从而抵消掉发光阶段因栅极与第二漏极之间的电场问题导致的驱动晶体管阈值电压漂移的问题。

可选的，偏置调节模块17可以包括第七晶体管T7，第一晶体管T7的源极连接偏置调节信号端，漏极连接驱动晶体管T0的第二漏极104(N4节点)，栅极连接偏置控制信号线S5。

可选的，如图13所示，驱动晶体管T0为PMOS晶体管，偏置调节信号为恒定高电压信号VH，因为当驱动晶体管为PMOS晶体管时，在发光阶段，一般驱动晶体管的源极电压较高，其次为栅极，再其次为第二漏极，第二漏极的电压通常较低，为了抵消第二漏极的电压较低而引起的阈值电压偏移的问题，可以设置偏置调节信号为恒定的高电压信号VH，以便于在偏置调节阶段，尽快地将第二漏极与栅极之间的电场强度调整甚至抵消。如图14所示，驱动晶体管T0为NMOS晶体管，偏置调节信号为恒定低电压信号VL，因为当驱动晶体管为NMOS晶体管时，在发光阶段，一般驱动晶体管的源极电压较低，其次为栅极，再其次为第二漏极，第二漏极的电压通常较高，为了抵消第二漏极的电压较高而引起的阈值电压偏移的问题，可以设置偏置调节信号为恒定的低电压信号VL，以便于在偏置调节阶段，尽快地将第二漏极与栅极之间的电场强度调整甚至抵消。

本申请的另一方面提供另一种显示面板，其中，显示面板包括像素电路10和发光元件20；像素电路10包括数据写入模块11、驱动模块12和补偿模块13；数据写入模块11用于选择性地为驱动模块12提供数据信号；驱动模块12用于为发光元件20提供驱动电流，驱动模块12包括驱动晶体管T0；补偿模块13用于补偿驱动晶体管T0的阈值电压；驱动晶体管T0包括源极102、栅极101、有源层105以及第一漏极103和第二漏极104，源极102与第一漏极103之间包括第一驱动部T01，第一漏极103与第二漏极104之间包括第二驱动部T02，第一驱动部T01的沟道区的长度为L1，第二驱动部T02的沟道区的长度为L2；数据写入模块11连接于源极102，补偿模块13连接于栅极101与第一漏极103之间，或者，数据写入模块11连接于第一漏极103，补偿模块13连接于栅极101与第二漏极104之间；其中，

L2/L1≥ΔVsd2/(ΔVsg+V0)-1，0≤V0≤2V，或者，

L1/L2≥ΔVsd2/(ΔVgd2+V0)-1，0≤V0≤2V；

式中，ΔVsd2＝|Vs-Vd2|，ΔVsg＝|Vs-Vg|，ΔVgd2＝|Vg-Vd2|，在所述发光元件的发光阶段，Vs为所述驱动晶体管源极的电压，Vd2为所述驱动晶体管第二漏极的电压，Vg为所述驱动晶体管栅极的电压。

在此实施方式中，限定0≤V0≤2V，也即，对于本申请中的像素电路，当0≤ΔVgd1≤2V时，基本上可以将栅极101与第一漏极103之间的电场强度降低至一定程度，使得其所导致的驱动晶体管T0的阈值电压的偏差ΔV可以尽量控制在100mV以内，从而避免阈值电压的偏移对于数据写入阶段造成较大的影响，避免闪烁问题。

在此前提下，V0也可以进一步缩小范围至0≤V0≤1.5V、0≤V0≤1V、0≤V0≤0.5V等，具体的，V0可以为2V、1.8V、1.5V、1.2V、1.0V、0.8V、0.6V、0.4V、0.2V、0V等值中的一者，在具体使用过程中，可以视具体情形选择合理的V0值。

此外，其他的实施方式可以参考上文中提到的实施方式，均可以应用在此处，此处不再重复赘述。

本申请实施例的再一方面提供一种显示装置，参考图15，图15是本申请实施例提供的一种显示装置的示意图，其中，显示装置2显示面板1，显示面板1包括前述所有实施方式中描述的显示面板，显示装置2可以为电视、笔记本、手机、智能穿戴显示装置等多种显示装置中的一种，本实施例对此不作特殊限定。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种显示面板，其特征在于，包括：

像素电路和发光元件；

所述像素电路包括数据写入模块、驱动模块和补偿模块；

所述数据写入模块用于选择性地为所述驱动模块提供数据信号；

所述驱动模块用于为所述发光元件提供驱动电流，所述驱动模块包括驱动晶体管；

所述补偿模块用于补偿所述驱动晶体管的阈值电压；

所述驱动晶体管的源极包括第一源极和第二源极，所述驱动晶体管的漏极包括第一漏极和第二漏极；

所述第一源极与所述第二源极之间包括第三驱动部，所述第二源极与所述第一漏极之间包括第一驱动部，所述第一漏极与所述第二漏极之间包括第二驱动部；

所述数据写入模块连接于所述第二源极，所述补偿模块连接于栅极与所述第一漏极之间；

所述第一驱动部的沟道区的长度为L1，所述第二驱动部的沟道区的长度为L2，所述第三驱动部的沟道区的长度为L3；

L3/(L1+L2)≥ΔVs1d2/ (ΔVgd2+V0)-1，0≤V0≤ΔVs1g×1/2，或者，

L2/(L1+L3)≥ΔVs1d2/ (ΔVs1g+V0)-1，0≤V0≤ΔVgd2×1/2；

式中，ΔVs1d2=|Vs1-Vd2|，ΔVs1g=|Vs1-Vg|，ΔVgd2=|Vg-Vd2|，在所述发光元件的发光阶段，Vs1为所述驱动晶体管的第一源极的电压，Vd2为所述驱动晶体管第二漏极的电压，Vg为所述驱动晶体管栅极的电压。

2.根据权利要求1所述的显示面板，其特征在于，

L3/(L1+L2)≥ΔVs1d2/ (ΔVgd2+V1)-1，且，

L2/(L1+L3)≥ΔVs1d2/ (ΔVs1g+V1)-1，其中，

0≤V1≤2V。

3.根据权利要求1所述的显示面板，其特征在于，

有源层的沟道区包括第一段和第二段，以及位于所述第一段和第二段之间的第一位点，所述第一漏极连接于所述第一位点，所述第一段位于所述第一驱动部，所述第二段位于所述第二驱动部；其中，

所述栅极包括第一侧面，所述第一侧面为所述栅极距离所述第一位点最近的侧面；其中，

所述第一段中，至少有部分区域与所述栅极的第一侧面的距离大于所述第一位点与所述第一侧面的距离；和/或，

所述第二段中，至少有部分区域与所述栅极的第一侧面的距离大于所述第一位点与所述第一侧面的距离。

4.根据权利要求3所述的显示面板，其特征在于，

所述栅极还包括第二侧面，所述第二侧面与所述第一侧面相接，所述第一侧面和所述第二侧面为所述栅极距离所述第一位点最近的两个侧面；其中，

所述第一段中，至少有部分区域与所述栅极的第二侧面的距离大于所述第一位点与所述第二侧面的距离；和/或，

所述第二段中，至少有部分区域与所述栅极的第二侧面的距离大于所述第一位点与所述第二侧面的距离。

5.根据权利要求3所述的显示面板，其特征在于，

所述第一位点与所述栅极之间不交叠。

6.根据权利要求3所述的显示面板，其特征在于，

所述第一驱动部的沟道区的长度为L1，所述第二驱动部的沟道区的长度为L2；

所述第一位点与所述第一漏极之间包括辅助沟道区，所述辅助沟道区的长度为L0，其中，0≤L0≤(L1+L2)/30。

7.根据权利要求1所述的显示面板，其特征在于，

所述驱动晶体管为PMOS晶体管或者NMOS晶体管。

8.一种显示装置，其特征在于，包括权利要求1-7任意一项所述的显示面板。