CN114546905A - 一种多路cpu的通道同步控制方法及装置 - Google Patents
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Abstract
本发明公开了一种多路CPU的通道同步控制方法、装置、电子设备及计算机可读存储介质，所述方法包括：通过同步训练控制器触发主级处理器和每个从级处理器进行同步训练，当主级处理器或任意一个从级处理器训练失败后，可以通过逐级递减的方式调整训练的位宽，让主级处理器和每个从级处理器重新进行同步训练，直到训练成功或位宽无法调整。本发明通过逐级调整位宽的方式进行重复训练，可以有限度地限制同步训练的次数，进而以避免重复不间断地进行全位宽同步训练，可以有效降低训练的耗时，并提高训练效率；而且本发明通过调整位宽重新进行同步训练，也可以避免因随机通信误码导致错失全位宽同步成功的结果，进一步提高训练的成功率。
Description
技术领域
本发明涉及CPU的同步控制技术领域，尤其涉及一种多路CPU的通道同步控制方法及装置。
背景技术
随着计算机应用技术的不断发展，单个处理器(CPU)的计算能力和处理速度逐渐难以满足日益增长的高密集度计算和海量数据处理需求。为了满足海量数据的处理需求，多服务器、多主机、多路多核CPU的集群应用是其中一项重要的技术。通过多路多核CPU相互间的协同处理计算、数据存取、控制通信等操作，可以提高计算机的计算能力。
在多路多核CPU工作前，需要为其建立稳定可靠的同步机制，以实现架构内各子系统之间的高效协同，而同步机制需要在多路多核CPU在进行协同互联之前确认建立。目前常用的多路多核CPU同步控制方法是使用基于同步训练控制与互联通道，由参与协同互联的多路多核CPU通过专用互联数据通道传输互联指令和数据，在建立协同互联之前，主CPU和各级从CPU各自向同步训练控制器发送异步的同步训练脉冲信号，触发同步训练控制器对主CPU以及各级从CPU的异步的同步训练脉冲信号进行逻辑关系判断。当主CPU和各级从CPU的同步训练脉冲满足预定的逻辑运算结果时，同步训练控制器将同步计数器起始信号同时发送到主CPU和各级从CPU的同步计数器接收端。若所有的互联通道能够全部训练成功，主CPU或者从CPU接收到同步计数器起始信号之后即向同步控制器返回同步成功的结果，当所有协同同步的CPU均返回了同步成功的信号，则同步控制器判定同步建立完成，已同步完成的CPU之间使用专用互联数据通道进行通信。若同步控制器没有接收到所有的CPU都返回了同步成功的结果，则同步控制器在设定的超时时间内等待接收所有的CPU返回同步成功的结果，当超过了设定的超时时间仍收不到所有的CPU返回同步成功结果，则通知主CPU和各级从CPU重新开始同步训练的过程。
但目前常用的同步控制方法有如下技术问题：一旦任意一条互联数据通道出现通道位宽阻塞或者高误码率时，会导致当次同步训练没有成功建立，从而需要让所有互联通道的再一次进行同步，增加了处理时长，降低了处理效率；而重新开始的同步训练中，当需要协同互联的CPU系统数量较多时，互联数据通道的数量也较多，出现通道位宽阻塞或者误码率的几率也越高，进而提高了反复训练的概率，进一步降低处理时长，甚至在极端情况下，主CPU和各级从CPU一直处于反复训练的过程中，导致各个CPU无法完成所有互联数据通道同步。
发明内容
本发明提出一种多路CPU的通道同步控制方法及装置，所述方法可以在同步控制器控制主CPU和各级从CPU进行同步训练，且有任意一个CPU训练不成功时，逐级降低主CPU的互联通道位宽并控制主CPU和各级从CPU重新开始同步训练，从而可以避免因互联通道位宽阻塞或高误码率而导致重复执行同步训练的问题，进而可以降低训练耗时，提供训练控制的处理效率。
本发明实施例的第一方面提供了一种多路CPU的通道同步控制方法，所述方法涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器，所述方法包括：
通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；
若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
在第一方面的一种可能的实现方式中在所述将所述第一位宽逐级递减至第二位宽的步骤前，所述方法还包括：
触发所述主级处理器采用所述第一同步信号，重新按照第一位宽对自身的互联通道进行同步训练，以及，触发每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练。
在第一方面的一种可能的实现方式中在所述通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号的步骤前，所述方法还包括：
控制所述主级处理器向所述同步训练控制器发送同步触发信号；
触发所述同步训练控制器采用所述同步触发信号进行逻辑运算；
当所述逻辑运算的运算结果为同步运算时，生成第一同步信号。
在第一方面的一种可能的实现方式中所述逻辑运算的计算方式具体为：
分别获取每个所述从级处理器输出的逻辑数值；
若每个所述从级处理器输出的逻辑数值均相同时，以所述从级处理器输出的逻辑数值为从级运算数值，否则，则获取历史逻辑数值为从级运算数值，其中，所述历史逻辑数值在先一次每个所述从级处理器输出的逻辑数值均相同时的逻辑数值；
采用所述从级运算数值与所述同步触发信号进行同或运算，得到运算数值；
当所述运算数值与预设数值相同，且所述运算数值在预设的时长内保持不变，则所述逻辑运算的运算结果为同步运算；
否则，则所述逻辑运算的运算结果为不同步运算。
在第一方面的一种可能的实现方式中，所述预设的时长具体为：所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练的时长，或者，所述主级处理器采用所述第一同步信号，按照所述第二位宽对自身的互联通道进行同步训练的时长。
在第一方面的一种可能的实现方式中所述将所述第一位宽逐级递减至第二位宽，包括：
判断所述第一位宽的位宽数值是否为偶数；
若所述第一位宽的位宽数值是偶数，则以所述第一位宽的位宽数值的一半所对应的位宽为第二位宽。
在第一方面的一种可能的实现方式中所述方法还包括：
若所述第一位宽的位宽数值不是偶数，则触发所述同步训练控制器向所述主级处理器发送失步告警信号。
本发明实施例的第二方面提供了一种多路CPU的通道同步控制装置，所述装置涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器，所述装置包括：
发送模块，用于通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；
训练模块，用于若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
相比于现有技术，本发明实施例提供的一种多路CPU的通道同步控制方法及装置，其有益效果在于：本发明可以在同步训练失败后，通过逐级递减的方式调整训练的位宽，进而有限度地限制同步训练的次数，以避免重复不间断地进行全位宽同步训练，降低训练的耗时，提高训练效率；而且调整位宽重新进行同步训练，也可以避免因随机通信误码导致错失全位宽同步成功的结果，进一步提高训练的成功率。
附图说明
图1是本发明一实施例提供的一种多路CPU的通道同步控制方法所涉及的组件的连接示意图；
图2是本发明一实施例提供的一种多路CPU的通道同步控制方法的流程示意图；
图3是本发明一实施例提供的一种多路CPU的通道同步控制方法的操作流程图；
图4是本发明一实施例提供的一种多路CPU的通道同步控制装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前常用的同步控制方法有如下技术问题：一旦任意一条互联数据通道出现通道位宽阻塞或者高误码率时，会导致当次同步训练没有成功建立，从而需要让所有互联通道的再一次进行同步，增加了处理时长，降低了处理效率；而重新开始的同步训练中，当需要协同互联的CPU系统数量较多时，互联数据通道的数量也较多，出现通道位宽阻塞或者误码率的几率也越高，进而提高了反复训练的概率，进一步降低处理时长，甚至在极端情况下，主CPU和各级从CPU一直处于反复训练的过程中，导致各个CPU无法完成所有互联数据通道同步。
为了解决上述问题，下面将通过以下具体的实施例对本申请实施例提供的一种多路CPU的通道同步控制方法进行详细介绍和说明。
参照图1，示出了本发明一实施例提供的一种多路CPU的通道同步控制方法所涉及的组件的连接示意图。
在一实施例中，所述方法可以涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器。
具体地，参照图1，同步训练控制器可以通过同步训练信号通道STCH与主级处理器连接，也可以通过同步训练信号通道STCH分别与每个从级处理器通信连接。主级处理器也可以与每个从级处理器连接。
在实际操作中，同步训练控制器可以用于控制主级处理器和从级处理器进行同步训练操作，以使主级处理器和若干个从级处理器实现同步。
参照图2，示出了本发明一实施例提供的一种多路CPU的通道同步控制方法的流程示意图。
其中，作为示例的，所述多路CPU的通道同步控制方法，可以包括：
S11、控制所述主级处理器向所述同步训练控制器发送同步触发信号。
在一实施例中，可以直接由主级处理器发起同步触发信号，以通知同步训练控制器分别向主级处理器和从级处理器发送训练所需的脉冲信号。其中，同步触发信号可以是同步计数器起始信号。
通过主级处理器触发同步训练控制器执行后续的判断与训练控制操作，可以有效屏蔽非有效同步时刻的随机干扰数据。
S12、触发所述同步训练控制器采用所述同步触发信号进行逻辑运算。
在一实施例中，同步训练控制器可以利用同步触发信号对主级处理器和从级处理器进行逻辑运算，以确定主级处理器和从级处理器是否符合同步条件，以避免将不符合条件的主级处理器和从级处理器进行同步训练，浪费训练时间和训练资源。
为了准确确定主级处理器和从级处理器是否均符合同步条件，在一可选的实施例中，步骤S12可以包括以下子步骤：
子步骤S121、分别获取每个所述从级处理器输出的逻辑数值。
子步骤S122、若每个所述从级处理器输出的逻辑数值均相同时，以所述从级处理器输出的逻辑数值为从级运算数值，否则，则获取历史逻辑数值为从级运算数值，其中，所述历史逻辑数值在先一次每个所述从级处理器输出的逻辑数值均相同时的逻辑数值。
子步骤S123、采用所述从级运算数值与所述同步触发信号进行同或运算，得到运算数值。
子步骤S124、当所述运算数值与预设数值相同，且所述运算数值在预设的时长内保持不变，则所述逻辑运算的运算结果为同步运算。
其中，在一可选的实施例中，所述预设的时长具体为：所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练的时长，或者，所述主级处理器采用所述第一同步信号，按照所述第二位宽对自身的互联通道进行同步训练的时长。
子步骤S125、否则，则所述逻辑运算的运算结果为不同步运算。
例如，假设各级从级处理器的同步输出同为逻辑数1，则从级运算数值为1；假设各级从级处理器的同步输出同为逻辑数0，则从级运算数值为0；假话各级从级运算数值同步输出有至少一个不同，则保持上一逻辑输出状态，即采用上一次的从级运算数值。
然后，将从级运算数值与主级处理器的同步训练脉冲信号进行同或运算，当运算结果满足在预设时间段内保持逻辑数1，则确定逻辑运算的运算结果为同步运算，反之，则逻辑运算的运算结果为不同步运算。
S13、当所述逻辑运算的运算结果为同步运算时，生成第一同步信号。
在一实施例中，当确定逻辑运算的运算结果为同步运算时，同步训练控制器可以向主级处理器发送第一同步信号，其中，第一同步信号可以是同步计数器起始信号TFS。
具体地，同步训练控制器可以由同步信号逻辑运算单元STLU，同步计数器起始信号处理单元SCSTU组成。同步信号逻辑运算单元可以用于接收来自主级处理器和各个从级处理器所反馈的同步训练脉冲信号，以确定主级处理器和各个从级处理器是否训练完成。同步计数器起始信号处理单元可以用于根据同步信号逻辑运算单元的逻辑运算结果选择输出来自主CPU的同步计数器起始信号TFS。
S14、通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽。
在一实施例中，同步训练控制器分别向主级处理器和每个从级处理器发送第一同步信号，各个从级处理器自收到同步计数器起始信号TFS起，可以开始重置其处理器内部的计数器，以接收来自与主级处理器同源同相位的时钟信号进行协同初始化，以此进行同步训练。而主级处理器也可以在收到同步计数器起始信号TFS起，可以开始重置其处理器内部的计数器，自动进行同步训练。
在训练时，为了能适配主级处理器的位宽，可以基于主级处理器的当前位宽，以相应频率的向主级处理器和从级处理器发送第一同步信号。
在训练完成后，可以将其训练状态或者训练结果发送至同步训练控制器中，使得同步训练控制器可以根据其结果校验同步训练结果，以确定是否各个处理器同步训练完成。
在训练时，主级处理器可以以其当前的位宽进行训练。例如，当前位宽为64位，可以记为FIT[63:0]。
S15、若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
同步训练控制器在接收训练结果后，若确定主级处理器训练不成功或者有任意一个从级处理器训练不成功，则可以确定本次同步训练失败，需要调整主级处理器的当前位宽，再对主级处理器和各个从级处理器进行第二次训练，使其各个处理器实现同步。具体地，可以在调整主级处理器的位宽后，重新执行一次训练操作的步骤，使其重新进行同步训练。
由于主级处理器的当前位宽已进行修改，可以触发同步训练控制器发送第二同步信号，也可以调整发送第二同步信号的频率，通过一个新的通信频率分别向主级处理器和从级处理器发送第二同步信号，使得主级处理器和各个从级处理器再进行同步训练。
通过主动调整主级处理器的位宽，可以避免因互联通道位宽阻塞或高误码率而导致重复执行相同同步训练的问题，进而可以避免训练持续无结果地进行，从而可以降低训练耗时，提供训练的处理效率。
为了提高训练效率，在一实施例中，将第一位宽逐级递减至第二位宽的方式可以是取第一位宽的一半作为第二位宽。例如，第一位宽为64位，逐级递减后得到的第二位宽为32位。在采用第二位宽也训练不成功时，再以32位作为第一位宽，逐级递交得到16位作为第二位宽，再进行一次训练，如此类推。
在逐级递减的过程中，第一位宽不可能不断地递减，为了能跳出重复训练的操作流程，在一可选的实施例中，步骤S15可以包括以下子步骤：
S151、判断所述第一位宽的位宽数值是否为偶数。
S152、若所述第一位宽的位宽数值是偶数，则以所述第一位宽的位宽数值的一半所对应的位宽为第二位宽。
S153、若所述第一位宽的位宽数值不是偶数，则触发所述同步训练控制器向所述主级处理器发送失步告警信号。
若第一位宽为位宽数值为偶数时，第一位宽还可以逐级递减，若第一位宽为位宽数值为奇数时，第一位宽已不能逐级递减。
具体地，若第一位宽的位宽数值是64位，第一位宽的位宽数值是偶数，则以第一位宽的位宽数值的一半所对应的位宽32作为第二位宽，然后让主级处理器以32位位宽进行同步训练。若第一位宽的位宽数值是1位，第一位宽的位宽数值是奇数，则第一位宽已经无法逐级递减至第二位宽，需要跳出同步训练操作，可以向主级处理器发送失步告警信号，使其停止同步训练。
在进行同步训练过程中，也可能因为各种不确定因素导致主级处理器或任意一个从级处理器训练不成功，为了避免上述情况，在一实施例中，在所述将所述第一位宽逐级递减至第二位宽的步骤前，所述方法还可以包括：
S16、触发所述主级处理器采用所述第一同步信号，重新按照第一位宽对自身的互联通道进行同步训练，以及，触发每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练。
具体地，同步训练控制器可以重新判断主级处理器和从级处理器是否满足同步训练条件，当主级处理器和从级处理器均满足同步训练条件时，再想主级处理器和从级处理器发送第一同步信号，使得主级处理器采用第一同步信号，重新按照第一位宽对自身的互联通道进行同步训练，以及使得每个从级处理器采用第一同步信号对自身的互联通道进行同步训练。
通过触发主级处理器和从级处理器再一次采用第一同步信号进行同步训练，可以排除因其他不确定因素而导致主级处理器和从级处理器同步训练不成功的情况。
在一可选的实施例中，本发明可以采用同一位宽进行两次的同步训练，而在位宽逐级递减时，可以将位宽分为高位宽和低位宽。如，64位，可以分别高32位和低32位。
为了进一步提高训练的成功率，第一次同步训练可以先采用高位宽进行同步训练，若失败后，可以采用低位宽再进行第二次同步训练，从而可以有效避免现有方案技术中反复多次全位宽训练的情况，提高协同互联通道成功同步的效率。而且，从最高位宽开始逐级递减进行同步训练，也可以确保主级处理器和各个从级处理器相互之间的协同互联通道位宽保持对称，且最低保障位宽至单条专用互联数据通道。
参照图3，示出了本发明一实施例提供的一种多路CPU的通道同步控制方法的操作流程图。
具体地，在开始同步训练后，可以让主级处理器和从级处理器按照当前位宽进行第一次同步训练，若主级处理器和从级处理器中有任意一个训练不成功时，判断是否第一次采用当前位宽进行同步训练，若是第一次采用当前位宽进行同步训练，则再一次采用当前位宽对主级处理器和从级处理器进行同步训练，若不是第一次采用当前位宽进行同步训练，则调整当前位宽，再采用调整后的位宽对主级处理器和从级处理器进行第一次同步训练，若主级处理器和从级处理器中有任意一个训练不成功时，则判断是否第一次采用调整后的位宽进行同步训练，如此类推，直到主级处理器和从级处理器同步训练成功，或者直到当前位宽无法调整，则停止处理。
在本实施例中，本发明实施例提供了一种多路CPU的通道同步控制方法，其有益效果在于：本发明可以在同步训练失败后，通过逐级递减的方式调整训练的位宽，进而有限度地限制同步训练的次数，以避免重复不间断地进行全位宽同步训练，降低训练的耗时，提高训练效率；而且调整位宽重新进行同步训练，也可以避免因随机通信误码导致错失全位宽同步成功的结果，进一步提高训练的成功率。
本发明实施例还提供了一种多路CPU的通道同步控制装置，参见图4，示出了本发明一实施例提供的一种多路CPU的通道同步控制装置的结构示意图。
所述装置涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器；
其中，作为示例的，所述多路CPU的通道同步控制装置可以包括：
发送模块401，用于通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；
训练模块402，用于若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
可选地，所述装置还包括：
重新训练模块，用于触发所述主级处理器采用所述第一同步信号，重新按照第一位宽对自身的互联通道进行同步训练，以及，触发每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练。
可选地，所述装置还包括：
控制模块，用于控制所述主级处理器向所述同步训练控制器发送同步触发信号；
运算模块，用于触发所述同步训练控制器采用所述同步触发信号进行逻辑运算；
生成模块，用于当所述逻辑运算的运算结果为同步运算时，生成第一同步信号。
可选地，所述逻辑运算的计算方式具体为：
分别获取每个所述从级处理器输出的逻辑数值；
若每个所述从级处理器输出的逻辑数值均相同时，以所述从级处理器输出的逻辑数值为从级运算数值，否则，则获取历史逻辑数值为从级运算数值，其中，所述历史逻辑数值在先一次每个所述从级处理器输出的逻辑数值均相同时的逻辑数值；
采用所述从级运算数值与所述同步触发信号进行同或运算，得到运算数值；
当所述运算数值与预设数值相同，且所述运算数值在预设的时长内保持不变，则所述逻辑运算的运算结果为同步运算；
否则，则所述逻辑运算的运算结果为不同步运算。
可选地，所述预设的时长具体为：所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练的时长，或者，所述主级处理器采用所述第一同步信号，按照所述第二位宽对自身的互联通道进行同步训练的时长。
可选地，所述训练模块还用于：
判断所述第一位宽的位宽数值是否为偶数；
若所述第一位宽的位宽数值是偶数，则以所述第一位宽的位宽数值的一半所对应的位宽为第二位宽。
可选地，所述训练模块还用于：
若所述第一位宽的位宽数值不是偶数，则触发所述同步训练控制器向所述主级处理器发送失步告警信号。
所属技术领域的技术人员可以清楚地了解到，为方便的描述和简洁，上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
进一步的，本申请实施例还提供了一种电子设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述实施例所述的一种多路CPU的通道同步控制方法。
进一步的，本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如上述实施例所述的一种多路CPU的通道同步控制方法。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种多路CPU的通道同步控制方法，其特征在于，所述方法涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器，所述方法包括：
通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；
若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
2.根据权利要求1所述的多路CPU的通道同步控制方法，其特征在于，在所述将所述第一位宽逐级递减至第二位宽的步骤前，所述方法还包括：
触发所述主级处理器采用所述第一同步信号，重新按照第一位宽对自身的互联通道进行同步训练，以及，触发每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练。
3.根据权利要求1所述的多路CPU的通道同步控制方法，其特征在于，在所述通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号的步骤前，所述方法还包括：
控制所述主级处理器向所述同步训练控制器发送同步触发信号；
触发所述同步训练控制器采用所述同步触发信号进行逻辑运算；
当所述逻辑运算的运算结果为同步运算时，生成第一同步信号。
4.根据权利要求3所述的多路CPU的通道同步控制方法，其特征在于，所述逻辑运算的计算方式具体为：
分别获取每个所述从级处理器输出的逻辑数值；
若每个所述从级处理器输出的逻辑数值均相同时，以所述从级处理器输出的逻辑数值为从级运算数值，否则，则获取历史逻辑数值为从级运算数值，其中，所述历史逻辑数值在先一次每个所述从级处理器输出的逻辑数值均相同时的逻辑数值；
采用所述从级运算数值与所述同步触发信号进行同或运算，得到运算数值；
当所述运算数值与预设数值相同，且所述运算数值在预设的时长内保持不变，则所述逻辑运算的运算结果为同步运算；
否则，则所述逻辑运算的运算结果为不同步运算。
5.根据权利要求1所述的多路CPU的通道同步控制方法，其特征在于，所述预设的时长具体为：所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练的时长，或者，所述主级处理器采用所述第一同步信号，按照所述第二位宽对自身的互联通道进行同步训练的时长。
6.根据权利要求1所述的多路CPU的通道同步控制方法，其特征在于，所述将所述第一位宽逐级递减至第二位宽，包括：
判断所述第一位宽的位宽数值是否为偶数；
若所述第一位宽的位宽数值是偶数，则以所述第一位宽的位宽数值的一半所对应的位宽为第二位宽。
7.根据权利要求6所述的多路CPU的通道同步控制方法，其特征在于，所述方法还包括：
若所述第一位宽的位宽数值不是偶数，则触发所述同步训练控制器向所述主级处理器发送失步告警信号。
8.一种多路CPU的通道同步控制装置，其特征在于，所述装置涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器，所述装置包括：
发送模块，用于通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；
训练模块，用于若所述主级处理器的互联通道的同步训练不成功或任意一条所述从级处理器的互联通道的同步训练不成功时，将所述第一位宽逐级递减至第二位宽，并重复执行控制所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第二同步信号，以触发所述主级处理器采用所述第二同步信号，按照所述第二位宽对自身的互联通道进行同步训练，以及触发每个所述从级处理器采用所述第二同步信号对自身的互联通道进行同步训练，直到所述主级处理器的互联通道的同步训练成功且每条所述从级处理器的互联通道的同步训练成功。
9.一种电子设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1-7任意一项所述的多路CPU的通道同步控制方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如权利要求1-7任意一项所述的多路CPU的通道同步控制方法。
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