CN114514192A - 可扩展可编程的相干波形发生器 - Google Patents

Abstract

本公开描述了具有可缩放和可编程相干波形发生器的系统的各个方面。描述了一种网络和通过该网络使用的数模转换(DAC)卡，其中，每个DAC卡具有时钟分频器/复制器设备，该时钟分频器/复制器设备具有输入SYNC引脚、数字逻辑组件和一个或多个DAC组件，并且DAC组件的每个输出用于控制用于量子信息处理(QIP)系统的单独量子位的光束。所述网络还包括向DAC卡中的时钟分频器/复制器设备提供时钟信号的第一分配网络，以及向DAC卡提供起始信号的第二分配网络，其中，当所述起始信号被断言时，所述DAC卡中的数字逻辑组件使用所述起始信号来断言输入SYNC引脚，除非所述起始信号被所述数字逻辑组件屏蔽。

Description

可扩展可编程的相干波形发生器

相关申请的交叉引用

本申请要求于2019年7月24日提交的美国临时申请No.62/877,979的权益，该申请的公开内容通过引用合并于此。

技术领域

本发明总体上涉及波形或信号发生器，更具体地，涉及用于量子信息处理(QIP)系统的可扩展和可编程的相干波形发生器。

背景技术

俘获原子(或原子离子：atomic ion)是量子信息处理的主要实现方式之一，超导器件是另一种可能的实现方式。如量子计算机和模拟器中的量子门那样，基于原子的量子位可以用作量子存储器，并且可以充当量子通信网络的节点。通过将调制光束施加到这些原子或原子离子，在QIP系统中的各种操作期间，至少部分地控制这些原子或原子离子，包括量子算法/计算和量子模拟的性能。这些光束又至少部分地被提供给用于调制光束的声光调制器(AOM)的射频(RF)信号控制。重要的是，驱动射频信号的电子器件要同步良好，并具有严格控制的相位关系，以确保系统中跨多个量子位的正确操作。当在QIP系统中可用的俘获原子或原子离子的数目按比例放大(例如，增加)时，即使需要更多的电子器件来处理用于额外数目的俘获原子或原子离子的额外RF信号和光束，QIP系统也需要能够维持RF信号的同步和相位关系。

此外，这些电子器件需要以有效的方式操作，以确保RF信号具有通过光束施加到俘获的原子或原子离子的适当波形。由于RF信号的波形通常由数模转换器(DAC)生成，因此期望这些DAC被配置为不仅可扩展，而且以克服时延的方式操作，例如通过波形信息由来自网络主机的流提供而引入的时延。

因此，期望开发和实现使在不同类型的系统(包括QIP系统)中使用的相干波形或信号发生器(例如，DDS)的可扩展性和可编程性成为可能的技术。

发明内容

以下是一个或多个方面的简要概述，以便对这些方面有一个基本的了解。该发明内容并非对所有预期方面的广泛概述，且不是要识别所有方面的关键或关键元件，也不描绘任何或所有方面的范围。其目的是以简化的形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。

本发明公开了与波形或信号发生器(例如，直接数字合成器(DDS))的扩展和编程相关的技术。更具体地，本发明描述了与用于量子信息处理(QIP)系统的波形或信号发生器的扩展和编程相关的技术。

在本发明的一个方面，描述了一种用于使QIP系统中的多个数模转换器(DAC)卡同步的网络。该网络包括所述多个DAC卡，其中每个DAC卡具有时钟分频器/复制器，该时钟分频器/复制器具有输入同步(SYNC)引脚、数字逻辑组件、以及一个或多个DAC组件，其中，DAC组件的每个输出用于控制QIP系统的单独量子位的一个或多个光束。该网络还包括第一分配网络和第二分配网络，第一分配网络向所述多个DAC卡的每个DAC卡中的时钟分频器/复制器提供时钟信号，第二分配网络向所述多个DAC卡的每个DAC卡提供中央起始信号。对于所述多个DAC卡的每个DAC卡，DAC卡中的数字逻辑部件使用中央起始信号，以响应于中央起始信号被断言(asserted)而对DAC卡的时钟分频器/复制器的输入SYNC引脚进行断言，除非中央起始信号被数字逻辑部件屏蔽。

在本发明的另一方面，描述了一种用于控制QIP系统中的量子位的DAC卡。该DAC卡可以包括数字逻辑组件，该数字逻辑组件具有：用于DAC卡的每个输出的一个或多个直接数字合成器(DDS)，其中，每个输出控制用于QIP系统的单独量子位的一个或多个光束；以及用于集体地向所述一个或多个DDS提供命令的一对表，所述一对表中的第一表是函数表，所述一对表中的第二表是指令表，所述函数表定义所述一个或多个DDS所生成的参数化函数，而所述指令表定义对所述函数表的子例程调用或用于所述函数表的条件循环指令。DAC卡还可以包括一个或多个DAC组件，其中，每个DAC组件提供DAC卡的一个或多个输出，并且其中，每个DAC组件接收由所述一个或多个DDS生成的参数化函数以生成所述一个或多个输出，其中，所述参数化函数是数字形式的，并且所述一个或多个输出是模拟形式的。

本文描述了用于实现波形或信号发生器的扩展和编程的技术相关联的各个方面的方法、装置和计算机可读存储介质。

附图说明

附图仅说明了一些实施方式，因此不应视为对范围的限制。

图1A示出了根据本发明的各方面的真空室的图示，该真空室容纳用于捕获晶体中的原子离子的电极。

图1B是示出根据本发明的各方面的将激光辐射(例如，光束)应用于状态初始化的简化能级图的示例的图示。

图1C是示出根据本发明的各方面的将激光辐射(例如，光束)应用于通过荧光进行量子位状态检测的简化能级图的示例的图。

图2A是示出根据本发明的各方面的拉曼光束的几何形状的示例的图示。

图2B是示出根据本发明的各方面的耦合了量子位状态的相干受激拉曼跃迁的能级图的图。

图3是示出根据本发明的各方面的使用了声光调制器(AOM)的衍射激光或光束的频率依赖性的示例的图示。

图4A示出了根据本发明的各方面的数模转换(DAC)卡的示例。

图4B示出了根据本发明的各方面在DAC卡中实现多个直接数字合成器、指令和样条表的示例。

图4C示出了根据本发明的各方面使用多个DAC卡来控制用作量子位的俘获原子离子的操作的示例。

图5A示出了根据本发明的各方面的用于多个DAC卡的起始信号分配网络的示例。

图5B示出了根据本发明的各方面的用于多个DAC卡的时钟分配网络的示例。

图6示出了根据本发明的各方面的指令表和函数或样条表的组合操作的示例。

图7是示出根据本发明的各方面的计算机设备的示例的图示。

图8是示出根据本发明的各方面的QIP系统的示例的框图。

具体实施方式

下面结合附图所阐述的详细描述旨在对各种配置进行描述，而不旨在表示其中可实践本文中所描述的概念的唯一配置。详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出公知组件，以避免模糊这些概念。

如上所述，俘获原子可以用于实现量子信息处理。基于原子的量子位可以用作不同类型的设备，包括但不限于量子存储器、量子计算机和模拟器中的量子门、以及用于量子通信网络的节点。基于捕获的原子离子的量子位可以具有非常好的相干性，可以以接近100％的效率制备和测量，并且可以通过用合适的外部控制场(例如光场或微波场)调制它们的库仑相互作用而容易地彼此纠缠。如在本发明中所使用的那样，术语“原子离子”、“原子”和“离子”可以互换地用于描述被囚禁(confine)或实际上被囚禁在阱中以形成晶体或类似布置或配置的粒子，并且这些粒子在量子计算和模拟中用作量子位。本发明描述了允许在基于原子量子位的不同类型的系统(包括QIP系统)中使用的相干波形或信号发生器(例如，DDS)的可扩展性和可编程性的技术。

用于量子信息和计量目的的典型离子阱几何形状或结构是线性射频(RF)Paul阱(也称为RF阱、表面阱或简称Paul阱)，其中附近的电极保持静态和动态电势，而形成离子的有效非均匀谐波囚禁。射频Paul阱是一种使用电场将带电粒子捕获或囚禁在特定区域、位置或地点的阱。当原子离子在这种阱中被激光冷却到非常低的温度时，原子离子形成量子位的固定晶体(例如，量子位的结构化布置)，库仑排斥力抵消外部囚禁力。对于足够的阱各向异性，离子可以沿着弱囚禁方向形成晶体，并且这是典型地用于量子信息和计量中的应用的布置。

图1A示出了表示使用例如线性阱(通过使用真空室内的电极)，如线性射频Paul阱，捕获晶体110中的原子离子的图示100。晶体110例如可以是线性晶体或线性晶格。在图1A所示的示例中，量子系统中的真空室可以包括用于捕获N(N≥1)个原子镱离子(例如，¹⁷¹Yb⁺离子)120的一组电极，这些离子被囚禁在晶体110中并且可以被激光冷却到几乎静止。被俘获的原子离子的数量可以配置。用调谐到¹⁷¹Yb⁺共振的激光辐射照射原子，并将原子离子的荧光成像到照相机上。在一个示例中，原子离子可以相互分离大约5微米(μm)，这可以通过荧光来验证。原子离子的分离由外部囚禁力和库仑斥力之间的平衡决定。

单个被俘获原子离子的强荧光依赖于光子的有效循环，因此该离子的原子结构必须具有强的闭合光学跃迁，该跃迁允许激光冷却运动、量子位态初始化、以及有效的量子位读出。这可以排除许多原子离子种类，除了具有单个外部电子的简单原子离子之外，例如还有碱土金属(Be⁺、Mg⁺、Ca⁺、Sr⁺、Ba⁺)和特定的过渡金属(Zn⁺、Hg⁺、Cd⁺和Yb⁺)。在这些原子离子中，量子位可以由两个稳定的电子能级来表示，通常其特征为具有两个态|↑>和|↓>、或者等效地具有|1>和|0>的有效自旋。图1B和图1C分别示出了原子离子¹⁷¹Yb⁺的简化能级图125和155，其中，量子位能级|↑>和|↓>130由基态电子态中的稳定的超精细能级表示，并且由频率ω₀/2π＝12.64GHz分隔。¹⁷¹Yb⁺的受激电子态|e>和|e′>140自身通过较小的超精细耦合而分裂，并且通过具有与369.53nm的光波长相对应的能量的光学间隔而与基态分离。

在这些光学跃迁中调谐到刚好低于共振的激光辐射允许多普勒激光冷却将原子离子限制到阱的底部附近。其他更复杂形式的激光冷却可以使原子离子在阱中几乎静止。

当与

跃迁和

跃迁双方共振的双色激光或光束(例如，由光学调制导致的边带产生的具有两个色调的光束)被施加到原子上时，它迅速地进入到状态|↓>，不再与光场相互作用，允许以基本上100％的保真度初始化量子位(例如，参见图1B)。

当应用与

跃迁共振的单个激光或光束时，闭合循环光学跃迁使处于|↑>态的离子发出强烈荧光，而处于|↓>态的离子由于激光频率远离其共振而保持黑暗(例如，参见图1C)。甚至该荧光的一小部分的收集允许以接近完美的效率或精度检测原子量子位态。其它原子种类可具有类似的初始化/检测方案。

在图1B和图1C中，所有允许的从受激电子状态|e>和|e′>140的跃迁如向下的波形箭头所示。另一方面，所施加的激光辐射(其被示为向上的直箭头)驱动这些跃迁用于初始化到如图1B所示的状态|↓>，并且用于量子位状态(|↑>＝荧光、|↓>＝无荧光)的荧光检测，如图1C所示。

使用图1A至图1C中描述的量子位类型执行量子处理需要使用激光或光束来控制量子位中量子信息的相位、频率、幅度和/或偏振。

关于纠缠多量子位操作，许多被俘获离子的运动是通过库仑相互作用耦合的，很像由弹簧连接的摆阵列。实现晶体中原子离子之间纠缠量子逻辑门的自然方式是使用运动作为媒介，如图2A所示，其示出说明拉曼光束几何形状的示例的图示200，并且其中光束的应用在量子位中产生运动。在图示200中，存在指向具有原子离子量子位120的线性晶格或晶体110的光束210和220。相同方向上的光束可以被称为同向传播光束，相反方向上的光束可以被称为非同向传播光束或反向传播光束。光束210(共同传播)是聚焦的或单独寻址的光束，而光束220(其相对于光束210反向传播)是非聚焦的全局光束。如本文所使用的，术语激光束、激光辐射、光束、光辐射、束、光场和场可以互换地使用。结合图1A至图1C和图2，图2B中的图示230示出了量子位级在能量上是分开的，并且可以有不同的方法来实现量子位级中的跃迁。

为了操纵或控制上述光束的频率、相位、幅度和/或偏振，在量子计算和模拟应用中使用声光调制器(AOM)。一个或多个RF信号和激光束被施加到AOM，并且RF信号被压印到激光束的一部分上。该部分被AOM从未受影响的光束偏转(“衍射”)，并且可以在空间上分离。

调制的光束对通常需要同时应用于相同的原子，以产生所需的量子信息操纵。AOM可以通过应用两个或更多个RF信号的和来生成多个经操纵的激光束，其中每个RF信号与特定频率(例如，f₁、f₂等)相关联。然而，如果两个或更多个激光束具有不同的频率，则两个调制光束在被AOM衍射之后不重叠。激光束可以被“重新聚焦”(或重新成像)到原子或离子上，这样两束光束在原子上重叠。

图3示出了示出如上所述的衍射激光或光束的频率依赖性的示例的图示300。在该示例中，由RF发生器310a基于频率或色调f₁生成第一RF信号(例如，调制信号)，并且由RF发生器310b基于频率或色调f₂生成第二RF信号。这两个信号由加法器2315组合并施加到AOM320a。RF控制信号(第一RF信号和第二RF信号)通常是由模数转换器(DAC)产生的模拟信号，该模数转换器将数字波形转换成RF控制信号中表示的模拟波形。

AOM 320a接收一部分未衍射的入射激光束325(例如，通过0级衍射产生的未衍射激光束330)。另一方面，通过在AOM 320a处的衍射从入射激光束325产生两个调制激光束(例如，对于色调f₁的衍射激光束335a和对于色调f₂的衍射激光束335b，两者都由1阶衍射产生-更高阶衍射光束可以在空间上进行过滤)。两个衍射的激光束以不同的角度衍射并且不共传播。因此，两个衍射激光束需要通过光学元件340(例如，用于f₁的聚焦激光束345a和用于f₂的聚焦激光束345b)聚焦到形成在用于量子处理的离子阱中的晶格或晶体110中的相应离子或原子120上(参见图1A)。重新聚焦的激光束可能不会在相同的传播方向上到达离子或原子120(例如，没有共同传播)，并且可以应用技术，使得这不会在量子态操作中引起误差。

随着量子信息处理系统的放大，即，随着原子或离子120的数量增加，能够维持各种原子或离子120中的RF信号(例如，RF控制信号)的同步和相位关系是重要的，以便在操纵或控制频率、相位、幅度时也维持同步和相位关系，和/或上述光束的偏振。

如上文结合图1A至图3所描述的，俘获离子量子信息处理系统，例如量子计算机，需要两(2)个不平行的拉曼激光束来撞击晶体或晶格110中的原子或原子离子120中的每一个，与撞击同一阱中的其他原子或原子离子120的类似激光束具有已知且稳定的相位关系。如上所述，当用于量子位的原子种类是¹⁷¹Yb⁺时，激光束可以是355纳米，并且一个全局光束(例如，图2A中的图示200中的全局光束220)由所有量子位共享。

通过使用AOM，激光或光束可以具有从电子信号(例如，图3中的图示300中的RF控制信号)压印在其上的相位，从而将相位控制从纯光学域简化到主要在电子域中。在¹⁷¹Yb⁺用于量子位的情况下，355nm(例如紫外)光源可以用于产生激光或光束。在一些情况下，光源可以是用于商业半导体光刻的光源，并且适于或重新用于捕获离子量子信息处理。由光源产生的原始激光或光束可被分成单个全局光束(例如，图2A中的图示200中的全局光束220)和多个单独光束(例如，图2A中的图示200中的光束210)，以分别寻址每个原子或原子离子120。然后，如图3中的图示300所示，这些光束可以通过一个或多个AOM，其中可以使用光学器件来加宽全局光束，使得其可以在所有原子或原子离子120上扩展，并且将各个光束瞄准或聚焦到它们各自的原子或原子离子120上。在一些示例中，晶体或晶格110可以包括多达32个或更多个原子或原子离子120(例如，多达100个或甚至更多个原子或原子离子120)，并且所需的光束的数量(以及它们各自的电子信号，例如RF控制信号)将随原子或原子离子120的数量而缩放。在图3的图示300中示出的示例是针对每个光束的一个AOM，然而，也可以使用多通道AOM，在这种情况下，单个光学器件组可能足以操纵由多通道AOM产生的光束。例如，在量子位涉及¹⁷¹Yb⁺并且使用典型的AOM的情况下所需的电子信号将具有150MHz和250MHz之间的频率。

如上所述，重要的是，用于产生驱动到AOM的电输入的RF信号的电子器件(例如，RF控制信号的信号发生器)具有严格控制的相位关系。它们不需要具有相对于彼此的特定相位(例如，16度或567皮秒)，但是相位确实需要在一组实验或计算的持续时间内基本上固定，使得所应用的校准不改变。在优选的操作中，在信号发生器最终被断电或复位之前发生的校准将在稍后当相同的信号发生器被重新通电或复位被释放时仍然有效。

本公开中描述的实现严格控制相位关系的一个方面是，当多个信号发生器被用于向多个AOM(或向多通道AOM)提供RF控制信号时，信号发生器被配置为从公共源导出它们的数字时钟，因此它们的输出可以在更长的周期内保持同相，因为即使是以相同频率开始的良好振荡器，也在相同的时间周期内倾向于漂移不同的量。

在本公开的另一方面中，在由量子信息处理系统进行的实验(例如，量子计算或算法)或模拟的过程中，可能需要单独地改变为控制晶体或晶格(例如，参见图1A中的图示100中的晶体或晶格110)中的每个量子位而生成的电信号(例如，波形)的一个或多个参数。指示量子位如何相互作用和演化的特定量子算法或量子模拟的语句或指令需要编译为一组特定的命令，以供信号发生器相应地改变参数。

在俘获离子量子信息处理系统中，可能有几种不同类型的激光或光束被使用并且需要被控制：(1)一个脉冲激光，将运动转换为信息-对于¹⁷¹Yb⁺量子位，这可能涉及紫外线(UV)光(例如，355nm)；(2)用于擦除或删除信息的连续波(CW)激光器(多普勒冷却)-对于¹⁷¹Yb⁺量子位，这可能涉及369nm+14GHz UV光)；(3)CW激光器为¹⁷¹Yb⁺量子位准备量子位状态，这可能涉及369nm+2.105GHz光；以及(4)用于检测量子位状态的CW激光器-对于¹⁷¹Yb⁺量子位，这可能涉及369nm光。在一个示例中，369nm(或大约370nm)激光或光束可用于图2B中的图示230中示出的转变中，介于²S_1/2和²P_1/2之间。

此外，在俘获离子量子信息处理系统中，算法或模拟通常涉及以下阶段中的一个或多个：(1)粗略的多普勒冷却；(2)脉冲激光和CW激光交替进行的精细(边带)冷却；(3)将所有原子或原子离子(量子位)制备成已知状态；(4)量子位纠缠用于使用脉冲激光的算法或模拟(这可能涉及多个步骤)；以及(5)状态检测。在这样的算法或模拟中，术语“发射”可指运行上述阶段中的每一个，术语“实验”可指运行大量发射，例如，在100至10,000发射之间的某处，术语“脉冲”可以是指在算法或模拟中，信号发生器在量子位纠缠期间的动作，以引起单量子位或多量子位相干操作，术语“脉冲持续时间”可以是指单量子位操作的持续时间约为10微秒(μs)，两个量子位操作的持续时间约为100μs(当涉及两个以上的量子位时，可能更长)，并且术语“纠缠”可以是指两个或更多个量子位相互作用，只要只对量子位执行相干操作，它们仍然将被连接，使得对一个量子位的操作会影响另一个量子位。

在状态检测(上述阶段(5))期间，可以处于|0>状态和|1>状态的任何叠加状态的原子或原子离子(量子位)塌陷为“0”或“1”(亮或暗)经典状态。检测到“0”或“1”的概率由原始量子叠加控制，但由于每次发射只提供每个量子位一个样本，因此实验需要多次发射，以获得足够大的统计种群，以达到所需的精度估计原始叠加。

如上所述，信号发生器用于提供控制在量子操作(例如，算法/计算或模拟)中使用的激光或光束的电信号(例如，RF信号或RF控制信号)。这些电信号可以通过使用AOM来控制激光或光束。本公开中描述的信号发生器类型可以结合例如上述相(2)和(4)(精细(边带)冷却和纠缠)来使用。

在一些实验中，信号发生器在实验过程中的行为(例如，要生成/提供的波形或信号，或者用于生成波形或信号的参数)甚至在实验开始之前是已知的。在其他类型的实验中，可能需要信号发生器的行为在实验期间基于来自实验本身的反馈而改变。量子信息处理系统可以被配置为处理任一类型的实验。

任意波形发生器(AWG)已经被用作量子信息处理系统的信号发生器。AWG通常被配置为存储对应的数模转换器(DAC)随时间输出的每个输出，只要实验运行。由于这可能是大量的数据，因此将样本从计算机传输到AWG会花费很长的时间。该“上传时间”可以支配实验时间，无论实验可以连续重复多次，或者实验的每次运行是短的还是有限的。因此，依赖于AWG的系统可能具有有限的操作速度，特别是当用于产生提供给AWG的样本的信息从主机或网络流传输到系统中时。

已经提出了不同的方法(例如，参见Artiq项目，https://m-labs.hk/artiq/)，其中波形或信号参数被明确地指定，而不是产生要使用的波形或信号的每个样本。即，不是指定要产生的每个模拟电压，而是指定几个参数来描述一段时间内的信号或波形。其优点是，与时刻到时刻的模拟电压相比，指定参数所需的数据更少。当参数对于给定间隔不需要改变时(例如，当主要改变幅度时频率不改变)，可以从描述中省略该参数以节省空间，因为信号发生器硬件知道如何在没有外部帮助的情况下自由运行该频率。

此外，信号参数的可预测变化(例如，频率每Tμs增加N Hz，或幅度每Tμs增加满量程幅度的千分之一M)也可以简洁地描述，以便信号发生器可以在一段时间内在没有新输入的情况下做正确的事情。这些类型的改变不太可能足以完全描述给定时间间隔的信号发生器的期望行为，并且因此可能需要提供额外的参数，但是优点是这些额外的参数/改变不需要经常地提供，因此需要将更少的数据推送到信号发生器。

通常，由诸如“随时间T以N步改变参数P”的语句指示的改变向信号发生器传递线性方程。根据需要在波形或信号中描述的形状，具有更高阶项(如平方和立方)或更高阶项的更复杂的方程也是有用的。这些描述参数变化的方法称作或称为“样条”。在三阶方程的情况下，它们被称作或称为“三次样条”。

可用于通过指示信号参数和/或信号参数的改变来控制波形或信号的硬件类型(例如，信号发生器)的示例是直接数字合成设备，也称为直接数字合成器或DDS。例如，DDS可以无限地生成所请求的频率。DDS允许在任何时间指定频率和/或相位，并且其非常快速地改变其可以馈送到DAC的采样以匹配新指定的参数。幅度可以不是DDS本质上允许改变的参数(因为其通常可以在满标度幅度下操作)，但是通过在DDS的输出和DAC的输入之间插入数字乘法单元，可以容易地在DDS外部处理幅度参数调制。在内部，DDS可包括正弦波DAC样本的查找表(LUT)和一些数学能力以增加精度。DDS的数学能力的一些示例包括但不限于Taylor级数(展开)、线性插值和低通滤波。关于DDS设备或DDS的典型操作的其他细节通常是可用的(例如参见https://www.analog.com/en/analog-dialogue/articles/all-about-direct-digital-synthesis.html,https://en.wikipedia.org/wiki/Direct_digital_synthesis)。

DDS可被实现为独立集成电路(“芯片”)或知识产权(IP)块，用于插入具有其他处理块的集成电路中，通常在DDS的数字逻辑馈送内部或外部DAC的情况下。这样的IP块可用于现场可编程门阵列(FPGA)或专用集成电路(ASIC)中，以实现例如片上系统(SOC)解决方案。例如，上述Artiq项目免费提供DDS软IP。此外，诸如Xilinx和Intel/Altera这样的FPGA制造商也销售DDS IP块，芯片制造商Analog Devices也有开源DDS IP块。

在一些实例中，期望以比将由DAC输出的样本更慢的时钟速率来运行FPGA(或ASIC)的数字逻辑。例如，DAC信道可能能够每秒从数字逻辑(例如，DDS)接收10亿个样本，但是可能期望在FPGA上实现和运行数字逻辑以不比例如250MHz更快地运行。

一种方法可以是以较慢的时钟速率运行DDS的并行副本。例如，代替单个DDS，可以实现DDS(或子DDS)的四个实例并将其用于每秒生成10亿个样本，但是每个DDS实际上以250MHz计时。多个子DDS以0度、90度、180度和270度的相位偏移开始，并且都被给予相同的频率。然后，它们各自扫描出波形的不同的1/4部分，从而每个时钟将四(4)个样本(来自每个子DDS的1个)馈送到DAC，通常使用FPGA或ASIC的一些小部分，专门设计用于以高速率馈送芯片外的数据，例如串行器-解串器(SERDES)。

在该示例中，由于存在将使用FPGA或ASIC内的逻辑、随机存取存储器(RAM)和时钟资源的大约四倍的DDS的四(4)个实例(例如，四个DDS IP块)，因此可以优选地以较高时钟速率运行较少的实例。再次使用每秒10亿个DAC样本的示例，代替使用四个子DDS，可以优选地使用333MHz的三(3)个实例或500MHz的两(2)个实例。仍将使用上述方法，仅具有不同的相位偏移：(0，120，240)度用于3个实例；(0，180)度用于2个实例。注意，当较少的门使用时钟域时，其通常可以比整个芯片运行得更快。双时钟先进先出(FIFO)可用于在小的快速时钟域和以较慢时钟速率(可能250MHz)运行的大多数芯片之间传送数据。

在量子信息处理系统的上下文中可能出现的另一个问题是，可能不可能找到单个FPGA或ASIC，该单个FPGA或ASIC可以驱动足够的DAC芯片以生成足够的信号来控制例如图1A中的图示100中的晶体或晶格110中的所有量子位。或者如果一个这样的FPGA可用，则其成本可能是令人望而却步的。此外，使用这种FPGA构造板所需的时间或成本也可能是令人望而却步的。在所有这些情况下，可能需要使用许多单独的FPGA，可能在单独的板上，来控制系统中原子或原子离子(量子位)的总量。由于系统可以是可缩放的(例如，可以增加量子位的数量)，因此具有模块化或可缩放的方法可以允许容易地扩展系统。所有板上的所有DAC的输出都需要同步，以便这些输出的相对相位保持静态，优选地在加电和复位期间。

鉴于上述问题，本公开描述了用于在QIP系统中使用的、跨越物理上分离的DAC卡同步时钟以控制可缩放数量的量子位的各种方面或技术。在一个这样的方面中，中央时钟或公共时钟可以通过无源分离器(例如，1:N分离器)运行并且被分配给QIP系统中的每个DAC卡，使得DAC卡同时看到时钟的上升沿(参见例如图5B)。DAC卡也可以称为DAC板，并且可以包括提供DAC输出(例如，模拟电信号)的一个或多个DAC组件(例如，DAC集成电路或模块)，DAC输出用于控制激光或光束以操纵量子位。实现使所有DAC卡同时看到时钟的上升沿的一种方式是通过使用所有长度相同的同轴线缆。在另一个这样的方面中，在DAC卡上，时钟运行通过时钟分频器/复制器设备，使得相关时钟(例如，DAC卡上的本地时钟)可以到达DAC组件和诸如FPGA或ASIC之类的附加数字逻辑两者，其中可以实现一个或多个DDS(参见例如图4A和图4B)。时钟分频器/复制器设备具有一个输入SYNC引脚，该引脚将以已知值保持其所有输出，并清除可能驱动其某些输出的内部计数器。在又一个这样的方面，中央或公共起始信号也被分配给QIP系统中的所有DAC卡。该起始信号用于驱动DAC组件，并且因此期望DAC卡同时获得起始信号。分配具有良好信号完整性和快速上升时间的起始信号的一种方式是在屏蔽双轴线缆上使用低电压差分信令(LVDS)(参见例如图5A)。Samtec C28S线缆就是一个示例(参见例如https://www.samtec.com/rf/components/original/bayonet-twinax)。在又一个这样的方面中，分频器/复制器设备的SYNC输入引脚可以从数字逻辑(例如，FPGA/ASIC)的输出驱动，数字逻辑被编程为每当起始信号确实(除非起始信号被屏蔽)时断言(参见例如图4A)。在这种情况下，FPGA/ASIC可以与实现DDS的FPGA/ASIC相同。

在具有DDS的数字逻辑(例如FPGA或ASIC)中优选较慢时钟的原因之一是，在输入时钟速率从1GHz降低到250MHz之后，更容易使所有许多分频器/复制器设备在相同时钟周期中清除(并且因此在它们的输出之间具有零相位)。

以上关于同步DAC卡及其输出的方面和技术将在下面结合图4A至图5B更详细地描述。

图4A示出了示出根据本公开的方面的DAC板或卡410的示例的图示400a。QIP系统或其中可使用DAC卡来控制个别操作、装置或元件的一些其他类似系统可包括DAC卡410中的一个或多个。DAC卡410的每个输出480用于控制与QIP系统中的特定量子位一起使用的单独的激光器或光束。例如，输出480中的每一个可包括一个或多个波形或信号，例如施加到AOM的RF控制信号，如上文在图3中的图示300中所描述。在该示例中，DAC卡410提供八(8)个输出480，使得该单个DAC卡410可用于在QIP系统中操纵或控制多达八(8)个量子位。对于更大数量的量子位，可以向系统添加额外的DAC卡410。

每个DAC卡410包括具有SYNC输入的分频器/复制器设备420、数字逻辑组件430、接口逻辑460和一个或多个DAC组件470(例如，DAC-1、...、DAC-n)。DAC组件470中的每一个被配置为接收样本(即，表示数字波形或信号的数字电压)并且将样本转换为表示对应模拟波形或信号(例如，RF控制信号)的模拟电压。数字波形或信号由数字逻辑组件430基于参数化函数生成，并且由接口逻辑组件460适配成可与DAC组件470的输入兼容。

分频器/复制器设备420被配置为接收时钟信号421，该时钟信号421可以对应于上述的中央或公共时钟。分频器/复制器设备420可被配置为在产生本地时钟信号425时对时钟信号421的速率进行分频(例如，可作为时钟分频器操作)或简单地复制或维持时钟信号421的速率。本地时钟信号425被提供给数字逻辑组件430、接口逻辑460和/或DAC组件470以用于同步操作。

数字逻辑组件430可被配置为产生通过接口逻辑组件460提供给DAC组件470的样本。数字逻辑组件430可以包括异步逻辑组件435、DDS组件440和表组件450。

异步逻辑组件435可接收起始信号436，该起始信号436可对应于上述中央或公共起始信号，并且可响应于起始信号436被断言而使用起始信号436来断言时钟分频器/复制器装置420的输入SYNC引脚，除非起始信号436被异步逻辑组件435屏蔽。起始信号436还用于跨多个DAC卡410同步DAC组件470。换句话说，起始信号436用于两个目的，其为系统中的所有DAC卡410提供协调的启动，在这种情况下，起始信号436被异步逻辑部件435屏蔽并且不被提供给分频器/复制器设备420，或者可以用于断言时钟分频器/复制器设备420的输入SYNC引脚，在这种情况下，起始信号436不被异步逻辑部件435从时钟分频器/复制器设备420屏蔽。异步逻辑组件435可基于起始信号436产生单独信号以断言时钟分频器/复制器装置420的输入SYNC引脚。

DDS组件440被配置为针对DAC卡410的每一输出480实施一个或多个直接数字合成或合成器(DDS)(参见例如图4B)。如上所述，DDS可以是一种类型的信号发生器，一旦其已经被给定相位和频率参数，该信号发生器就可以无限期地构造样本。用于特定输出480的每个DDS产生参数化函数，该参数化函数对应于将由输出480以模拟形式提供的波形或信号的数字版本。例如，输出480可以提供与要应用于AOM的两个音调(f₁，f₂)相关联的两(2)个RF控制信号，如图3中的图示300中所示。在这种情况下，DDS组件440可以包括用于每个输出480的两(2)个DDS，一个DDS用于生成参数化函数，该参数化函数被转换为与第一音调(f₁)相关联的RF控制信号，另一个DDS用于生成参数化函数，该参数化函数被转换为与第二音调(f₂)相关联的RF控制信号。可以针对DAC卡410的不同输出480实现DDS的不同集合。

表组件450被配置为存储DAC卡410的每一输出480的一对表，其中该对表集体地为该输出480向DDS组件440中的一个或多个DDS提供命令。该对表包括作为函数表的第一表和作为指令表的第二表，其中函数表定义将由每个DDS生成的参数化函数(例如，波形或信号的数字样本)，并且指令表定义对函数表的子例程调用或用于函数表的条件循环指令。在一些方面，由函数表定义的参数化函数是样条曲线。可以使用各种参数来定义或表征样条曲线的多个段中的每个段，包括幅度、相位或频率中的一个或多个。如图4A中的图示400a所示，数字逻辑组件430可以接收参数/配置信息431，参数/配置信息431可以用于填充和/或更新存储在表组件450中的各种表中的参数，并且参数/配置信息431被用作DDS生成参数化函数的基础。

虽然以上将数字逻辑组件430描述为使用FPGA或ASIC来实现，但是应当理解，DAC卡410的若干部件或组件可以在相同的集成电路(例如，FPGA或ASIC)中实现。例如，数字逻辑组件430连同分频器/复制器设备420、接口逻辑组件460或DAC组件470中的一个或多个可在单个集成电路中实现。还可以在单个集成电路中实现整个DAC卡410，并且在一些实例中，可以在单个集成电路中实现多于一个DAC卡410。

图4B示出了示出在诸如DAC卡410的DAC卡中实现多个DDS和指令以及样条表的示例的图示400b。在该示例中，假设DAC卡410包括两个DAC组件470(例如，DAC-1和DAC-2)，其中DAC组件470中的每一个为DAC卡410的总共八(8)个输出480提供四(4)个输出480。数字逻辑组件430中的DDS组件440包括多个DDS以支持八个输出480。例如，第一集合的DDS 441可以包括八个DDS，其中两个DDS用于第一DAC组件470的四个输出480中的每一个，并且第二集合的DDS 442也可以包括八个DDS，其中两个DDS用于第二DAC组件470的四个输出480中的每一个。集合441中的子集443对应于第一DAC组件470的四个输出440中的一个。子集443包括用于生成用来生成与第一音调(f₁)相关联的第一RF控制信号的参数化函数的第一DDS 444(DDS 1A)和用于生成用来生成与第二音调(f₂)相关联的RF控制信号的参数化函数的第二DDS 445(DDS 1B)。类似地，DDS 2A和DDS 2B与第一DAC组件的不同输出480一起使用，DDS3A和DDS 3B以及DDS 4A和DDS 4B也是如此。与上述类似的布置也与第二集合的DDS 442一起使用，所述第二集合的DDS 442包括成对的DDS 5A和DDS 5B、DDS 6A和DDS 6B、DDS 7A和DDS 7B、以及DDS 8A和DDS 8B，其生成用于在第二DAC组件470的四个输出480中产生RF控制信号的参数化函数。

数字逻辑组件430中的表组件450包括支持DDS组件440中的DDS的多个表。例如，第一集合的表451可包括八个表，其中两个表用于与第一DAC组件470的四个输出480相关联的每对DDS，并且第二集合的表452也可包括八个表，其中两个表用于与第二DAC组件470的四个输出480相关联的每对DDS。集合451中的子集453对应于与DDS组件440中的DDS的子集443(DDS 1A和DDS 1B)一起使用的两个表。在该示例中，子集453包括第一表454(表1A)和第二表455(表1B)，其中第一表454是函数表，第二表455是指令表。类似地，对于集合451中的其余表，表2A(函数表)和表2B(指令表)与DDS 2A和DDS 2B一起使用，表3A(函数表)和表3B(指令表)与DDS 3A和DDS 3B一起使用，表4A(函数表)和表4B(指令表)与DDS 4A和DDS 4B一起使用。与上述类似的布置也用于第二集合的表452，其包括与DDS 5A和DDS 5B一起使用的表5A(函数表)和表5B(指令表)、与DDS 6A和DDS 6B一起使用的表6A(函数表)和表6B(指令表)、与DDS 7A和DDS 7B一起使用的表7A(函数表)和表7B(指令表)，以及与DDS 8A和DDS 8B一起使用的表8A(函数表)和表8B(指令表)。由于由函数表定义的参数化函数可以是样条曲线，因此函数表也可以被称为例如样条表。

DDS组件440中所示的DDS中的每一个可以是FPGA或ASIC中的DDS IP块的单独且不同的实例化，而表组件450中的每一个表可以在FPGA或ASIC中的存储器的单独且不同的部分中实现。

图4C示出了示出根据本公开的方面的使用多个DAC卡410来控制被捕获原子或原子离子((例如，图1A中的图示100中的原子或原子离子120)用作量子位的操作的示例的图示400c。在该示例中，QIP系统中使用了N个DAC卡410(例如，DAC卡410-1、...、DAC卡410-N)，其中N≥1。DAC卡410中的每一个可如图示400a中所示来实施或配置，并且DAC卡410中的每一个可具有八个输出480。然后将输出480提供给相应的AOM或多通道AOM，以调制施加到原子或原子离子120的激光或光束。如果QIP系统支持多达32个原子或原子离子120，则可以使用四(4)个DAC卡410(N＝4)来提供所需的32个输出480。如果QIP系统是可缩放的并且原子或原子离子120的数目增加，则可以使用附加DAC卡410来提供适当数目的输出480。

如上所述，DAC卡410中的每一个接收时钟信号421(也称为中央或公共时钟信号)和起始信号436(也称为中央或公共起始信号)。为了实现跨多个DAC卡410的适当同步，通过作为整个QIP系统的一部分的分配网络来提供这些信号。

图5A示出了示出根据本公开的方面的用于多个DAC卡的起始信号分配网络的示例的图示500a。图示500a示出了在起始信号分配网络顶部的主控制系统510，该主控制系统510与数字逻辑组件515交换主控制信号512。主控制信号512包括从主控制系统510到数字逻辑组件515的START1信号和START2信号，以及从数字逻辑组件515到主控制系统510的DONE信号。数字逻辑组件515使用START1信号和START2信号来产生具有START+信号和START-信号的差分起始信号436。数字逻辑组件515可以使用FPGA来实现。在一个示例中，可以使用Xilinx Kintex7 FPGA来实现数字逻辑组件515。

起始信号436由数字逻辑组件515提供给分离器520，分离器520被配置为分离起始信号436，使得其进一步被提供给QIP系统中使用的DAC卡410(例如，DAC卡410-1、...、DAC卡410-N)中的每一个，其中N≥1。起始信号436被提供给DAC卡410中的每一个，如图4A中的图示400a中所描述的。由于在QIP系统中可以有多达N个DAC卡410，所以分离器520可以被称为1:N分离器。如上所述，分配具有良好信号完整性和快速上升时间的起始信号436的一种方式是使用LVDS布线，例如在屏蔽双轴线缆上的LVDS。图示500a中所示的线缆530(虚线)中的每一个可以是基于LVDS的线缆，以实现使起始信号436同时到达各个DAC卡410所需的信号完整性类型和上升时间。

图5B示出了示出根据本公开的方面的用于多个DAC卡的时钟分配网络的示例的图示500b。图示500b示出了在时钟分配网络的顶部处的参照时钟源540，其向乘法器组件545提供参照时钟信号541。参照时钟源540可以不是时钟分配网络的一部分，而是可以连接到时钟分配网络以便提供参照时钟信号541。

乘法器组件545可被配置为接收参照时钟信号541且使用一个或多个乘法器级从参照时钟信号541产生时钟信号421。在一个示例中，乘法器组件545可以是来自WenzelAssociates的金倍频晶体振荡器(GMXO-PLD)，其具有一个或多个低噪声乘法器级以产生例如200MHz至12GHz范围内的信号。

在一个示例中，参照时钟源540是原子时钟源，参照时钟信号541是10MHz信号，并且由乘法器组件545产生的时钟信号421是250MHz信号。

时钟信号421由乘法器组件515提供给分离器550，分离器520被配置为分离时钟信号421，使得其进一步被提供给QIP系统中使用的DAC卡410(例如，DAC卡410-1、...、DAC卡410-N)中的每一个，其中N≥1。时钟信号421被提供给每个DAC卡410中的分频器/复制器设备420，如图4A中的图示400a中所描述的。由于在QIP系统中可以有多达N个DAC卡410，所以分离器550可以被称为1:N分离器。如上所述，实现使所有DAC卡410同时看到时钟信号421的上升沿的一种方式是通过使用所有长度相同的同轴线缆。在图示500b中示出的每个线缆560(虚线)可以是相同长度的同轴线缆。

除了上面描述的关于同步DAC卡及其输出的方面和技术之外，本公开还描述了增强样条曲线的表示的方面和技术，样条曲线然后被DDS用来生成参数化函数。这种增强的样条曲线表示包括重用序列的两种方法：(1)通过子程序调用，(2)通过条件循环指令。

为了实现这一点，代替使用一个表，如上所述使用两个表(样条或函数表和指令表)(参见例如图4B)。样条或函数表中的行指定了振幅、相位、频率等参数，以及它们应该出现的相对时间。指令表中的行通常充当对样条表的某个子部分的“子例程调用”，但也可以充当循环迭代器。

为了节省空间，单个样条行(例如，样条表中的单个行)不能指定所有参数。每行具有操作码字段以描述其包含例如频率斜率、初始相位或振幅加速度的已知参数集合中的哪一个。在样条表中，“样条节点”由许多连续样条行组成。对于样条节点来说不是最后的行以某种方式被标记，可能是总是存在的特殊比特，或者对于通常具有某种其他用途的字段来说是特殊值，例如相对时间戳字段中的所有一(“1”)。此外，并非所有字段通常在大多数样条节点中指定。未指定的字段要么默认为静态值，如零(“0”)，要么保留它们在前一个样条节点末端的任何值。这有助于实现空间压缩。例如，当仅希望为振幅样条的第0阶和第2阶系数指定非零值，并且对于使第1阶和第3阶系数为零(“0”)是完美的，则可以省略后两个系数。在另一示例中，当单个样条操作码允许在相同行中指定多于一个参数时，如果参数共同使用在一起，则可以节省空间。

在另一方面中，指令行(例如，指令表中的行)有时具有附加信息是有用的，例如样条行可以指定的幅度或相位的修饰符。

在另一方面中，指令表中的指令可具有将N个计数器中的1个计数器与常数进行比较的替代“跳转”变体。如果等于或大于常数，则操作进入下一条指令。否则，其递增计数器，然后跳转到指令表的用户定义行。跳转指令不会导致对样条表的“子程序调用”。此外，可以通过在所有指令中具有用于该目的的保留位或者通过使用特殊值来将跳转指令与非跳转指令区分开。

在又一方面，可以存在结合函数或样条表和指令表使用的两(2)种时间戳。例如，每个指令行可以使用全局时间戳(例如，与跟踪自实验拍摄开始以来的时间相关联的时间戳)，而每个样条行具有较窄的相对时间戳(例如，与跟踪自样条子例程开始以来的时间相关联的时间戳)。然而，仅最后一行的时间戳可用于控制执行时间。除最后一行以外的行可以使用时间戳字段来指示其他内容，例如，不是最后一行。全局时间戳和相对时间戳的和需要精确地对应于当前时间，即当实验拍摄开始时清除宽计数器时，样条子例程的第一部分要运行。

当通过使用除样条或函数表之外的指令表来生成样条函数时，上述技术提供了间接级别，以指示如何重用样条表。

图6示出了示出根据本公开的方面的指令表610和函数或样条表620的组合操作的示例的图示600。指令表610可对应于表组件450中的指令表(参见例如图4A中的图示400a和图4B中的图示400b)，而样条表620可以对应于表组件450中的样条表。

在该示例中，指令表610具有两个参数，“调用”和“跳转”。如上所述，“跳转”可以用于在指令表中重复，将任意数量的计数器与指令中的值进行比较，并且如果要跳回并重复，则递增。在该示例中，存在程序指令一个“调用”、一个“跳转”和一个“结束”。“结束”由时间戳字段(例如，绝对时间戳)中的“0”指示，尽管也可以使用其他字段或特殊值来指示指令表610中的“结束”。

“调用”和“跳转”之间的差异由字段中的特殊值指示。该字段可以被称为“跳转到哪里”字段，并且可以是例如12位字段。在一个示例中，“跳转到哪里”字段的最大值可以被保留以指示它是“跳转”而不是“调用”。

该示例中的“调用”调用样条表620中的位置“123”，并且旨在在三(3)行之后从样条表620返回。因此，不是在样条表620中使用明确返回，而是可以在指令表610中的“调用”中指示子例程有多长。

在指令表610的右侧是对应的时间戳(绝对时间戳)，该时间戳是“调用”将发生的时间。如果不是当前时间，它将等待一个大的计数器，直到它是示例中的值“11”。该值“11”不是将要使用的值，而是运行这些表的操作的引擎将使用指令表610中的值“11”，并且从样条表620中的相对时间戳字段(例如，样条表620中的第三或右列)获取对应的值。样条表620的第三列中的数字“4”被添加到“11”以得到“15”，该“15”是由绝对时间戳和相对时间戳提供的组合时间值，并且是系统用来开始执行的值(例如，执行开始于“15”滴答)。

样条表620具有指示指定了哪个参数的“操作代码”字段(样条表620中的第一列或左列)。该方法与具有由来自主机的流定义的样条函数或波形相反，并且需要大量的存储器，因为这里的意图是尽可能多地压缩表中的内容，从而使用较少的存储器位来表示公共操作、参数等。例如，在针对样条表620示出的第一行(例如，行“123”)中，可以使用单个行来指定频率值，在这种情况下为“200MHz”。在另一示例中，在针对样条表620示出的第二行(例如，行“124”)中，可以使用单个行来指定增益参数的零阶和三阶的值。对于增益参数，零阶被称为起始点，第一阶被称为斜率，第二阶被称为加速度，第三阶被称为加加速度。在该示例中，第二行将零阶或起始点的值标识为“32k”，将第三阶或加加速度标识为“0”(例如，不存在加加速度)。在另一示例中，样条表620中的第三行也指定相位值“48°”。样条表620的第一行和第二行中的右列(例如，相对时间戳)中的“-1”指示这些行不是子例程的最后行。位字段或某一特定值也可用于指示一行不是最后一行。

通常，将有许多行组在一起，并且它们是在样条表620中同时发生的事情的一部分。即，发生在同一组行中的多个更改发生在同一时钟周期上。因此，所有的命令都被展平为最后一个命令。

这些行中与定时相关的仅一行是具有值“4”的最后一行(例如，行“125”)。运行表操作的引擎会遍历各个行，直到到达“125”行，这一行在相对时间戳中没有“-1”。引擎累积直到最后一行为止的所有命令，并展开在适当时间将要发生的所有命令操作。根据如何设置系统以操作，未在各个行中指定的任何参数可以默认为零值和/或先前值。

除了上述各个方面之外，本公开的另一个方面涉及向指令表添加允许以精细粒度重置嵌入式DDS(例如，DDS组件430中的DDS)的特征。这在实现脉冲边界时可能是有用的。例如，每个非跳转指令位置可以具有位标志(例如，“重新同步”位标志)，当指令的全局时间戳和相对时间戳匹配一天中的当前时间时，该位标志使得DDS被告知重置其内部相位累加器。

在这点上，指令表610可以包括另一列，例如单个位字段，当到达执行时间时，可以由运行表的引擎重新编号该另一列，并且可以完成的事情之一是清除DDS的相位累加器。即，当执行时间最终到达时(例如，在图6的图示600中的示例中，相加值是“15”)，发动机不仅可以向相应的DDS指示将其内部相位清除为“0°”，还可以将其设置为“125”行所示的相位，即将其相位设置为“48°”。

在又一方面中，还可以更改上面概述的样条机制之外的一些参数，使得可以在不需要下载或更新用于特定原子或原子离子的信号发生器(例如，DDS)的新样条的情况下全局地缩放参数。这种更改的一个示例可以是校准原子或原子离子所看到的光功率。可能期望在每个实验的每个“发射”之后改变电幅度，使得可能以尽可能小的滞后跟踪亮度的变化。可以使用增加受控环路中的带宽的技术来降低等待时间，使得可以跟踪亮度的快速变化而不遗漏。

例如，由于DDS通常以满量程操作，所以在DDS提供参数化函数之后，可以通过乘法或缩放来实现任何较小的值。如果DDS在FPGA或ASIC中实现，则其可以包括乘法器来执行这样的功能。如果不是，则可能需要外部乘法器。在任一情况下，可以使用乘法器来调整指令表610中的参数，可以使用不同的乘法器来调整样条表620中的参数，和/或可以使用全局乘法器来调整来自任一表或两个表的参数。

虽然已经结合由DDS生成的波形或参数化函数的参数在图6A中的图示600中示出了示例，每对表(例如，指令表610和样条表620)可以用于控制多于一个DDS的操作。在这种情况下，可以使用附加字段或列来指示正被支持的多个DDS中的哪一个正被控制。

图7是示出根据本公开的各方面的计算机设备705的示例的图示700。计算机设备705可用于实现用于QIP系统的可缩放和可编程相干波形发生器的各方面。在一个示例中，计算机设备705可以包括用于执行与本文描述的一个或多个特征相关联的处理功能的处理器710。例如，计算机设备705可用于控制和/或管理上文结合图4A至图6描述的DAC卡410、图示500a和500b中的分布网络、和/或表610和620的操作。处理器710可以包括单组或多组处理器或多核处理器。此外，处理器710可以被实现为集成处理系统和/或分布式处理系统。处理器710可包括中央处理单元(CPU)、量子处理单元(QPU)、图形处理单元(GPU)或这些类型的处理器的组合。在一个方面中，处理器710可指代计算机设备705的通用处理器，其还可包含附加处理器710以执行更多特定功能。

在一个示例中，计算机设备705可以包括存储器720，存储器420用于存储可由处理器710执行的用于执行这里描述的功能的指令。在一种实现中，例如，存储器720可对应于存储代码或指令以执行本文描述的功能或操作中的一个或多个的计算机可读存储介质。在一个示例中，存储器720可以包括指令表和样条表。如同处理器710，存储器720可指代计算机装置705的一般存储器，其还可包括附加存储器720以存储用于更多特定功能的指令和/或数据。

此外，计算机设备705可包括通信组件730，该通信组件430提供利用硬件、软件和服务来建立和维护与一方或多方的通信。通信组件730可携载计算机设备705上的组件之间以及计算机设备705与外部设备(例如，位于通信网络上的设备及/或串联或本地连接到计算机设备705的设备)之间的通信。例如，通信组件730可包括一个或多个总线，且可进一步包括分别与发射器及接收器相关联的发射链组件及接收链组件，其可操作以用于与外部设备介接。

另外，计算机设备705可以包括数据存储740，其可以是硬件和/或软件的任何适当组合，其提供结合本文描述的实现所采用的信息、数据库和程序的大容量存储。例如，数据存储740可以是用于操作系统760(例如，经典OS或量子OS)的数据储存库。在一个实现中，数据存储740可以包括存储器720。

计算机设备705还可包括用户界面组件750，用户界面组件450可操作以从计算机设备705的用户接收输入，并且还可操作以生成用于呈现给用户或提供给不同系统(直接或间接)的输出。用户接口组件750可以包括一个或多个输入设备，包括但不限于键盘、数字键盘、鼠标、触敏显示器、数字化仪、导航键、功能键、麦克风、语音识别组件、能够从用户接收输入的任何其他机制、或其任意组合。此外，用户接口组件750可以包括一个或多个输出设备，包括但不限于显示器、扬声器、触觉反馈机制、打印机、能够向用户呈现输出的任何其他机制、或其任何组合。

在一种实现中，用户界面组件750可以发送和/或接收与操作系统760的操作相对应的消息。另外，处理器710可以执行操作系统760和/或应用、程序或算法，并且存储器720或数据存储740可以存储它们。

当计算机设备705被实现为基于云的基础设施解决方案的一部分时，用户界面组件750可以用于允许基于云的基础设施解决方案的用户与计算机设备705远程交互。

图8是示出根据本公开的各方面的QIP系统805的示例的框图800。QIP系统805还可被称为量子计算系统、量子计算机、计算机设备等。在一个方面，QIP系统805可对应于图7中的计算机设备705的量子计算机实施方案的部分。

QIP系统805可以包括源860，该源660向具有离子阱870的室850提供原子种类(例如，中性原子通量)，该离子阱670捕获一旦被光学控制器820电离(例如，光电离)的原子种类。离子阱870可用于捕获晶体中的离子(如图1A中的图示100a所示)。光学控制器820中的光源830可包括一个或多个激光或光束源，其可用于原子物种的电离、原子离子的控制(例如，相位控制)、原子离子的荧光，其可由光学控制器820中的成像系统840中操作的图像处理算法监测和跟踪，和/或执行与本文描述的技术相关联的其他光学控制功能。在一个方面，光源830可与光学控制器820分开实施。

成像系统840可以包括高分辨率成像器(例如，CCD相机)，用于在原子离子被提供给离子阱时或在原子离子被提供给离子阱870之后监测原子离子。在一个方面，成像系统840可与光学控制器820分离地实施，然而，使用图像处理算法来检测、识别和标记原子离子的荧光的使用可能需要与光学控制器820协调。

声光调制器AOM 845可用于执行由光源830产生的激光或光束的调制。在这点上，光学控制器820还可以包括DAC卡846，DAC卡846可以是上述DAC卡410的示例，并且可以用于生成输出以驱动射频(RF)源847以调制AOM 845。

QIP系统805还可以包括算法组件810，其可以与QIP系统805的其他部分(未示出)一起操作以执行量子算法或量子操作，包括单量子位操作或多量子位操作以及扩展量子计算。因此，算法组件810可向QIP系统805的各种组件(例如，向光学控制器820)提供指令以实现量子算法或量子操作的实现，并因此实现本文描述的各种技术。

QIP系统805还可以包括分配网络880，分配网络880可以包括时钟信号网络882和起始信号网络883，时钟信号网络882对应于以上结合图5B中的图示500b描述的分配网络，起始信号网络883对应于以上结合图5A中的图示500a描述的分配网络。分配网络880可用于向多个DAC卡486和/或QIP系统805的其他部分提供公共信号。

虽然已经根据所示的实现方式提供了本公开，但是本领域普通技术人员将容易地认识到，可以存在对实施例的变型，并且这些变型将在本公开的范围内。因此，在不脱离所附权利要求的范围的情况下，本领域普通技术人员可以进行许多修改。

Claims (36)

1.一种用于使量子信息处理QIP系统中的多个数模转换器DAC卡同步的网络，该网络包括：

所述多个DAC卡，每个DAC卡包括：

具有输入SYNC引脚的时钟分频器/复制器设备；

数字逻辑组件；以及

一个或多个DAC组件，其中，所述DAC组件的输出中的每个输出被用于控制用于所述QIP系统的单独量子位的一个或多个光束；

第一分配网络，其用于向所述多个DAC卡的每个DAC卡中的时钟分频器/复制器设备提供时钟信号，

第二分配网络，其用于向所述多个DAC卡的每个DAC卡提供起始信号，

其中，对于所述多个DAC卡的每个DAC卡，所述DAC卡中的数字逻辑组件使用所述起始信号，以响应于所述起始信号被断言而对所述DAC卡的时钟分频器/复制器的输入SYNC引脚进行断言，除非所述起始信号被所述数字逻辑组件屏蔽。

2.根据权利要求1所述的网络，其中，所述多个DAC卡的每个DAC卡被实现为单个集成电路，并且所述时钟分频器/复制器设备、所述数字逻辑组件、以及所述一个或多个DAC组件是所述集成电路的一部分。

3.根据权利要求1所述的网络，其中，所述多个DAC卡中的两个或更多个DAC卡被实现为单个集成电路，并且这些DAC卡中的每个DAC卡的所述时钟分频器/复制器设备、所述数字逻辑组件、以及所述一个或多个DAC组件是所述单个集成电路的一部分。

4.根据权利要求1所述的网络，其中，所述多个DAC卡的每个DAC卡的所述时钟分频器/复制器设备、所述数字逻辑组件、以及所述一个或多个DAC组件被实现为单个集成电路。

5.根据权利要求1所述的网络，其中，每个DAC卡还包括将所述数字逻辑组件连接到所述一个或多个DAC组件的接口逻辑。

6.根据权利要求1所述的网络，其中，每个DAC卡中的所述数字逻辑组件包括异步逻辑，该异步逻辑接收所述起始信号并生成另一个信号，以对该DAC卡中的时钟分频器/复制器设备的输入SYNC引脚进行断言。

7.根据权利要求1所述的网络，其中，所述第一分配网络包括无源分离器，并被配置为在所述无源分离器处接收所述时钟信号，所述无源分离器被配置为然后向所述多个DAC卡的每个DAC卡中的时钟分频器/复制器设备提供所述时钟信号。

8.根据权利要求7所述的网络，其中，所述第一分配网络包括相同长度的多条同轴线缆，所述时钟信号通过所述多条同轴线缆中的相应的一条从所述无源分离器提供给所述多个DAC卡的每个DAC卡。

9.根据权利要求1所述的网络，其中，所述第一分配网络包括乘法器逻辑，并且被配置为在所述乘法器逻辑处接收参照时钟信号，所述乘法器逻辑被配置为使用一个或多个乘法器级从所述参照时钟信号生成所述时钟信号。

10.根据权利要求1所述的网络，其中，所述第二分配网络包括分离器，并且被配置为在所述分离器处接收所述起始信号，所述分离器被配置为然后向所述多个DAC卡提供所述起始信号。

11.根据权利要求10所述的网络，其中，所述第二分配网络包括被屏蔽的双轴线缆上的多个低电压差分信号LVDS，所述起始信号通过被屏蔽的双轴线缆上的所述多个LVDS中的相应的一个LVDS从所述分离器提供到所述多个DAC卡的每个DAC卡。

12.根据权利要求1所述的网络，其中，被控制的所述QIP系统的每个单独的量子位对应于所述QIP系统的阱中的一个原子或原子离子。

13.一种用于控制量子信息处理QIP系统中的量子位的数模转换器DAC卡，该DAC卡包括：

数字逻辑组件，其具有：

用于所述DAC卡的每个输出的一个或多个直接数字合成器DDS，其中，每个输出对用于所述QIP系统的单独量子位的一个或多个光束进行控制；以及

集体地向所述一个或多个DDS提供命令的一对表，所述一对表中的第一表是函数表，并且所述一对表中的第二表是指令表，所述函数表定义要由所述一个或多个DDS生成的参数化函数，并且所述指令表定义对所述函数表的子例程调用或用于所述函数表的条件循环指令；以及

一个或多个DAC组件，每个DAC组件提供该DAC卡的一个或多个输出，每个DAC组件接收由所述一个或多个DDS生成的参数化函数以生成所述一个或多个输出，其中，所述参数化函数是数字形式的，并且所述一个或多个输出是模拟形式的。

14.根据权利要求12所述的DAC卡，其中，由所述函数表定义的参数化函数是样条曲线，并且用于所述样条曲线的每一段的参数包括幅度、相位、频率中的一个或多个。

15.根据权利要求13所述的DAC卡，其中，由起点或零阶、斜率或一阶、加速度或二阶、加加速度或三阶中的一个或多个来定义所述幅度。

16.根据权利要求12所述的DAC卡，其中，由所述函数表定义的参数化函数是样条曲线，所述函数表包括多个样条节点，并且每个样条节点包括用于定义所述样条曲线的相应段的参数。

17.根据权利要求15所述的DAC卡，其中，每个样条节点包括一个或多个顺序行，并且每行指定所述样条曲线的所述相应段的不同参数。

18.根据权利要求16所述的DAC卡，其中，每行具有对由该行定义的不同参数进行标识的标识符。

19.根据权利要求17所述的DAC卡，其中，所述标识符对由所述行定义的多于一个的不同参数进行标识。

20.根据权利要求16所述的DAC卡，其中，在所述样条节点的所述一个或多个顺序行的最后一行中明确标识每个样条节点的末端。

21.根据权利要求19所述的DAC卡，其中，所述样条表的每一行包括时间戳字段，在所述最后一行的相应时间戳字段中进行所述最后一行中的所述明确标识。

22.根据权利要求15所述的DAC卡，其中，在所述样条节点的所述一行或多行中没有指定的样条曲线的相应段的一个或多个不同参数默认为静态值或者保留前一个样条节点的末端的值。

23.根据权利要求12所述的DAC卡，其中，

由所述函数表定义的参数化函数是样条曲线，并且用于所述样条曲线的每一段的参数包括幅度、相位、频率中的一个或多个，并且

所述指令表包括更改幅度或相位参数中的一个或双方的指令。

24.根据权利要求12所述的DAC卡，其中，所述指令表包括一个或多个跳转指令，每个跳转指令执行N个计数器中的一个计数器与常数的比较，如果相等或更大则进入下一指令，否则使所述计数器递增并跳转至所述指令表的用户定义行。

25.根据权利要求23所述的DAC卡，其中，所述一个或多个跳转指令通过具有保留位或通过使用特殊值而能够与所述指令表中的其他指令区分开。

26.根据权利要求12所述的DAC卡，其中，所述指令表中的行包括用于跟踪自实验拍摄开始以来的操作的全局时间戳字段，并且所述函数表中的行包括用于跟踪与定义所述参数化函数的相应段的样条节点相关联的操作的相对时间戳。

27.根据权利要求25所述的DAC卡，其中，所述样条节点运行的当前时间是所述全局时间戳的值与所述相对时间戳的值的和。

28.根据权利要求12所述的DAC卡，其中，对于所述指令表中的不同于跳转指令的指令，位标志重新同步被配置为，使与所述指令表相关联的所述一个或多个DDS在所述参数化函数的边界处对内部相位累加器进行重置。

29.根据权利要求27所述的DAC卡，其中，当所述指令表中的全局时间戳字段的值和所述函数表中的相对时间戳字段的值与一天中的当前时间匹配时，发生所述内部相位累加器的重置。

30.根据权利要求12所述的DAC卡，所述DAC卡还包括被配置为控制每个DAC组件的所述一个或多个输出的幅度的一个或多个放大器。

31.根据权利要求12所述的DAC卡，其中，在可编程集成电路中实现所述数字逻辑组件，并且在所述可编程集成电路内的单独存储器中实现所述函数表和所述指令表。

32.根据权利要求12所述的DAC卡，其中，

所述DAC卡具有多于一个的输出，

对于所述DAC卡的每个输出，在所述数字逻辑组件中存在一对DDS，并且

每对DDS都有一对表。

33.根据权利要求12所述的DAC卡，其中，正被控制的所述QIP系统的每个单独的量子位对应于所述QIP系统的阱中的一个原子或原子离子。

34.根据权利要求12所述的DAC卡，所述DAC卡还包括将所述数字逻辑组件连接到所述一个或多个DAC组件的接口逻辑。

35.根据权利要求12所述的DAC卡，所述DAC卡还包括具有输入SYNC引脚的时钟分频器/复制器设备，其中，所述数字逻辑组件被配置为接收起始信号，所述起始信号用于对时钟分频器/复制器设备的输入SYNC引脚进行断言，除非所述起始信号被所述数字逻辑组件屏蔽。

36.根据权利要求12所述的DAC卡，其中，所述数字逻辑组件包括异步逻辑组件，该异步逻辑组件被配置为接收所述起始信号并生成另一信号以对所述时钟分频器/复制器设备的输入SYNC引脚进行断言。

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