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CN114489222A - 一种用于电源芯片的带隙基准电路 - Google Patents

一种用于电源芯片的带隙基准电路 Download PDF

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CN114489222A
CN114489222A CN202210125137.4A CN202210125137A CN114489222A CN 114489222 A CN114489222 A CN 114489222A CN 202210125137 A CN202210125137 A CN 202210125137A CN 114489222 A CN114489222 A CN 114489222A
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CN
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transistor
resistor
pmos transistor
npn
circuit
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Chongqing University of Post and Telecommunications
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    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

本发明请求保护一种用于电源芯片的带隙基准电路，包括启动电路、带隙基准核心电路及温度补偿电路。本发明采用电流镜及电流源的嵌位技术使得NPN三极管Q1及NPN三极管Q4具有相同的集电极电压及相同的基极电压，使得电阻R5支路及电阻R6支路上流过相等的正温度系数电流，进而在电阻R4与电阻R5上产生正温度系数电压并与NPN三极管Q2的基极‑发射极电压产生一阶带隙基准电压；采用NPN三极管的基极与发射极短接技术获得反偏PN结，利用反偏PN结的饱和电流产生高阶温度补偿电流并对一阶带隙基准电压进行高阶温度补偿，从而实现一种用于电源芯片的高性能带隙基准电路。

Description

一种用于电源芯片的带隙基准电路
技术领域
本发明属于微电子技术领域，具体涉及一种用于电源芯片的带隙基准电路。
背景技术
随着便携式用电设备的日益普及，电源芯片为同一产品的不同组件提供不同的供电电压，这就要求电源芯片有较高的转换效率和较高的稳定性。带隙基准电路是电源芯片的核心模块之一，其为电源芯片的相关功能子模块提供偏置，进而影响电源芯片的性能特性；随着集成电路技术的发展，电源芯片对内部的带隙基准电压源的性能要求越来越高。
图1为一种传统的带隙基准电路结构，主要由NPN三极管Q1、NPN三极管Q2、电阻R1、电阻R2、电阻R3、电阻R4及放大器A1组成。所有电阻采用相同材料，NPN三极管Q1的发射极面积是NPN三极管Q2的M倍，电阻R3与电阻R4完全一样，放大器A1的低频增益Ad有Ad>>1，则NPN三极管Q1与NPN三极管Q2相同的集电极电流，带隙基准电路的输出电压VREF为
Figure BDA0003500134790000011
其中，VBE2是NPN三极管Q2的基极-发射极电压，R1是电阻R1的阻抗，R2是电阻R2的阻抗，k为波尔兹曼常数，T为绝对温度，q为电子电荷量。通过优化电阻R1、电阻R2的阻值以及参数N等可在一定温度范围内获得具有零温漂特性的参考电压VREF。由于VBE2具有温度非线性，因而传统的一阶带隙基准电路输出电压具有高温漂系数的问题，使得传统的一阶带隙基准电路在高精度系统中的应用受到了很大的限制。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种用于电源芯片的带隙基准电路。本发明的技术方案如下：
一种用于电源芯片的带隙基准电路，其包括：启动电路、带隙基准核心电路及温度补偿电路，其中，所述启动电路的信号输出端接所述带隙基准核心电路的启动信号输入端，所述温度补偿电路的信号输出端接所述带隙基准核心电路的电信号输入端，所述带隙基准核心电路的信号输出端接所述启动电路的信号输入端；所述启动电路为所述带隙基准核心电路提供启动信号，所述带隙基准核心电路产生正温度系数电压并与具有负温度系数的NPN三极管基极-发射极电压进行加权获得一阶带隙基准电压VREF1，所述温度补偿电路通过PMOS管M16给所述带隙基准核心电路提供高阶温度系数的电流并对带隙基准参考电压进行补偿。
进一步的，所述启动电路包括：PMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5以及电阻R1，其中PMOS管M1的源极与外部电源VDD相连，PMOS管M1的栅极分别与PMOS管M1的漏极以及电阻R1的一端相连，电阻R1的另一端分别与NMOS管M5的栅极以及NMOS管M2的漏极相连，NMOS管M2的源极与NMOS管M3的漏极相连，NMOS管M3的栅极分别与NMOS管M4的栅极以及使能端EN相连，NMOS管M3的源极分别与NMOS管M4的源极以及外部地GND相连，NMOS管M5的源极与NMOS管M4的漏极相连。
进一步的，所述带隙基准核心电路包括：PMOS管M6、PMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、PMOS管M12、NMOS管M13、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3及NPN三极管Q4，其中PMOS管M6的源极分别与PMOS管M9的源极、PMOS管M11的源极以及外部电源VDD相连，PMOS管M6的漏极与PMOS管M7的源极相连，PMOS管M7的漏极分别与PMOS管M6的栅极、PMOS管M9的栅极、PMOS管M11的栅极以及电阻R2的一端相连，电阻R2的另一端分别与NMOS管M5的漏极、NMOS管M8的漏极、PMOS管M7的栅极、PMOS管M10的栅极以及PMOS管M12的栅极相连，NMOS管M8的源极与NPN三极管Q1的集电极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的源极分别与NMOS管M2的栅极以及电阻R3的一端相连，电阻R3的另一端分别与NMOS管M8的栅极、电阻R4的一端、NMOS管M13的栅极以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端相连，电阻R6的一端以及PMOS管M16的漏极相连，电阻R5的另一端分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及电阻R7的一端相连，电阻R7的另一端分别与NPN三极管Q2的集电极以及NPN三极管Q3的基极相连，电阻R6的另一端分别与NPN三极管Q4的基极以及NPN三极管Q3的集电极相连，NPN三极管Q3的发射极与电阻R8的一端相连，电阻R8的另一端分别与NPN三极管Q1的发射极、NPN三极管Q2的发射极、NPN三极管Q4的发射极以及外部地GND相连，PMOS管M11的漏极与PMOS管M12的源极相连，PMOS管M12的漏极与NMOS管M13的漏极相连，NMOS管M13的源极与NPN三极管Q4的集电极相连。
进一步的，所述温度补偿电路包括：PMOS管M13、PMOS管M14、PMOS管M15、PMOS管M16及NPN三极管Q5，其中PMOS管M13的源极分别与PMOS管M15的源极以及外部电源VDD相连，PMOS管M13的栅极分别与PMOS管M13的漏极、PMOS管M14的源极以及PMOS管M15的栅极相连，PMOS管M14的栅极分别与PMOS管M16的栅极、PMOS管M14的漏极以及NPN三极管Q5的集电极相连，NPN三极管Q5的基极分别与NPN三极管Q5的发射极以及外部地GND相连，PMOS管M15的漏极与PMOS管M16的源极相连。
进一步的，所述带隙基准核心电路中，所有电阻均采用同一材料，所有NPN三极管的直流放大倍数β均远远大于1，所有NPN三极管的基极电流Ib均可忽略；NPN三极管Q1与NPN三极管Q2构成电流镜且完全一样，则NPN三极管Q1与NPN三极管Q2具有相同的集电极电流；NPN三极管Q4的发射极面积是NPN三极管Q1的α倍，PMOS管M11的沟道宽长比是PMOS管M6的α倍，PMOS管M12的沟道宽长比是PMOS管M7的α倍，NMOS管M13的沟道宽长比是NMOS管M8的α倍，从而使得NPN三极管Q1与NPN三极管Q4具有相同的集电极电压及相同的基极电压；同时，电阻R5与电阻R6完全一样，PMOS管M9的沟道宽长比是PMOS管M6的2倍，PMOS管M10的沟道宽长比是PMOS管M7的2倍，NPN三极管Q3的发射极面积是NPN三极管Q2的N倍，NPN三极管Q1的集电极电流IC1、NPN三极管Q2的集电极电流IC2、NPN三极管Q3的集电极电流IC3与流过电阻R4的电流IR4有IR4＝2IC1＝2IC2＝2IC3＝2kT(ln N)/[q(R7+R8)]，其中k为波尔兹曼常数，T为绝对温度，q为电子电荷量，R7为电阻R7的阻值，R8为电阻R8的阻值。流过电阻R4的电流IR4在带隙基准输出端VREF产生的一阶带隙电压VREF1为
Figure BDA0003500134790000041
其中VBE2为NPN三极管Q2的基极-发射极电压，R4为电阻R4的阻值，R5为电阻R5的阻值。
进一步的，温度补偿电路中，NPN三极管Q5采用基极与发射极短接使其集电极-基极形成反偏PN结，PMOS管M15的沟道宽长比是PMOS管M13的β倍，PMOS管M16的沟道宽长比是PMOS管M14的β倍，则PMOS管M16的漏极电流I16为
Figure BDA0003500134790000042
其中b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量。
进一步的，所述用于电源芯片的带隙基准电路的输出电压VREF为
Figure BDA0003500134790000043
其中VREF1为由正温度系数的电压与负温度系数电压加权获得的一阶带隙基准电压，因子
Figure BDA0003500134790000044
补偿VREF1的高阶温度非线性，从而获得用于电源芯片的高阶温度补偿的带隙基准参考电压VREF。
本发明的优点及有益效果如下：
本发明通过提供一种用于电源芯片的带隙基准电路，采用电流镜及电流源的嵌位技术使得NPN三极管Q1及NPN三极管Q4具有相同的集电极电压及相同的基极电压，使得电阻R5支路及电阻R6支路上流过相等的正温度系数电流，进而在电阻R4与电阻R5上产生正温度系数电压并与NPN三极管Q2的基极-发射极电压VBE2产生一阶温度补偿带隙电压；同时，采用NPN三极管的基极与发射极短接技术从而其集电极-基极形成反偏PN结，利用反偏PN结的饱和电流产生高阶温度补偿电流并对一阶温度补偿带隙电压进行高阶温度补偿，从而获得用于电源芯片的高性能带隙基准电压。
附图说明
图1是本发明提供优选实施例传统的一阶带隙基准电路原理图；
图2为本发明提供优选实施例的一种用于电源芯片的带隙基准电路原理图；
图3为本发明提供优选实施例的一种用于电源芯片的带隙基准电路的输出电压温度特性仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例中采用电流镜及电流源的嵌位技术使得NPN三极管Q1及NPN三极管Q4具有相同的集电极电压及相同的基极电压，使得电阻R5支路及电阻R6支路上流过相等的正温度系数电流，进而在电阻R4与电阻R5上产生正温度系数电压并与NPN三极管Q2的的基极-发射极电压VBE2产生一阶温度补偿带隙电压；同时，采用NPN三极管的基极与发射极短接技术从而其集电极-基极形成反偏PN结，利用反偏PN结的饱和电流产生高阶温度补偿电流并对一阶温度补偿带隙电压进行高阶温度补偿，从而获得用于电源芯片的高性能带隙基准电压。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
实施例
一种用于电源芯片的带隙基准电路，如图2所示，包括启动电路1、带隙基准核心电路2及温度补偿电路3；
其中，所述启动电路1的信号输出端接所述带隙基准核心电路2的启动信号输入端，所述温度补偿电路3的信号输出端接所述带隙基准核心电路2的电信号输入端，所述带隙基准核心电路2的信号输出端接所述启动电路1的信号输入端，所述带隙基准核心电路2产生带隙基准参考电压，所述温度补偿电路3对所述带隙基准核心电路2所产生的带隙基准参考电压进行补偿，获得低温漂系数的带隙基准参考电压；
所述启动电路1使得带隙基准电路正常工作并产生带隙基准电压输出，所述带隙基准核心电路2产生正温度系数电压并与具有负温度系数的NPN三极管基极-发射极电压进行加权获得一阶带隙基准电压VREF1，所述温度补偿电路3通过PMOS管M16给所述带隙基准核心电路2提供高阶温度系数的电流并对带隙基准参考电压进行补偿，从而获得高阶温度补偿的带隙基准参考电压。
启动电路1只在带隙基准电路上电时发挥作用，当带隙基准电路启动完成后，启动电路停止工作，避免了启动电路对后面电路的影响。
作为一种优选的技术方案，如图2所示，所述启动电路1包括：PMOS管M1、NMOS管M2、、NMOS管M3、NMOS管M4、NMOS管M5以及电阻R1，其中PMOS管M1的源极与外部电源VDD相连，PMOS管M1的栅极分别与PMOS管M1的漏极以及电阻R1的一端相连，电阻R1的另一端分别与NMOS管M5的栅极以及NMOS管M2的漏极相连，NMOS管M2的源极与NMOS管M3的漏极相连，NMOS管M3的栅极分别与NMOS管M4的栅极以及使能端EN相连，NMOS管M3的源极分别与NMOS管M4的源极以及外部地GND相连，NMOS管M5的源极与NMOS管M4的漏极相连；
所述带隙基准核心电路2包括：PMOS管M6、PMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、PMOS管M12、NMOS管M13、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3及NPN三极管Q4，其中PMOS管M6的源极分别与PMOS管M9的源极、PMOS管M11的源极以及外部电源VDD相连，PMOS管M6的漏极与PMOS管M7的源极相连，PMOS管M7的漏极分别与PMOS管M6的栅极、PMOS管M9的栅极、PMOS管M11的栅极以及电阻R2的一端相连，电阻R2的另一端分别与NMOS管M5的漏极、NMOS管M8的漏极、PMOS管M7的栅极、PMOS管M10的栅极以及PMOS管M12的栅极相连，NMOS管M8的源极与NPN三极管Q1的集电极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的源极分别与NMOS管M2的栅极以及电阻R3的一端相连，电阻R3的另一端分别与NMOS管M8的栅极、电阻R4的一端、NMOS管M13的栅极以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端相连，电阻R6的一端以及PMOS管M16的漏极相连，电阻R5的另一端分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及电阻R7的一端相连，电阻R7的另一端分别与NPN三极管Q2的集电极以及NPN三极管Q3的基极相连，电阻R6的另一端分别与NPN三极管Q4的基极以及NPN三极管Q3的集电极相连，NPN三极管Q3的发射极与电阻R8的一端相连，电阻R8的另一端分别与NPN三极管Q1的发射极、NPN三极管Q2的发射极、NPN三极管Q4的发射极以及外部地GND相连，PMOS管M11的漏极与PMOS管M12的源极相连，PMOS管M12的漏极与NMOS管M13的漏极相连，NMOS管M13的源极与NPN三极管Q4的集电极相连；
所述温度补偿电路3包括：PMOS管M13、PMOS管M14、PMOS管M15、PMOS管M16及NPN三极管Q5，其中PMOS管M13的源极分别与PMOS管M15的源极以及外部电源VDD相连，PMOS管M13的栅极分别与PMOS管M13的漏极、PMOS管M14的源极以及PMOS管M15的栅极相连，PMOS管M14的栅极分别与PMOS管M16的栅极、PMOS管M14的漏极以及NPN三极管Q5的集电极相连，NPN三极管Q5的基极分别与NPN三极管Q5的发射极以及外部地GND相连，PMOS管M15的漏极与PMOS管M16的源极相连。
所述带隙基准核心电路2中，所有电阻均采用同一材料，所有NPN三极管的直流放大倍数β均远远大于1，则所有NPN三极管的基极电流Ib均可忽略(即Ib≈0)；NPN三极管Q1与NPN三极管Q2构成电流镜且完全一样，则NPN三极管Q1的集电极电流IC1与NPN三极管Q2的集电极电流IC2有IC1＝IC2；NPN三极管Q4的发射极面积是NPN三极管Q1的α倍，PMOS管M11的沟道宽长比是PMOS管M6的α倍，PMOS管M12的沟道宽长比是PMOS管M7的α倍，NMOS管M13的沟道宽长比是NMOS管M8的α倍，从而使得NPN三极管Q1与NPN三极管Q4具有相同的集电极电压及相同的基极电压；同时，电阻R5与电阻R6完全一样，PMOS管M9的沟道宽长比是PMOS管M6的2倍，PMOS管M10的沟道宽长比是PMOS管M7的2倍，NPN三极管Q1的集电极电流IC1、NPN三极管Q2的集电极电流IC2、NPN三极管Q3的集电极电流IC3与流过电阻R4的电流IR4有IR4＝2IC1＝2IC2＝2IC3；NPN三极管Q3的发射极面积是NPN三极管Q2的N倍，则流过电阻R4的电流IR4有
Figure BDA0003500134790000081
式中，k为波尔兹曼常数，T为绝对温度，q为电子电荷量，R7为电阻R7的阻值，R8为电阻R8的阻值。则流过电阻R4的电流IR4在带隙基准输出端VREF产生的一阶带隙电压VREF1为
Figure BDA0003500134790000091
式中，VBE2为NPN三极管Q2的基极-发射极电压，R4为电阻R4的阻值，R5为电阻R5的阻值。VBE2具有负温度系数，因子
Figure BDA0003500134790000092
具有正温度系数，因而优化相应参数能获得一阶带隙基准电压VREF1。
进一步的，为补偿VREF1的温度非线性，本发明采用温度补偿电路3，其中NPN三极管Q5采用基极与发射极短接，从而NPN三极管Q5的集电极-基极形成反偏PN结，则流过NPN三极管Q5构成的反偏PN结的电流IS与温度T的函数关系IS(T)为
Figure BDA0003500134790000093
式中，b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量。PMOS管M15的沟道宽长比是PMOS管M13的β倍，PMOS管M16的沟道宽长比是PMOS管M14的β倍，则PMOS管M16的漏极电流I16为
Figure BDA0003500134790000094
由式(2)及式(4)可知，用于电源芯片的带隙基准电路的输出电压VREF为
Figure BDA0003500134790000095
式中，电压VREF包含2个因子，因子VREF1为由正温度系数的电压与负温度系数电压加权获得的一阶带隙基准电压，因子
Figure BDA0003500134790000096
补偿VREF1的高阶温度非线性，从而获得用于电源芯片的高阶温度补偿的带隙基准参考电压VREF。
图3为本发明的用于电源芯片的带隙基准电路的输出电压VREF的温度特性仿真曲线，其中横坐标为温度T，纵坐标为带隙基准的输出电压。仿真结果显示，在-40℃～150℃的温度范围内，用于电源芯片的带隙基准电路的输出电压VREF的温度系数仅为1.76ppm/℃。
本申请的上述实施例中，一种用于电源芯片的带隙基准电路，包括启动电路、带隙基准核心电路及温度补偿电路。本申请实施例采用电流镜及电流源的嵌位技术使得NPN三极管Q1及NPN三极管Q4具有相同的集电极电压及相同的基极电压，使得电阻R5支路及电阻R6支路上流过相等的正温度系数电流，进而在电阻R4与电阻R5上产生正温度系数电压并与NPN三极管Q2的基极-发射极电压VBE2产生一阶温度补偿带隙电压；同时，采用NPN三极管的基极与发射极短接技术从而其集电极-基极形成反偏PN结，利用反偏PN结的饱和电流产生高阶温度补偿电流并对一阶温度补偿带隙电压进行高阶温度补偿，从而获得用于电源芯片的高性能带隙基准电压。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (7)

1.一种用于电源芯片的带隙基准电路，其特征在于，包括：启动电路(1)、带隙基准核心电路(2)及温度补偿电路(3)，其中，所述启动电路(1)的信号输出端接所述带隙基准核心电路(2)的启动信号输入端，所述温度补偿电路(3)的信号输出端接所述带隙基准核心电路(2)的电信号输入端，所述带隙基准核心电路(2)的信号输出端接所述启动电路(1)的信号输入端；所述启动电路(1)为所述带隙基准核心电路(2)提供启动信号，所述带隙基准核心电路(2)产生正温度系数电压并与具有负温度系数的NPN三极管基极-发射极电压进行加权获得一阶带隙基准电压VREF1，所述温度补偿电路(3)通过PMOS管M16给所述带隙基准核心电路(2)提供高阶温度系数的电流并对带隙基准参考电压进行补偿，从而获得高阶温度补偿的带隙基准参考电压。
2.根据权利要求1所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述启动电路(1)包括：PMOS管M1、NMOS管M2、、NMOS管M3、NMOS管M4、NMOS管M5以及电阻R1，其中PMOS管M1的源极与外部电源VDD相连，PMOS管M1的栅极分别与PMOS管M1的漏极以及电阻R1的一端相连，电阻R1的另一端分别与NMOS管M5的栅极以及NMOS管M2的漏极相连，NMOS管M2的源极与NMOS管M3的漏极相连，NMOS管M3的栅极分别与NMOS管M4的栅极以及使能端EN相连，NMOS管M3的源极分别与NMOS管M4的源极以及外部地GND相连，NMOS管M5的源极与NMOS管M4的漏极相连。
3.根据权利要求1所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述带隙基准核心电路(2)包括：PMOS管M6、PMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、PMOS管M12、NMOS管M13、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3及NPN三极管Q4，其中PMOS管M6的源极分别与PMOS管M9的源极、PMOS管M11的源极以及外部电源VDD相连，PMOS管M6的漏极与PMOS管M7的源极相连，PMOS管M7的漏极分别与PMOS管M6的栅极、PMOS管M9的栅极、PMOS管M11的栅极以及电阻R2的一端相连，电阻R2的另一端分别与NMOS管M5的漏极、NMOS管M8的漏极、PMOS管M7的栅极、PMOS管M10的栅极以及PMOS管M12的栅极相连，NMOS管M8的源极与NPN三极管Q1的集电极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的源极分别与NMOS管M2的栅极以及电阻R3的一端相连，电阻R3的另一端分别与NMOS管M8的栅极、电阻R4的一端、NMOS管M13的栅极以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端相连，电阻R6的一端以及PMOS管M16的漏极相连，电阻R5的另一端分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及电阻R7的一端相连，电阻R7的另一端分别与NPN三极管Q2的集电极以及NPN三极管Q3的基极相连，电阻R6的另一端分别与NPN三极管Q4的基极以及NPN三极管Q3的集电极相连，NPN三极管Q3的发射极与电阻R8的一端相连，电阻R8的另一端分别与NPN三极管Q1的发射极、NPN三极管Q2的发射极、NPN三极管Q4的发射极以及外部地GND相连，PMOS管M11的漏极与PMOS管M12的源极相连，PMOS管M12的漏极与NMOS管M13的漏极相连，NMOS管M13的源极与NPN三极管Q4的集电极相连。
4.根据权利要求1所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述温度补偿电路(3)包括：PMOS管M13、PMOS管M14、PMOS管M15、PMOS管M16及NPN三极管Q5，其中PMOS管M13的源极分别与PMOS管M15的源极以及外部电源VDD相连，PMOS管M13的栅极分别与PMOS管M13的漏极、PMOS管M14的源极以及PMOS管M15的栅极相连，PMOS管M14的栅极分别与PMOS管M16的栅极、PMOS管M14的漏极以及NPN三极管Q5的集电极相连，NPN三极管Q5的基极分别与NPN三极管Q5的发射极以及外部地GND相连，PMOS管M15的漏极与PMOS管M16的源极相连。
5.根据权利要求3所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述带隙基准核心电路(2)中，所有NPN三极管的基极电流Ib均可忽略，NPN三极管Q1与NPN三极管Q2完全一样且具有相同的集电极电流，NPN三极管Q4的发射极面积是NPN三极管Q1的α倍，PMOS管M11的沟道宽长比是PMOS管M6的α倍，PMOS管M12的沟道宽长比是PMOS管M7的α倍，NMOS管M13的沟道宽长比是NMOS管M8的α倍，从而使得NPN三极管Q1与NPN三极管Q4具有相同的集电极电压及相同的基极电压；同时，电阻R5与电阻R6完全一样，PMOS管M9的沟道宽长比是PMOS管M6的2倍，PMOS管M10的沟道宽长比是PMOS管M7的2倍，NPN三极管Q3的发射极面积是NPN三极管Q2的N倍，NPN三极管Q1的集电极电流IC1、NPN三极管Q2的集电极电流IC2、NPN三极管Q3的集电极电流IC3与流过电阻R4的电流IR4有IR4＝2IC1＝2IC2＝2IC3＝2kT(lnN)/[q(R7+R8)]，其中k为波尔兹曼常数，T为绝对温度，q为电子电荷量，R7为电阻R7的阻值，R8为电阻R8的阻值；
流过电阻R4的电流IR4在带隙基准输出端VREF产生的一阶带隙电压VREF1为
Figure FDA0003500134780000031
其中VBE2为NPN三极管Q2的基极-发射极电压，R4为电阻R4的阻值，R5为电阻R5的阻值。
6.根据权利要求4所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述温度补偿电路(3)中，NPN三极管Q5采用基极与发射极短接使其集电极-基极形成反偏PN结，PMOS管M15的沟道宽长比是PMOS管M13的β倍，PMOS管M16的沟道宽长比是PMOS管M14的β倍，则PMOS管M16的漏极电流I16为
Figure FDA0003500134780000032
其中b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量，k为波尔兹曼常数，T为绝对温度。
7.根据权利要求6所述的一种用于电源芯片的带隙基准电路，其特征在于，
所述用于电源芯片的带隙基准电路的输出电压VREF为
Figure FDA0003500134780000033
其中R5为电阻R5的阻值，β为PMOS管M16与PMOS管M14二者的沟道宽长比的比值，b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量，k为波尔兹曼常数，T为绝对温度，VREF1为所述带隙基准核心电路(2)产生的一阶带隙基准电压，因子
Figure FDA0003500134780000041
补偿VREF1的高阶温度非线性，从而获得高阶温度补偿的带隙基准参考电压。
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