CN114430265A - 时序控制电路 - Google Patents

Abstract

本发明涉及集成电路设计领域，提供了一种时序控制电路，其至少包括：连接有第一触发器的第一传输路径、连接有第二触发器的第二传输路径和连接有三触发器的第三传输路径，每一传输路径在上电时利用各自路径上触发器的置位端连接的置位模块提供置位信号，在掉电时利用该触发器复位端连接的复位模块提供复位信号，以对应提供第一时序信号(和该第一时序信号的翻转信号)、第二时序信号(和该第二时序信号的翻转信号)以及第三时序信号(和该第三时序信号的翻转信号)，该时序控制电路能根据使能信号实现控制该第一至第三传输路径进行时序上电和时序掉电的功能。由此可有效减小其在芯片中的占用面积。

Description

时序控制电路

技术领域

本发明涉及集成电路设计领域，具体涉及一种用于实现上电复位和掉电复位的时序控制电路。

背景技术

在电子产品设计中，高速集成电路以及芯片使用越来越广泛，这些集成电路如ARM、DSP、FPGA等，处理器运行速度越来越快，相同工艺条件下消耗的功率也越来越大。为了降低功耗，这些处理器都会采用几种不同的供电电压，时钟频率比较高的内核采用低电压供电，时钟频率比较低的外围接口采用高电压供电。为了保证处理器内部电路的安全，对电源的上电时序，掉电时序也要求越来越多。上电时序很容易做到，通过控制IC，通电后，依次给各路电源使能信号就实现上电顺序，然而，掉电时序必须考虑多种操作，正常是先按掉电顺序断掉各路电源，再关总电源，但在实际操作中也有出现非正常断电，比如未先进行软断电而直接断总电源，则系统是非正常关机，对于对掉电时序敏感的高速集成电路会造成很大的电流冲击而损坏电路。

目前在设计电源管理类芯片时，为了保证芯片系统上电时序的准确性，大多会为其设计专门的使能电路。根据系统电路的不同设计或是应用环境的差异，电源上电与使能上电的顺序不尽相同。其中应用较广的使能上电是直接利用电源上电的分压得到的，其好处是可避免多加一个外接电源，但电源电压输入范围较宽时，分压可能不再适用；其次，许多使能电路没有迟滞功能或着迟滞不受控，这样可能造成阈值附近处的使能振荡，损坏芯片。

再者，随着芯片功能越来越复杂，集成度越来越高，体积也越来越小，而电源依次上电或掉电的特殊逻辑的实现一般都是靠传统的功能模块端口进行数字编程，其面积很大，造成了不必要的资源浪费。

发明内容

为了解决上述技术问题，本发明提供了一种时序控制电路，可以在实现上电复位和掉电复位的时序控制的同时，有效减小其在芯片中的占用面积。

本发明提供的一种时序控制电路，具有至少两条传输路径，其中，该至少两条传输路径包括：

第一传输路径，包括：

第一触发器，用以提供第一时序信号；

第一置位模块，输出端连接该第一触发器的置位端，具有接收使能信号的第一输入端与接收前述第一时序信号的翻转信号的第二输入端；

第一复位模块，输出端连接该第一触发器的复位端，具有接收第二时序信号的第三输入端与接收前述第一时序信号的翻转信号的第四输入端；

第二传输路径，包括：

第二触发器，用以提供前述第二时序信号；

第二置位模块，输出端连接该第二触发器的置位端，具有接收前述第一时序信号的第五输入端与接收前述第二时序信号的翻转信号的第六输入端；

第二复位模块，输出端连接该第二触发器的复位端，具有接收第三时序信号的第七输入端与接收前述第二时序信号的翻转信号的第八输入端；

第三传输路径，包括：

第三触发器，用以提供前述第三时序信号；

第三置位模块，输出端连接该第三触发器的置位端，具有接收前述第二时序信号的第九输入端与接收前述第三时序信号的翻转信号的第十输入端；

第三复位模块，输出端连接该第三触发器的复位端，具有接收前述使能信号的翻转信号的第十一输入端与接收前述第三时序信号的翻转信号的第十二输入端；

该时序控制电路根据前述使能信号控制该至少两条传输路径进行时序上电和时序掉电。

优选地，该第一传输路径还包括：

第一反相器，输入端连接前述第一触发器的输出端，用以提供前述第一时序信号的翻转信号。

优选地，该第二传输路径还包括：

第二反相器，输入端连接前述第二触发器的输出端，用以提供前述第二时序信号的翻转信号。

优选地，该第三传输路径还包括：

第三反相器，输入端连接前述第三触发器的输出端，用以提供前述第三时序信号的翻转信号。

优选地，前述第一置位模块包括：

第一与非门，输入端分别接入前述使能信号和前述第一时序信号的翻转信号；

第一或非门，输入端与该第一与非门的输出端连接，并根据该第一与非门的输出信号与上电复位信号的逻辑判断结果，生成第一电平信号；

第四触发器，复位端接入第一时钟信号，置位端与该第一或非门的输出端连接，接入前述第一电平信号；

第一延迟单元，连接于前述第四触发器与第一触发器之间，用于为该第一触发器提供第一置位信号，以及根据第四触发器的输出结果对该第一触发器进行延时处理。

优选地，前述第一复位模块包括：

第五触发器，置位端与前述第二触发器的输出端连接，第一复位端连接前述第一反相器的输出端，第二复位端接入前述上电复位信号；

第四反相器，输入端连接该第五触发器的输出端，用以获得该第五触发器的输出结果的翻转信号；

第二与非门，输入端分别接入该第四反相器的输出结果和前述使能信号；

第六触发器，复位端接入第二时钟信号，置位端连接前述第二与非门的输出端；

第二延迟单元，连接于前述第一触发器与该第六触发器之间，用于为前述第一触发器提供第一复位信号，以及根据该第六触发器的输出结果对前述第一触发器进行延时处理。

优选地，前述第一延迟单元和/或前述第二延迟单元为多个反相器级联组成的延迟模块。

优选地，前述第一延迟单元为多个反相器级联组成的第一延迟模块，

并且，前述第二延迟单元包括：

多个反相器级联组成的第二延迟模块；

多个反相器级联组成的第三延迟模块，该第二延迟模块和第三延迟模块的延迟时间不同，以及

选择开关，分别与该第二延迟模块的输出端和第三延迟模块的输出端连接，在前述第五触发器输出结果的翻转信号控制下，选择该第二延迟模块和第三延迟模块其中之一的处理结果作为前述第一复位信号。

优选地，前述第一触发器的复位端还接入有前述上电复位信号，前述第一触发器根据前述上电复位信号和前述第一复位信号的其中之一进行复位。

优选地，前述第一触发器、第二触发器、第三触发器和第五触发器的其中任一为RS触发器，

且前述第四触发器和第六触发器的其中任一为D触发器。

本发明的有益效果是：本发明提供的一种时序控制电路至少包括：连接有第一触发器的第一传输路径、连接有第二触发器的第二传输路径和连接有三触发器的第三传输路径，每一传输路径在上电时利用各自路径上触发器的置位端连接的置位模块提供置位信号，在掉电时利用该触发器复位端连接的复位模块提供复位信号，以对应提供第一时序信号(和该第一时序信号的翻转信号)、第二时序信号(和该第二时序信号的翻转信号)以及第三时序信号(和该第三时序信号的翻转信号)，该时序控制电路能根据使能信号实现控制该第一至第三传输路径进行时序上电和时序掉电的功能；

同时，该时序控制电路利用前一传输路径的输出时序信号提供至当前传输路径的输出时序信号的建立，而当前建立完成的时序信号又参与下一传输路径输出时序信号的建立，以此实现了在相邻传输路径之间的累计计时功能；

此外，该时序控制电路结构简单，其中的各个逻辑元件均可利用金属氧化物半导体场效应晶体管(简称MOS管)集成，通过集成设计，能有效减小该时序控制电路在芯片中的占用面积，提高芯片的集成度和功能性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出本公开实施例提供的一种时序控制电路的结构示意图；

图2示出图1所示时序控制电路中第一路径的电路示意图；

图3示出图1所示的时序控制电路在第一实施方式中各个信号的时序图；

图4示出图1所示的时序控制电路在第二实施方式中各个信号的时序图；

图5示出图1所示的时序控制电路在第三实施方式中各个信号的时序图；

图6示出图1所示的时序控制电路在第四实施方式中各个信号的时序图；

图7示出图1所示的时序控制电路在第五实施方式中各个信号的时序图；

图8示出图1所示的时序控制电路在第六实施方式中各个信号的时序图。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。下文在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

下面，参照附图对本公开进行详细说明。

图1示出本公开实施例提供的一种时序控制电路的结构示意图，图2示出图1所示时序控制电路中第一路径的电路示意图。

参考图1，根据本公开实施例提供的一种时序控制电路10具有至少两条传输路径，在本实施例中，该至少两条传输路径包括但不限于：第一传输路径(未示出)、第二传输路径(未示出)和第三传输路径(未示出)，其中，该第一传输路径包括：

第一触发器130，用以提供第一时序信号F-1；

第一置位模块110，该第一置位模块110的输出端连接该第一触发器130的置位端S，具有接收使能信号EN的第一输入端与接收第一时序信号F-1的翻转信号F-1B的第二输入端；

第一复位模块120，该第一复位模块120的输出端连接该第一触发器130的复位端R2，具有接收第二时序信号F-2的第三输入端与接收第一时序信号F-1的翻转信号F-1B的第四输入端；

进一步的，在本实施例中该第一触发器130的复位端R1还接入有上电复位信号POR，该第一触发器130根据该上电复位信号POR和第一复位模块120提供的第一复位信号的其中之一进行复位，且在本实施例中，该上电复位信号POR可以为根据芯片内部使能信号EN获得的，也可以为芯片外部电路提供，在此不作限制。

该第二传输路径包括：

第二触发器230，用以提供前述第二时序信号F-2；

第二置位模块210，该第二置位模块210的输出端连接该第二触发器230的置位端，具有接收第一时序信号F-1的第五输入端与接收第二时序信号F-2的翻转信号F-2B的第六输入端；

第二复位模块220，该第二复位模块220的输出端连接该第二触发器230的复位端，具有接收第三时序信号F-3的第七输入端与接收该第二时序信号F-2的翻转信号F-2B的第八输入端；

第三传输路径，包括：

第三触发器330，用以提供前述第三时序信号F-3；

第三置位模块310，该第三置位模块310的输出端连接该第三触发器330的置位端，具有接收第二时序信号F-2的第九输入端与接收该第三时序信号F-3的翻转信号F-3B的第十输入端；

第三复位模块320，该第三复位模块320的输出端连接该第三触发器330的复位端，具有接收使能信号EN的翻转信号的第十一输入端与接收该第三时序信号F-3的翻转信号F-3B的第十二输入端；

该时序控制电路10根据前述使能信号EN能控制该至少两条传输路径进行时序上电和时序掉电。

进一步的，该第一传输路径还包括：

第一反相器140，该第一反相器140的输入端连接第一触发器130的输出端，用以提供前述的第一时序信号F-1的翻转信号F-1B。

进一步的，该第二传输路径还包括：

第二反相器240，该第二反相器240的输入端连接第二触发器230的输出端，用以提供前述的第二时序信号F-2的翻转信号F-2B。

进一步的，该第三传输路径还包括：

第三反相器340，该第三反相器340的输入端连接第三触发器330的输出端，用以提供前述的第三时序信号F-3的翻转信号F-3B。

在本实施例中，每一传输路径在上电时利用各自路径上触发器的置位端连接的置位模块提供置位信号，在掉电时利用该触发器复位端连接的复位模块提供复位信号，以对应在第一传输路径、第二传输路径和第三传输路径的输出端提供第一时序信号F-1(和该第一时序信号F-1的翻转信号F-1B)、第二时序信号F-2(和该第二时序信号F-2的翻转信号F-2B)以及第三时序信号F-3(和该第三时序信号F-3的翻转信号F-3B)，该时序控制电路10能根据使能信号EN实现控制该第一至第三传输路径进行时序上电和时序掉电的功能。

结合图2，本实施例中是以第一传输路径为例进行的说明，第二传输路径和第三传输路径均与该第一传输路径的电路结构类似，一部分是在逻辑控制输出的时钟脉冲的延迟不同，因该部分逻辑较多且本领域普通技术人员可参照下文中各实施方式对应的时序图，以现有技术中公开的技术方案来实现，故在此不做一一举例说明。

如图2所示，该第一置位模块110包括：第一与非门111、第一或非门112、第四触发器113和第一延迟单元114。

具体的，该第一与非门111的两个输入端分别接入前述的使能信号EN和前述的第一时序信号F-1的翻转信号F-1B；

该第一或非门112输入端与第一与非门111的输出端连接，并根据第一与非门111的输出信号与上电复位信号POR的逻辑判断结果，生成第一电平信号(未示出)；

该第四触发器113的复位端接入第一时钟信号CLK1，用于逻辑控制该第四触发器113清零，置位端D与该第一或非门112的输出端连接，接入前述的第一电平信号；

该第一延迟单元114连接于第四触发器113与第一触发器130之间，用于为该第一触发器130提供第一置位信号，以及根据第四触发器113的输出结果对该第一触发器130进行延时处理。

进一步的，本实施例中的第一复位模块120包括：第五触发器121、第四反相器122、第二与非门123、第六触发器124和第二延迟单元125。

具体的，该第五触发器121的置位端S与第二触发器230的输出端连接，接入第二时序信号F-2，第一复位端R1连接前述第一反相器140的输出端，用以获取第一时序信号F-1的翻转信号F-1B，第二复位端R2接入前述上电复位信号POR；

该第四反相器122的输入端连接该第五触发器121的输出端，用以获得该第五触发器121的输出结果的翻转信号F-1A；

该第二与非门123的两个输入端分别接入该第四反相器122的输出结果和前述使能信号EN；

该第六触发器124的复位端接入第二时钟信号CLK2，用于逻辑控制该第六触发器124清零，置位端D连接前述第二与非门123的输出端；

该第二延迟单元125连接于前述第一触发器130与该第六触发器124之间，用于为该第一触发器130提供第一复位信号，以及根据该第六触发器124的输出结果对该第一触发器130进行延时处理。

在本实施例的一种实施方式中，前述第一延迟单元114和/或第二延迟单元125为多个反相器级联组成的延迟模块。

在本实施例的另一优选实施方式中，前述第一延迟单元114为多个反相器级联组成的第一延迟模块1141，

并且前述第二延迟单元125包括：多个反相器级联组成的第二延迟模块1251、多个反相器级联组成的第三延迟模块1252，以及选择开关1253，如图2所示，该第二延迟模块1251和第三延迟模块1252的延迟时间不同，且该选择开关1253分别与该第二延迟模块1251的输出端和第三延迟模块1252的输出端连接，在前述第五触发器121输出结果的翻转信号F-1A的控制下，选择该第二延迟模块1251和第三延迟模块1252其中之一的处理结果作为前述第一复位信号。

在本实施例中，例如第一延迟模块1141可将第四触发器113输出电平延迟5个时钟脉冲(clk)输出，第二延迟模块1251可将第六触发器124的输出电平延迟5个clk输出，第三延迟模块1252可将第六触发器124的输出电平延迟4个clk输出，且上述中各个延迟模块的时钟延迟是通过时钟叠加产生，延迟时间在此不唯一，可根据实际芯片中的应用需求进行设定，在本实施例中仅以上述示例数据对本公开实施例做说明介绍。

进一步的，前述中的第一触发器130、第二触发器230、第三触发器330和第五触发器121的其中任一为RS触发器，且第四触发器114和第六触发器124的其中任一为D触发器。

图3～图8分别示出本公开实施例中的时序控制电路10在不同实施方式中对应使能信号EN输出的各个时序信号的测试波形结果。

对应图3中的使能信号EN，在t1时刻，芯片指示上电，第一传输路径提供的第一时序信号F-1相较于使能信号EN的上升沿延迟到t2时刻触发(例如延迟5个clk的时间，即t2-t1＝5*clk)，结合前文所述示例以此类推，第二传输路径提供的第二时序信号F-2相较于第一时序信号F-1的上升沿延迟到t3时刻触发(例如延迟4个clk的时间，即t3-t2＝4*clk)，第三传输路径提供的第三时序信号F-3相较于第二时序信号F-2的上升沿延迟到t4时刻触发(例如延迟4个clk的时间，即t4-t3＝4*clk)；在t5时刻，芯片指示掉电，第三传输路径提供的第三时序信号F-3相较于使能信号EN的下降沿延迟到t6时刻触发(例如延迟5个clk的时间，即t6-t5＝5*clk)，结合前文所述示例以此类推，第二传输路径提供的第二时序信号F-2相较于第三时序信号F-3的下降沿延迟到t7时刻触发(例如延迟4个clk的时间，即t7-t6＝4*clk)，第一传输路径提供的第一时序信号F-1相较于第二时序信号F-2的下降沿延迟到t8时刻触发(例如延迟4个clk的时间，即t8-t7＝4*clk)，以此通过该时序控制电路10实现基本电源(芯片)的时序上电(上电顺序是第一时序信号F-1～第二时序信号F-2～第三时序信号F-3)和时序掉电(掉电顺序是第三时序信号F-3～第二时序信号F-2～第一时序信号F-1)功能。

同时，该时序控制电路10利用第一传输路径输出的第一时序信号F-1提供至第二传输路径的输入端，参与第二时序信号F-2的建立，而建立完成后的第二时序信号F-2又参与第三传输路径输出的第三时序信号F-3的建立，利用延迟时间的建立和使能信号EN误动作时间的累积，实现了在相邻传输路径之间的累计计时功能。

以图5为例(图4情况与之类似)，在t3时刻，第二时序信号F-2变为高电平后，开始计时高电平时间，经过4*clk后来到t4时刻，第三时序信号F-3变为高电平，则t3到t4这段期间有个累计计时功能，因为这段时间使能信号EN为高电平，当有低电平脉冲时间段tL(误动作时间)存在时，只要低电平脉冲时间段tL没达到第二时序信号F-2再次翻转(由高电平转为低电平)的时间(5*clk)，就能实现前述的时序上电功能的同时实现累计计时功能，且该第二时序信号F-2变为高电平到第三时序信号F-3变为高电平的时间为t4-t3＝4*clk+tL。

上电时因为是第一时序信号F-1先上电，第二时序信号F-2到第三时序信号F-3再依次上电，故累计计时功能可应用在第一传输路径的输出端和第二传输路径的输出端之间，以及第二传输路径的输出端和第三传输路径的输出端之间，具体的，发生在t2到t3时间段和t3到t4时间段；掉电时因为是第三时序信号F-3先掉电，第二时序信号F-2到第一时序信号F-1再依次掉电，故累计计时功能可应用在第三传输路径的输出端和第二传输路径的输出端之间，以及第二传输路径的输出端和第一传输路径的输出端之间，具体的，发生在t6到t7时间段和t7到t8时间段。

参考图6，在该使能信号EN的时序控制下在实现上述功能的同时，区别于图5所示，使能信号EN在低电平指示第二时序信号F-2掉电后第一时序信号F-1还未到达触发时间前的t5时刻，该使能信号EN就转为了高电平，开始上电，而第一时序信号F-1上电完成后始终处于高电平状态，第二时序信号F-2相较于使能信号EN在t5时刻的上升沿延迟到t6时刻触发(例如延迟4个clk的时间，即t6-t5-tL＝4*clk，其中tL代表这段时间内误动作的低电平时间，类似的，在图5中t3到t4的时间段内使能信号EN的误动作时间为tL)，以此利用逻辑控制实现部分时序信号的时序上电和时序掉电功能，使该时序控制电路10实现对使能上电时序、掉电时序及延迟时间的精确控制，同时在一定程度上也实现了对使能信号误动作的容错功能，保证了芯片的稳定性，可实现该时序控制电路10在芯片应用中的特殊功能需求。

参考图7和图8，该时序控制电路10在上电时，相较于使能信号EN在t1时刻的上升沿，第一时序信号F-1的延迟触发时间(例如设为t2-t1＝5*clk)比后面依次上电的第二时序信号F-2的延迟触发时间(例如设为t3-t2＝4*clk)以及第三时序信号F-3的延迟触发时间的时间间隔都要长；掉电时使能信号EN与第三时序信号F-3的延迟触发时间例如为5*clk，后面的依次掉电的第二时序信号F-2的延迟触发时间和第三时序信号F-3的延迟触发时间例如均为4*clk，如果第三时序信号F-3没有翻转上电就开始时序掉电，那么相较于t4时刻使能信号EN的下降沿，第二时序信号F-2的延迟触发时间为t5-t4＝5*clk，后面依次上电的第一时序信号F-1的延迟触发时间为t6-t5＝4*clk，如图7所示；如果第二时序信号F-2没有翻转上电就开始时序掉电，相较于t3时刻使能信号EN的下降沿，第一时序信号F-1的延迟触发时间为t4-t3＝5*clk，如图8所示。

在本实施例中，该时序控制电路10利用RS触发器(第一触发器130、第二触发器230、第三触发器330和第五触发器121)的特性，上电时利用触发器的置位端S，掉电时利用RS触发器的复位端(R1和R2)。具体在上电时使能信号EN为高电平状态，只有RS触发器的置位端(R2连接的置位模块)工作，后一个时序信号(如第二时序信号F-2)只有在前一个时序信号(如第一时序信号F-1)建立好后才会工作，掉电时使能信号EN为低电平状态，只有RS触发器的复位端(连接的复位模块)工作，因为存在掉电时有的传输路径输出还未翻转的情况，所以时序掉电时不需要前一个时序信号是否已翻转，每个复位端的工作都可以独立进行，使该时序控制电路10实现时序上电和时序掉电功能的同时，确保了芯片断电的灵活性及可靠性。

综上所述，本公开实施例提供的时序控制电路10至少包括：连接有第一触发器130的第一传输路径、连接有第二触发器230的第二传输路径和连接有三触发器330的第三传输路径，每一传输路径在上电时利用各自路径上RS触发器的置位端S连接的置位模块提供置位信号，在掉电时利用该触发器复位端R2连接的复位模块提供复位信号，通过逻辑电路设计以对应提供第一时序信号F-1(和该第一时序信号F-1的翻转信号F-1B)、第二时序信号F-2(和该第二时序信号F-2的翻转信号F-2B)以及第三时序信号F-3(和该第三时序信号的翻转信号F-3B)，该时序控制电路10能根据使能信号EN实现控制该第一至第三传输路径进行时序上电和时序掉电的功能；

同时，该时序控制电路利用前一传输路径输出的时序信号提供至当前传输路径输出的时序信号的建立，而当前建立完成的时序信号又参与下一传输路径输出的时序信号的建立，以此实现了在相邻传输路径之间的累计计时功能；

此外，该时序控制电路10结构简单，其中的各个逻辑元件均可利用金属氧化物半导体场效应晶体管(简称MOS管)集成，关断电流小，静态功耗小，具有很高的工艺灵活性及可靠性，通过集成电路设计，能有效减小该时序控制电路10在芯片中的占用面积，提高芯片的集成度和功能性。

应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种时序控制电路，具有至少两条传输路径，其中，所述至少两条传输路径包括：

第一传输路径，包括：

第一触发器，用以提供第一时序信号；

第一置位模块，输出端连接所述第一触发器的置位端，具有接收使能信号的第一输入端与接收所述第一时序信号的翻转信号的第二输入端；

第一复位模块，输出端连接所述第一触发器的复位端，具有接收第二时序信号的第三输入端与接收所述第一时序信号的翻转信号的第四输入端；

第二传输路径，包括：

第二触发器，用以提供所述第二时序信号；

第二置位模块，输出端连接所述第二触发器的置位端，具有接收所述第一时序信号的第五输入端与接收所述第二时序信号的翻转信号的第六输入端；

第二复位模块，输出端连接所述第二触发器的复位端，具有接收第三时序信号的第七输入端与接收所述第二时序信号的翻转信号的第八输入端；

第三传输路径，包括：

第三触发器，用以提供所述第三时序信号；

第三置位模块，输出端连接所述第三触发器的置位端，具有接收所述第二时序信号的第九输入端与接收所述第三时序信号的翻转信号的第十输入端；

第三复位模块，输出端连接所述第三触发器的复位端，具有接收所述使能信号的翻转信号的第十一输入端与接收所述第三时序信号的翻转信号的第十二输入端；

所述时序控制电路根据所述使能信号控制所述至少两条传输路径进行时序上电和时序掉电。

2.根据权利要求1所述的时序控制电路，其中，所述第一传输路径还包括：

第一反相器，输入端连接所述第一触发器的输出端，用以提供所述第一时序信号的翻转信号。

3.根据权利要求1所述的时序控制电路，其中，所述第二传输路径还包括：

第二反相器，输入端连接所述第二触发器的输出端，用以提供所述第二时序信号的翻转信号。

4.根据权利要求1所述的时序控制电路，其中，所述第三传输路径还包括：

第三反相器，输入端连接所述第三触发器的输出端，用以提供所述第三时序信号的翻转信号。

5.根据权利要求2所述的时序控制电路，其中，所述第一置位模块包括：

第一与非门，输入端分别接入所述使能信号和所述第一时序信号的翻转信号；

第一或非门，输入端与所述第一与非门的输出端连接，并根据所述第一与非门的输出信号与上电复位信号的逻辑判断结果，生成第一电平信号；

第四触发器，复位端接入第一时钟信号，置位端与所述第一或非门的输出端连接，接入所述第一电平信号；

第一延迟单元，连接于所述第四触发器与所述第一触发器之间，用于为所述第一触发器提供第一置位信号，以及根据所述第四触发器的输出结果对所述第一触发器进行延时处理。

6.根据权利要求5所述的时序控制电路，其中，所述第一复位模块包括：

第五触发器，置位端与所述第二触发器的输出端连接，第一复位端连接所述第一反相器的输出端，第二复位端接入所述上电复位信号；

第四反相器，输入端连接所述第五触发器的输出端，用以获得所述第五触发器的输出结果的翻转信号；

第二与非门，输入端分别接入所述第四反相器的输出结果和所述使能信号；

第六触发器，复位端接入第二时钟信号，置位端连接所述第二与非门的输出端；

第二延迟单元，连接于所述第一触发器与所述第六触发器之间，用于为所述第一触发器提供第一复位信号，以及根据所述第六触发器的输出结果对所述第一触发器进行延时处理。

7.根据权利要求6所述的时序控制电路，其中，所述第一延迟单元和/或所述第二延迟单元为多个反相器级联组成的延迟模块。

8.根据权利要求6所述的时序控制电路，其中，所述第一延迟单元为多个反相器级联组成的第一延迟模块，

并且，所述第二延迟单元包括：

多个反相器级联组成的第二延迟模块；

多个反相器级联组成的第三延迟模块，所述第二延迟模块和第三延迟模块的延迟时间不同，以及

选择开关，分别与所述第二延迟模块的输出端和所述第三延迟模块的输出端连接，在所述第五触发器输出结果的翻转信号控制下，选择所述第二延迟模块和第三延迟模块其中之一的处理结果作为所述第一复位信号。

9.根据权利要求8所述的时序控制电路，其中，所述第一触发器的复位端还接入有所述上电复位信号，所述第一触发器根据所述上电复位信号和所述第一复位信号的其中之一进行复位。

10.根据权利要求9所述的时序控制电路，其中，所述第一触发器、第二触发器、第三触发器和第五触发器的其中任一为RS触发器，

且所述第四触发器和第六触发器的其中任一为D触发器。

Images