CN114236366A - 支持乱序成品测试的芯片及测试方法 - Google Patents
支持乱序成品测试的芯片及测试方法 Download PDFInfo
- Publication number
- CN114236366A CN114236366A CN202111549917.3A CN202111549917A CN114236366A CN 114236366 A CN114236366 A CN 114236366A CN 202111549917 A CN202111549917 A CN 202111549917A CN 114236366 A CN114236366 A CN 114236366A
- Authority
- CN
- China
- Prior art keywords
- circuit module
- data
- finished product
- chip
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 242
- 238000010998 test method Methods 0.000 title claims abstract description 9
- 230000003044 adaptive effect Effects 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 31
- 101150110971 CIN7 gene Proteins 0.000 claims description 9
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 9
- 101100508840 Daucus carota INV3 gene Proteins 0.000 claims description 9
- 101150110298 INV1 gene Proteins 0.000 claims description 9
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 9
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 101001116668 Homo sapiens Prefoldin subunit 3 Proteins 0.000 claims description 4
- 102100024884 Prefoldin subunit 3 Human genes 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 239000000047 product Substances 0.000 description 137
- 238000013500 data storage Methods 0.000 description 6
- 101150070189 CIN3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/31853—Test of registers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明涉及一种芯片及测试方法，尤其是一种支持乱序成品测试的芯片及测试方法。按照本发明提供的技术方案，所述支持乱序成品测试的芯片，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。本发明能有效支持乱序测试，提高测试的效率，降低测试成本，安全可靠。
Description
技术领域
本发明涉及一种芯片及测试方法，尤其是一种支持乱序成品测试的芯片及测试方法。
背景技术
芯片的生产过程中需要经过多次测试，其中，主要的两个测试节点是晶圆生产结束后的晶圆测试和封装完成后的最终测试(也称作成品测试)。每一测试环节中，可能需要在不同测试机台提供的不同测试条件下分别进行多次测试，例如为了减少改变测试温度所需要的等待时间，通常在不同的测试机台分别进行不同温度条件下的测试。
由于可以对一整片晶圆上所有芯片同时改变测试条件，并且不同芯片的测试数据可以根据芯片在晶圆上确定的坐标位置进行记录，便于将不同测试机台得到的测试结果建立联系并进行整体数据分析，因此，晶圆测试的难度和成本相对较低。
成品测试不同于晶圆测试，芯片已经通过封装成为一颗颗无序的独立个体，若要将不同机台分别测试得到的数据建立起联系，只能将芯片按照既定的先后顺序在不同的测试机台之间依次进行测试及转移，这样需要额外的自动化转移设备并且会极大地增加测试时间。对于芯片的温度等特性参数，一般需要将多机台测试数据进行综合计算和对比分析，成品测试的效率极低并且所需的设备成本和时间成本极高。
为了提高芯片成品测试的效率，并且降低测试成本，急需对芯片和测试方法进行改进，以适应某些参数必须进行乱序测试的需求。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种支持乱序成品测试的芯片及测试方法，其能有效支持乱序测试，提高测试的效率，降低测试成本，安全可靠。
按照本发明提供的技术方案，所述支持乱序成品测试的芯片，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；
对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。
所述成品测试数据串行写入可读写电路模块内，且可读写电路模块内写入并锁存的成品测试数据通过串行读取输出。
还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块的使能端与可读写电路模块的读写电路输出端连接；
通过可读写电路模块读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块处于关闭使能状态。
所述可读写电路模块包括逻辑输入检测单元、移位寄存器、数据锁存阵列以及逻辑运算单元；
逻辑输入检测单元的输入端与芯片主电路模块的任一输入端口连接，逻辑输入检测单元的移位控制输出端与移位寄存器的时钟端连接，逻辑输入检测单元的锁存控制输出端与数据锁存阵列内的数据锁存控制端连接，移位寄存器的数据移位输出端与数据锁存阵列的数据锁存片选信号端以及逻辑运算单元的逻辑运算片选信号端适配连接，数据锁存阵列的数据锁存输出端与逻辑运算单元的逻辑运算输入端适配连接，逻辑运算单元的输出端与数据读取状态开关S1的控制端以及芯片主电路模块的使能端连接；
逻辑输入检测单元根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列相应的数据锁存单元内；
对数据锁存阵列内锁存的成品测试数据读取时，逻辑运算单元根据移位寄存器数据移位输出端输出的寄存片选信号将数据锁存阵列内相应的成品测试子数据运算后串行读出。
所述逻辑输入检测单元包括移位控制信号产生部以及锁存控制信号产生部；
移位控制信号Y1为高电平有效时，移位控制信号产生部包括PMOS管PM1、NMOS管NM2以及反相器INV1，所述PMOS管PM1的源极端接电压VDD，PMOS管PM1的栅极端接偏置电压VBP1，PMOS管PM1的漏极端与反相器INV1的输入端以及NMOS管NM2的漏极端连接，NMOS管NM2的栅极端接GND，反相器INV1的输出端形成移位控制输出端；NMOS管NM2的源极端接收输入信号IN，输入信号IN为低于GND电位的脉冲时，通过移位控制输出端输出高电平的移位控制信号Y1。
锁存控制信号Y2为高电平有效时，所述锁存控制信号产生部包括PMOS管PM2、NMOS管NM1、反相器INV2以及反相器INV3，其中，PMOS管PM2的源极端接收输入信号IN，PMOS管PM2的栅极端接电压VDD，PMOS管PM2的漏极端与NMOS管NM1的漏极端、反相器INV2的输入端连接，NMOS管NM1的栅极端接偏置电压VBN1，NMOS管NM1的源极端接地，反相器INV2的输出端与反相器INV3的输入端连接，反相器INV3的输出端形成锁存控制输出端；输入信号IN为高于VDD电位的脉冲时，通过锁存控制输出端输出高电平的锁存控制信号Y2。
所述数据锁存阵列包括若干相互独立且呈阵列分布的数据锁存单元，所述数据锁存单元包括熔丝Fuse，所述熔丝Fuse的一端与电压VDD连接，熔丝Fuse的另一端与NMOS管NM3、电流源Iread的一端以及反相器INV4的输入端连接；
NMOS管NM3的源极端以及电流源Iread的接地端均接GND，NMOS管NM3的栅极端接与门U1的输出端连接，与门U1的输入端接锁存控制信号Y2以及移位寄存器的寄存片选信号；通过反相器INV4的输出端形成数据锁存单元的数据锁存状态输出端。
一种支持乱序成品测试的芯片的测试方法，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；
对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。
还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块的使能端与可读写电路模块的输出端Y连接；
通过可读写电路模块读写电路输出端Y输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块处于关闭使能状态。
所述可读写电路模块包括逻辑输入检测单元、移位寄存器、数据锁存阵列以及逻辑运算单元；
逻辑输入检测单元的输入端与芯片主电路模块的任一输入端口连接，逻辑输入检测单元的移位控制输出端与移位寄存器的时钟端连接，逻辑输入检测单元的锁存控制输出端与数据锁存阵列内的数据锁存控制端连接，移位寄存器的数据移位输出端与数据锁存阵列的数据锁存片选信号端以及逻辑运算单元的逻辑运算片选信号端适配连接，数据锁存阵列的数据锁存输出端与逻辑运算单元的逻辑运算输入端适配连接，逻辑运算单元的输出端与数据读取状态开关S1的控制端以及芯片主电路模块的使能端连接；
逻辑输入检测单元根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列相应的数据锁存单元内；
对数据锁存阵列内锁存的成品测试数据读取时，逻辑运算单元根据移位寄存器数据移位输出端输出的寄存片选信号将数据锁存阵列内相应的成品测试子数据运算后串行读出。
本发明的优点：可读写电路模块与芯片主电路模块适配连接，利用芯片主电路模块实现成品芯片的功能与作用，利用可读写电路模块能锁存一次或多次的成品测试数据，通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理，即能有效支持乱序测试，提高测试的效率，降低测试成本。
附图说明
图1为本发明的结构框图。
图2为现有成品测试的流程图。
图3为本发明成品测试的流程图。
图4为本发明逻辑输入检测单元的电路原理图。
图5为本发明逻辑输入检测单元工作时的信号示意图。
图6为本发明数据锁存单元的电路原理图。
附图标记说明：1-成品芯片、2-芯片主电路模块、3-可读写电路模块、4-逻辑输入检测单元、5-移位寄存器、6-数据锁存阵列、7-逻辑运算单元。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了能有效支持乱序测试，提高测试的效率，降低测试成本，本发明的成品芯片1包括芯片主电路模块2，还包括至少一个可读写电路模块3，所述可读写电路模块3与芯片主电路模块2适配连接；
对芯片主电路模块2进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块3内，且通过芯片主电路模块2的输出端OUT能读取得到可读写电路模块3内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块2成品测试时的当前成品测试数据进行所需的测试处理。
具体地，成品芯片1包括芯片主电路模块2以及可读写电路模块3，其中，利用芯片主电路模块2用于实现成品芯片1的功能，即芯片主电路模块2可以采用现有成品芯片1的形式，芯片主电路模块2的具体形式以及作用与现有相一致，为本技术领域人员所熟知，此处不再赘述。本发明实施例中，在成品芯片1内增加可读写电路模块3，一般地，通过本技术领域常用的技术手段将可读写电路模块3设置为功能不可见，从而不会影响芯片主电路模块2的工作，即不会影响成品芯片1的功能以及工作。
本发明实施例中，对成品芯片1进行成品测试时，即对芯片主电路模块2进行成品测试，具体成品测试的类型以及过程可与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。在设置可读写电路模块3后，可读写电路模块3与芯片主电路模块2适配连接，可读写电路模块3具备数据存储能力。
由上述说明可知，对芯片主电路模块2进测试时，即需要利用新的测试机台或更改测试条件对成品芯片1进行再次测试时，对芯片主电路模块2进行多次成品测试的类型以及过程可根据实际需要选择，为本技术领域人员所熟知，此处不再赘述。
利用测试机台等方式对芯片主电路模块2进行所需的成品测试时，可以将成品测试数据存储在可读写电路模块3，利用可读写电路模块3可存储一次成品测试的成品测试数据或将多次成品测试时的多个成品测试数据分别存储在可读写电路模块3内。成品测试数据能锁存在可读写电路模块3内，即在测试后等情况下，写入可读写电路模块3内的成品测试数据不会丢失。即对芯片主电路模块2进行成品测试时，将所述成品测试的成品测试数据写入可读写电路模块3内，可读写电路模块3内存储的成品测试数据的数量与可读写电路模块3的存储能力，以及芯片主电路模块2实际成品测试次数的需求相关，如当需要对芯片主电路模块2进行两次成品测试时，则在第一次成品测试后，将第一次成品测试的成品测试数据存储在可读写电路模块3内；而当需要对芯片主电路模块2进行三次成品测试时，则需要将第一次成品测试后以及第二次成品测试后相应的成品测试数据均存储在可读写电路模块3内，具体将成品测试数据锁存在可读写电路模块3内的情况可以根据实际选择配置，此处不再赘述。
具体实施时，成品测试数据具体是指对成品芯片1测试后的测试结果数据。例如，对成品芯片1的温度系数测试，先在低温下得到第一次成品测试数据，然后将该数据串行写入可读写电路模块3中，再在高温下测试得到第二次的成品测试数据，然后串行读取可读写电路模块3中的第一次成品测试数据，从而就能计算得到两种温度条件下的测试数据差值。其中，高温、低温的具体温度数值与成品芯片1的类型以及具体测试要求等具体确定，为本技术领域人员所熟知，此处不再赘述。
如图2所示，为现有成品芯片1进行成品测试的流程图，图2中以对成品芯片1进行两次成品测试为例说明。具体地，在第一次成品测试后，需要导出第一次的成品测试数据。在第二次成品测试后，将第二次成品测试数据与导出的第一次成品测试数据进行所需的运算。因此，根据图2的流程图可知，需要将严格按照测试顺序才能保证成品芯片1测试的要求，否则，无法实现第一次成品测试数据与第二次成品测试数据的运算需求。具体实施时，所述运算处理，如某一电气参数在两种测试条件下的测试结果的差值，差值在一定范围内则可判定成品芯片1为良品芯片，否则，成品芯片1为不良品。具体运算处理的方式以及过程可以根据需要选择，为本技术领域人员所熟知，此处不再赘述。
本发明实施例中，第一次成品测试的成品测试数据可以写入可读写电路模块3内，从而在第二次成品测试数据后，通过芯片主电路模块2的输出端OUT能读取得到可读写电路模块3内相应锁存的第一次成品测试数据，在读取得到所需的成品测试数据后，将所读取的成品测试数据与对当前对芯片主电路模块2成品测试时的当前成品测试数据进行所需的测试处理，具体测试处理的方式以及过程与现有相一致，为本技术领域人员所熟知，此处不再赘述。如图3所示，为本发明进行成品测试的流程图，由于第一次成品测试数据已经存储在可读写电路模块3内，在第一次成品测试后，无需按照顺序存放或及时转移，更换测试条件或更换测试机台后，测试得到的第二次成品数据以及读取可读写电路模块3内第一次成品数据，即可方便实现所需的测试运算处理，从而能有效支持乱序测试，提高测试的效率，降低测试成本。
进一步地，所述成品测试数据串行写入可读写电路模块3内，且可读写电路模块3内写入并锁存的成品测试数据通过串行读取输出。本发明实施例中，成品测试数据通过串行方式写入可读写电路模块3内，并通过串行方式将成品测试数据读出，提高数据存取与读出的可靠性，满足后续对成品测试数据的运算处理。
进一步地，还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块2的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块2的使能端与可读写电路模块3的读写电路输出端连接；
通过可读写电路模块3读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块2处于关闭使能状态。
具体地，数据读取状态开关S1可以采用现有常用的可控形式，如采用MOSFET器件等，具体类型可以根据需要选择，此处不再赘述。当数据读取状态开关S1处于导通状态时，通过芯片主电路模块2的输出端OUT能得到低电平，而当数据读取状态开关S1处于关断状态时，则通过芯片主电路模块2的输出端OUT能得到一位于GND～VDD之间一确定的电压值，所述电压值的具体情况与具体的成品测试数据相关。当数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块2处于关闭使能状态，即关闭芯片主电路模块2通过输出端OUT的输出，避免影响对可读写电路模块3内成品测试数据的正确读取。当数据读取状态开关S1处于断开状态，芯片主电路模块2处于正常工作状态，即不会影响通过芯片主电路模块2的输出端OUT读取得到相应的电平值。
进一步地，所述可读写电路模块3包括逻辑输入检测单元4、移位寄存器5、数据锁存阵列6以及逻辑运算单元7；
逻辑输入检测单元4的输入端与芯片主电路模块2的任一输入端口连接，逻辑输入检测单元4的移位控制输出端与移位寄存器5的时钟端连接，逻辑输入检测单元4的锁存控制输出端与数据锁存阵列6内的数据锁存控制端连接，移位寄存器5的数据移位输出端与数据锁存阵列6的数据锁存片选信号端以及逻辑运算单元7的逻辑运算片选信号端适配连接，数据锁存阵列6的数据锁存输出端与逻辑运算单元7的逻辑运算输入端适配连接，逻辑运算单元7的输出端与数据读取状态开关S1的控制端以及芯片主电路模块2的使能端连接；
逻辑输入检测单元4根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器5数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列6相应的数据锁存单元内；
对数据锁存阵列6内锁存的成品测试数据读取时，逻辑运算单元7根据移位寄存器5数据移位输出端输出的寄存片选信号将数据锁存阵列6内相应的成品测试子数据运算后串行读出。
本发明实施例中，逻辑输入检测单元4接收加载的输入信号IN，通过输入信号IN能将成品测试数据输入到可读写电路模块3内。具体地，根据输入信号IN的具体情况，逻辑输入检测单元4能通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，其中，有效的移位控制信号Y1能驱动移位寄存器5数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列6相应的数据锁存单元内。
移位寄存器5可以采用现有常用的形式，移位寄存器5能实现N位寄存片选信号的移位，所述N的大小具体可以根据实际需要选择，以能满足对成品测试数据的存储为准，此处不再赘述。在初始状态下，移位寄存器5输出的寄存片选信号CS<1:N>默认为全0；当时钟端的CLK输入存在移位控制信号Y1第一次有效后，寄存片选信号CS<1>为1，其余为0；当时钟端CLK在移位控制信号Y1再次有效后，寄存片选信号CS<2>变为1，其余为0，其余情况以此类推，此处不再一一说明。移位寄存器5具体形式以及工作过程与现有相一致，为本技术领域人员所熟知，此处不再赘述。
对数据锁存阵列6，一般至少包括N个数据锁存单元，N个数据锁存单元呈阵列分布，N个数据锁存单元与移位寄存器5的N个寄存片选信号呈一一对应连接，同时，每个是数据锁存单元还均接收锁存控制信号Y2。对于任一数据锁存单元，当锁存控制信号Y2处于有效状态且所接收的寄存片选信号也同时为“1”时，则能实现将数据锁存在当前的数据锁存单元内。
对于逻辑运算单元7，所述逻辑运算单元7与移位寄存器5的N个寄存片选信号呈一一对应连接且与N个数据锁存单元的输出端对应连接，通过逻辑运算单元7的输出端形成读写电路输出端。根据N个寄存片选信号的依次移位，能将数据锁存阵列6内每个数据锁存单元的数据锁存状态读出。
如图3和图4所示，所述逻辑输入检测单元4包括移位控制信号产生部以及锁存控制信号产生部；
移位控制信号Y1为高电平有效时，移位控制信号产生部包括PMOS管PM1、NMOS管NM2以及反相器INV1，所述PMOS管PM1的源极端接电压VDD，PMOS管PM1的栅极端接偏置电压VBP1，PMOS管PM1的漏极端与反相器INV1的输入端以及NMOS管NM2的漏极端连接，NMOS管NM2的栅极端接GND，反相器INV1的输出端形成移位控制输出端；NMOS管NM2的源极端接收输入信号IN，输入信号IN为低于GND电位的脉冲时，通过移位控制输出端输出高电平的移位控制信号Y1。
进一步地，锁存控制信号Y2为高电平有效时，所述锁存控制信号产生部包括PMOS管PM2、NMOS管NM1、反相器INV2以及反相器INV3，其中，PMOS管PM2的源极端接收输入信号IN，PMOS管PM2的栅极端接电压VDD，PMOS管PM2的漏极端与NMOS管NM1的漏极端、反相器INV2的输入端连接，NMOS管NM1的栅极端接偏置电压VBN1，NMOS管NM1的源极端接地，反相器INV2的输出端与反相器INV3的输入端连接，反相器INV3的输出端形成锁存控制输出端；输入信号IN为高于VDD电位的脉冲时，通过锁存控制输出端输出高电平的锁存控制信号Y2。
本发明实施例中，输入信号IN的电位处于VDD～GND之间时，PMOS管PM1和NMOS管NM1导通，移位控制信号Y1和锁存控制信号Y2均为低电平。若输入信号IN为低于GND电位的脉冲，NMOS管NM2导通并且导通程度强于PMOS管PM1，移位控制信号Y1为一高电平脉冲，即此时移位控制信号Y1为有效状态。若输入信号IN为一个高于VDD电位的脉冲，PMOS管PM2导通并且导通程度强于NMOS管NM1，锁存控制信号Y2为一高电平脉冲，此时锁存控制信号Y2处于有效状态。偏置电压VBN1、偏置电压VBP1的具体大小可以根据需要选择，具体为本技术领域人员所熟知，此处不再赘述。
如图6所示，所述数据锁存阵列6包括若干相互独立且呈阵列分布的数据锁存单元，所述数据锁存单元包括熔丝Fuse，所述熔丝Fuse的一端与电压VDD连接，熔丝Fuse的另一端与NMOS管NM3、电流源Iread的一端以及反相器INV4的输入端连接；
NMOS管NM3的源极端以及电流源Iread的接地端均接GND，NMOS管NM3的栅极端接与门U1的输出端连接，与门U1的输入端接锁存控制信号Y2以及移位寄存器5的寄存片选信号；通过反相器INV4的输出端形成数据锁存单元的数据锁存状态输出端。
具体地，数据锁存阵列6至少包括N个数据锁存单元，图6中示出了数据锁存单元的一种具体情况。对图6中的数据锁存单元，初始状态下，熔丝Fuse的电阻极小(几十Ω量级)，熔丝Fuse两端的压降很小，熔丝Fuse的压降为Rfsue*Iread。此时，反相器INV4输入端为高电位，反相器INV4输出端的熔丝状态为低电平。电流源Iread所输出的电流大小可以根据需要选择，电流源Iread具体可以采用现有常用的形式，为本技术领域人员所熟知，此处不再赘述。图6中，与门U1接收的CS信号即为移位寄存器5相应的一寄存片选信号，与门U1接收的WRT信号即为锁存控制信号Y2。
当移位寄存器5输出的寄存片选信号CS为“1”(即选中所述数据锁存单元)，并且锁存控制信号Y2处于高电平的有效状态，则与门U1输出一高电平，在与门U1输出高电平的作用下，NMOS管NM1导通，熔丝Fuse瞬间流过大电流使得所述熔丝Fuse的电阻特性发生变化，熔丝Fuse的阻值上升至MΩ量级，熔丝Fuse两端的压降Rfsue*Iread变大，反相器INV4输入端为低电位，输出的熔丝状态为高电平。通过数据锁存单元实现了1bit的数据存储，因此，N个数据锁存单元组成的数据锁存阵列6可实现N bit数据的存储。具体实施时，一般利用一个数据锁存阵列6实现一次的成品测试数据的锁存，当需要锁存多次的成品测试数据时，则可以设置多个数据锁存阵列6，利用多个数据锁存阵列6实现多次成品测试数据锁存的方式为本技术领域人员所熟知，此处不再赘述。
具体实施时，根据成品测试数据的具体情况，能确定相应的输入信号IN的具体电平变化，即对于一确定的成品测试数据，能确定得到与所述成品测试数据相对应的输入信号IN，根据所确定的输入信号在数据锁存阵列6内得到N bit的成品测试数据，成品测试数据与输入信号IN的具体对应情况为本技术领域人员所熟知，以能将成品测试数据完整地写入数据锁存阵列6内为准，此处不再赘述。
具体实施时，随着输入信号IN的不断加载，能得到所需有效的移位控制信号Y1和锁存控制信号Y2，从而在移位寄存器5的作用下分别选中不同的数据锁存单元，从而能将成品测试子数据锁存在数据锁存阵列6相应的数据锁存单元。通过N bit的成品测试子数据能形成所需的成品测试数据。当然，数据锁存单元还可以其他的锁存形式，具体可以根据实际需要选择，此处不再赘述。
具体工作时，通过上述方式将一次成品测试数据写入数据锁存阵列6内后，将整个成品芯片1转移至新的测试机台或改变新的测试条件，成品芯片1整体重新上电，移位寄存器5所有的寄存片选信号重新被置零，数据锁存阵列6内存储的数据不会丢失，即被写过的数据锁存单元通过其内的反相器INV4的输出端数据存储信号Q为1，未被写过数据锁存单元通过其内的反相器INV4的输出端数据存储信号Q为0。
通过逻辑输入检测单元4重新触发输出有效的移位控制信号Y1，以驱动移位寄存器5的寄存片选信号进行依次移位，逻辑运算单元7根据N个寄存片选信号CS<1:N>和N个数据锁存单元分别输出的数据存储信号Q<1:N>按位进行运算得到逻辑运算输出值Y，具体地，逻辑运算输出值Y为：
Y＝CS<1>·Q<1>+CS<2>·Q<2>+…+CS<N>·Q<N>
上述逻辑运算输出值Y中，CS<1>为移位寄存器5第一位的寄存片选信号值，Q<1>为数据锁存阵列6内第一位的数据锁存单元相应的数据存储信号Q值，其余情况类推，此处不再一一列举说明。
根据上述逻辑运算输出值Y的表达式可知，当且仅当被片选中的数据锁存单元已经被烧写，逻辑运算输出值Y才为高电位1。当逻辑运算输出值Y为高电位“1”时，芯片主电路模块2的使能端在逻辑运算输出值Y驱动下进入关闭状态，数据读取状态开关S1导通，通过芯片主电路模块2的输出端OUT得到0电位。若被寄存片选信号选中的数据锁存单元未被烧写，逻辑运算输出值Y为低电平0，芯片主电路模块2输出端OUT由芯片主电路模块2控制，即为GND～VDD之间某一确定的电压值。
随着移位寄存器5的N个寄存片选信号不断移位，即可实现将数据锁存阵列6内所有数据锁存单元内锁存的成品测试子数据输出，即实现对数据锁存阵列6中存储成品测试数据的串行读取。
综上，可得本发明支持乱序成品测试的芯片的测试方法，包括芯片主电路模块2，还包括至少一个可读写电路模块3，所述可读写电路模块3与芯片主电路模块2适配连接；
对芯片主电路模块2进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块3内，且通过芯片主电路模块2的输出端OUT能读取得到可读写电路模块3内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块2成品测试时的当前成品测试数据进行所需的测试处理。
具体实施时，芯片主电路模块2以及可读写电路模块3配合情况，以及利用可读写电路模块3实现对芯片主电路模块2的乱序成品测试的测试方法均参考上述说明，此处不再赘述。
Claims (10)
1.一种支持乱序成品测试的芯片，包括芯片主电路模块(2)，其特征是：还包括至少一个可读写电路模块(3)，所述可读写电路模块(3)与芯片主电路模块(2)适配连接；
对芯片主电路模块(2)进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块(3)内，且通过芯片主电路模块(2)的输出端OUT能读取得到可读写电路模块(3)内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块(2)成品测试时的当前成品测试数据进行所需的测试处理。
2.根据权利要求1所述的支持乱序成品测试的芯片，其特征是：所述成品测试数据串行写入可读写电路模块(3)内，且可读写电路模块(3)内写入并锁存的成品测试数据通过串行读取输出。
3.根据权利要求1或2所述的支持乱序成品测试的芯片，其特征是：还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块(2)的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端与可读写电路模块(3)的读写电路输出端连接；
通过可读写电路模块(3)读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块(2)处于关闭使能状态。
4.根据权利要求3所述的支持乱序成品测试的芯片，其特征是：所述可读写电路模块(3)包括逻辑输入检测单元(4)、移位寄存器(5)、数据锁存阵列(6)以及逻辑运算单元(7)；
逻辑输入检测单元(4)的输入端与芯片主电路模块(2)的任一输入端口连接，逻辑输入检测单元(4)的移位控制输出端与移位寄存器(5)的时钟端连接，逻辑输入检测单元(4)的锁存控制输出端与数据锁存阵列(6)内的数据锁存控制端连接，移位寄存器(5)的数据移位输出端与数据锁存阵列(6)的数据锁存片选信号端以及逻辑运算单元(7)的逻辑运算片选信号端适配连接，数据锁存阵列(6)的数据锁存输出端与逻辑运算单元(7)的逻辑运算输入端适配连接，逻辑运算单元(7)的输出端与数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端连接；
逻辑输入检测单元(4)根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器(5)数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列(6)相应的数据锁存单元内；
对数据锁存阵列(6)内锁存的成品测试数据读取时，逻辑运算单元(7)根据移位寄存器(5)数据移位输出端输出的寄存片选信号将数据锁存阵列(6)内相应的成品测试子数据运算后串行读出。
5.根据权利要求4所述的支持乱序成品测试的芯片，其特征是：所述逻辑输入检测单元(4)包括移位控制信号产生部以及锁存控制信号产生部；
移位控制信号Y1为高电平有效时，移位控制信号产生部包括PMOS管PM1、NMOS管NM2以及反相器INV1，所述PMOS管PM1的源极端接电压VDD，PMOS管PM1的栅极端接偏置电压VBP1，PMOS管PM1的漏极端与反相器INV1的输入端以及NMOS管NM2的漏极端连接，NMOS管NM2的栅极端接GND，反相器INV1的输出端形成移位控制输出端；NMOS管NM2的源极端接收输入信号IN，输入信号IN为低于GND电位的脉冲时，通过移位控制输出端输出高电平的移位控制信号Y1。
6.根据权利要求5所述的支持乱序成品测试的芯片，其特征是：锁存控制信号Y2为高电平有效时，所述锁存控制信号产生部包括PMOS管PM2、NMOS管NM1、反相器INV2以及反相器INV3，其中，PMOS管PM2的源极端接收输入信号IN，PMOS管PM2的栅极端接电压VDD，PMOS管PM2的漏极端与NMOS管NM1的漏极端、反相器INV2的输入端连接，NMOS管NM1的栅极端接偏置电压VBN1，NMOS管NM1的源极端接地，反相器INV2的输出端与反相器INV3的输入端连接，反相器INV3的输出端形成锁存控制输出端；输入信号IN为高于VDD电位的脉冲时，通过锁存控制输出端输出高电平的锁存控制信号Y2。
7.根据权利要求4所述的支持乱序成品测试的芯片，其特征是：所述数据锁存阵列(2)包括若干相互独立且呈阵列分布的数据锁存单元，所述数据锁存单元包括熔丝Fuse，所述熔丝Fuse的一端与电压VDD连接，熔丝Fuse的另一端与NMOS管NM3、电流源Iread的一端以及反相器INV4的输入端连接；
NMOS管NM3的源极端以及电流源Iread的接地端均接GND，NMOS管NM3的栅极端接与门U1的输出端连接，与门U1的输入端接锁存控制信号Y2以及移位寄存器(5)的寄存片选信号；通过反相器INV4的输出端形成数据锁存单元的数据锁存状态输出端。
8.一种支持乱序成品测试的芯片的测试方法，包括芯片主电路模块(2)，其特征是：还包括至少一个可读写电路模块(3)，所述可读写电路模块(3)与芯片主电路模块(2)适配连接；
对芯片主电路模块(2)进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块(3)内，且通过芯片主电路模块(2)的输出端OUT能读取得到可读写电路模块(3)内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块(2)成品测试时的当前成品测试数据进行所需的测试处理。
9.根据权利要求8所述支持乱序成品测试的芯片的测试方法，其特征是：还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块(2)的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端与可读写电路模块(3)的读写电路输出端连接；
通过可读写电路模块(3)读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块(2)处于关闭使能状态。
10.根据权利要求8或9所述支持乱序成品测试的芯片的测试方法，其特征是：所述可读写电路模块(3)包括逻辑输入检测单元(4)、移位寄存器(5)、数据锁存阵列(6)以及逻辑运算单元(7)；
逻辑输入检测单元(4)的输入端与芯片主电路模块(2)的任一输入端口连接，逻辑输入检测单元(4)的移位控制输出端与移位寄存器(5)的时钟端连接，逻辑输入检测单元(4)的锁存控制输出端与数据锁存阵列(6)内的数据锁存控制端连接，移位寄存器(5)的数据移位输出端与数据锁存阵列(6)的数据锁存片选信号端以及逻辑运算单元(7)的逻辑运算片选信号端适配连接，数据锁存阵列(6)的数据锁存输出端与逻辑运算单元(7)的逻辑运算输入端适配连接，逻辑运算单元(7)的输出端与数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端连接；
逻辑输入检测单元(4)根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器(5)数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列(6)相应的数据锁存单元内；
对数据锁存阵列(6)内锁存的成品测试数据读取时，逻辑运算单元(7)根据移位寄存器(5)数据移位输出端输出的寄存片选信号将数据锁存阵列(6)内相应的成品测试子数据运算后串行读出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111549917.3A CN114236366A (zh) | 2021-12-17 | 2021-12-17 | 支持乱序成品测试的芯片及测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111549917.3A CN114236366A (zh) | 2021-12-17 | 2021-12-17 | 支持乱序成品测试的芯片及测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114236366A true CN114236366A (zh) | 2022-03-25 |
Family
ID=80758020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111549917.3A Pending CN114236366A (zh) | 2021-12-17 | 2021-12-17 | 支持乱序成品测试的芯片及测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114236366A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115902595A (zh) * | 2023-02-20 | 2023-04-04 | 之江实验室 | 一种芯片测试系统以及芯片测试方法 |
| CN116155244A (zh) * | 2023-04-18 | 2023-05-23 | 至讯创新科技(无锡)有限公司 | 基于外接焊盘的芯片多状态识别电路及方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495486A (en) * | 1992-08-11 | 1996-02-27 | Crosscheck Technology, Inc. | Method and apparatus for testing integrated circuits |
| JP2004110935A (ja) * | 2002-09-18 | 2004-04-08 | Renesas Technology Corp | 半導体集積回路装置とそのテスト方法 |
| US20140088947A1 (en) * | 2012-09-25 | 2014-03-27 | International Business Machines Corporation | On-going reliability monitoring of integrated circuit chips in the field |
| CN110365530A (zh) * | 2019-07-11 | 2019-10-22 | 电子科技大学 | 一种独立于片上网络的测试令牌传递网络 |
| CN110967612A (zh) * | 2018-09-28 | 2020-04-07 | 长鑫存储技术有限公司 | 芯片测试方法、装置、设备与系统 |
| CN211180829U (zh) * | 2019-10-15 | 2020-08-04 | 上海华虹集成电路有限责任公司 | 一种测试读卡器 |
| CN216485391U (zh) * | 2021-12-17 | 2022-05-10 | 江苏润石科技有限公司 | 支持乱序成品测试的芯片 |
-
2021
- 2021-12-17 CN CN202111549917.3A patent/CN114236366A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495486A (en) * | 1992-08-11 | 1996-02-27 | Crosscheck Technology, Inc. | Method and apparatus for testing integrated circuits |
| JP2004110935A (ja) * | 2002-09-18 | 2004-04-08 | Renesas Technology Corp | 半導体集積回路装置とそのテスト方法 |
| US20140088947A1 (en) * | 2012-09-25 | 2014-03-27 | International Business Machines Corporation | On-going reliability monitoring of integrated circuit chips in the field |
| CN110967612A (zh) * | 2018-09-28 | 2020-04-07 | 长鑫存储技术有限公司 | 芯片测试方法、装置、设备与系统 |
| CN110365530A (zh) * | 2019-07-11 | 2019-10-22 | 电子科技大学 | 一种独立于片上网络的测试令牌传递网络 |
| CN211180829U (zh) * | 2019-10-15 | 2020-08-04 | 上海华虹集成电路有限责任公司 | 一种测试读卡器 |
| CN216485391U (zh) * | 2021-12-17 | 2022-05-10 | 江苏润石科技有限公司 | 支持乱序成品测试的芯片 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115902595A (zh) * | 2023-02-20 | 2023-04-04 | 之江实验室 | 一种芯片测试系统以及芯片测试方法 |
| CN116155244A (zh) * | 2023-04-18 | 2023-05-23 | 至讯创新科技(无锡)有限公司 | 基于外接焊盘的芯片多状态识别电路及方法 |
| CN116155244B (zh) * | 2023-04-18 | 2023-07-07 | 至讯创新科技(无锡)有限公司 | 基于外接焊盘的芯片多状态识别电路及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100559022B1 (ko) | 테스트 및 리페어를 위한 방법 및 회로 | |
| US9666307B1 (en) | Apparatuses and methods for flexible fuse transmission | |
| US6157583A (en) | Integrated circuit memory having a fuse detect circuit and method therefor | |
| CN102237146B (zh) | 半导体存储装置的修复电路和修复方法 | |
| US6922649B2 (en) | Multiple on-chip test runs and repairs for memories | |
| EP0407173B1 (en) | Semiconductor memory device | |
| CN216485391U (zh) | 支持乱序成品测试的芯片 | |
| CN101404185A (zh) | 半导体存储装置 | |
| CN114236366A (zh) | 支持乱序成品测试的芯片及测试方法 | |
| US8193851B2 (en) | Fuse circuit of semiconductor device and method for monitoring fuse state thereof | |
| US10325669B2 (en) | Error information storage circuit and semiconductor apparatus including the same | |
| KR960001783B1 (ko) | 반도체 기억 장치 | |
| CN105047229B (zh) | 一种用于rram的存储单元片内自测电路及方法 | |
| IE53833B1 (en) | Semiconductor integrated circuit device with test circuit | |
| CN101169973B (zh) | 高编程速度的多阶单元存储器 | |
| US20190341121A1 (en) | Testing method for reading current of static random access memory | |
| US7461306B2 (en) | Output data compression scheme using tri-state | |
| JP2007505439A (ja) | Ｒａｍアドレス・デコーダの抵抗オープン故障のテスティング | |
| WO2022083146A1 (zh) | 修复电路和存储器 | |
| US7032143B1 (en) | Memory data path circuit | |
| JP2008299993A (ja) | 半導体記憶装置 | |
| US6701470B1 (en) | Method for testing a memory device having different number of data pads than the tester | |
| US20030043648A1 (en) | Semiconductor memory device capable of testing data line redundancy replacement circuit | |
| CN100565443C (zh) | 一种基于ctgal的绝热fifo电路 | |
| US6034880A (en) | Embedded memory device and method of performing a burn-in process on the embedded memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |