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CN114222615B - 像素驱动电路及其驱动方法、显示面板 - Google Patents

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CN114222615B
CN114222615B CN202180002065.8A CN202180002065A CN114222615B CN 114222615 B CN114222615 B CN 114222615B CN 202180002065 A CN202180002065 A CN 202180002065A CN 114222615 B CN114222615 B CN 114222615B
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circuit
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signal
reset
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王本莲
胡明
刘烺
张锴
黄炜赟
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

一种像素驱动电路及其驱动方法、显示面板，像素驱动电路包括：驱动晶体管(T3)、数据写入电路(7)、阈值补偿电路(8)、第一电容(C1)、第二电容(C2)，驱动晶体管(T3)的栅极连接第一节点(N1)，第一极连接第二节点(N2)，第二极连接第三节点(N3)；数据写入电路(7)用于响应第一栅极驱动信号端(G1)的信号将数据信号端(Da)的信号传输到第二节点(N2)；阈值补偿电路(8)用于响应第二栅极驱动信号端(G2)的信号以连通第一节点(N1)和第三节点(N3)；第一电容(C1)连接于第一节点(N1)和第一栅极驱动信号端(G1)之间；第二电容(C2)连接于第一节点(N1)和第二栅极驱动信号端(G2)之间；数据写入电路(7)的导通电平为低电平，阈值补偿电路(8)的导通电平为高电平，第一电容(C1)的电容值大于第二电容(C2)的电容值。应用该像素驱动电路的显示面板功耗较低。

Description

像素驱动电路及其驱动方法、显示面板
技术领域
本公开涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、显示面板。
背景技术
相关技术中，为降低驱动晶体管在发光阶段的漏电流，像素驱动电路可以采用低温多晶氧化物(Low temperature polycrystalline oxide，LTPO)技术形成。
通过LTPO技术形成显示面板中包括N型的氧化物晶体管和P型的低温多晶硅晶体管，氧化物晶体管需要单独的栅线向其提供栅极驱动信号，该栅线上的电压变化会对显示面板的正常驱动造成不良影响。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
公开内容
根据本公开的一个方面，提供一种像素驱动电路，其中，所述像素驱动电路包括：驱动晶体管、数据写入电路、阈值补偿电路、第一电容、第二电容，驱动晶体管的栅极连接第一节点，第一极连接第二节点，第二极连接第三节点；数据写入电路连接所述第二节点、数据信号端，用于响应第一栅极驱动信号端的信号将所述数据信号端的信号传输到所述第二节点；阈值补偿电路连接所述第一节点、第三节点、第二栅极驱动信号端，用于响应所述第二栅极驱动信号端的信号以连通所述第一节点和所述第三节点；第一电容连接于所述第一节点和所述第一栅极驱动信号端之间；第二电容连接于所述第一节点和所述第二栅极驱动信号端之间；其中，所述数据写入电路的导通电平为低电平，所述阈值补偿电路的导通电平为高电平，且所述第一电容的电容值大于所述第二电容的电容值。
本公开一种示例性实施例中，所述第一电容的电容值为C1，所述第二电容的电容值为C2，C1/C2大于等于1.5且小于等于4。
本公开一种示例性实施例中，所述数据写入电路包括：P型的第四晶体管，第四晶体管的栅极连接所述第一栅极驱动信号端，第一极连接所述第二节点，第二极连接所述数据信号端；所述阈值补偿电路包括：N型的第二晶体管，第二晶体管的栅极连接所述第二栅极驱动信号端，第一极连接所述第一节点，第二极连接所述第三节点。
本公开一种示例性实施例中，所述驱动晶体管为P型晶体管，所述像素驱动电路还包括：控制电路、耦合电路，控制电路连接第二电源端、第二节点、第三节点、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第二电源端的信号传输到所述第二节点，以及用于响应所述使能信号端的信号以连通所述第三节点和所述第四节点；耦合电路连接于所述第一节点和所述第二电源端之间。
本公开一种示例性实施例中，所述像素驱动电路还包括：第一复位电路，第一复位电路连接所述第一节点、第一初始信号端、第一复位信号端，用于响应所述第一复位信号端的信号将所述第一初始信号端的信号传输到所述第一节点。
本公开一种示例性实施例中，所述第四节点用于连接一发光单元，所述像素驱动电路还包括：第三复位电路，第三复位电路连接所述第四节点、第二初始信号端、第三复位信号端，用于响应所述第三复位信号端的信号将所述第二初始信号端的信号传输到所述第四节点。
本公开一种示例性实施例中，所述像素驱动电路还包括：第二复位电路，第二复位电路连接所述第二节点、第一电源端，用于响应一控制信号将所述第一电源端的信号传输到所述第二节点。
本公开一种示例性实施例中，所述驱动晶体管为P型晶体管，所述像素驱动电路还包括：控制电路、第三复位电路，控制电路连接第二电源端、第二节点、第三节点、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第二电源端的信号传输到所述第二节点，以及用于响应所述使能信号端的信号以连通所述第三节点和所述第四节点；第三复位电路连接所述第四节点、第二初始信号端、第三复位信号端，用于响应所述第三复位信号端的信号将所述第二初始信号端的信号传输到所述第四节点；所述第一复位电路的导通信号和所述第三复位电路的导通信号极性相反，所述第一复位信号端的信号和所述第三复位信号端的信号极性相反；所述第二复位电路的导通电平与所述第一复位电路的导通电平极性相反；所述第二复位电路还连接所述第三复位信号端，所述第二复位电路用于响应所述第三复位信号端的信号将所述第一电源端的信号传输到所述第二节点。
本公开一种示例性实施例中，所述第一电源端共用所述第二电源端。
本公开一种示例性实施例中，所述耦合电路包括：第三电容，第三电容连接于所述第一节点和所述第二电源端之间；其中，所述第三电容的电容值大于所述第一电容的电容值，且所述第三电容的电容值大于所述第二电容的电容值。
本公开一种示例性实施例中，所述控制电路包括：第五晶体管、第六晶体管，第五晶体管的栅极连接所述使能信号端，第一极连接所述第二电源端，第二极连接所述第二节点；第六晶体管的栅极连接所述使能信号端，第一极连接所述第三节点，第二极连接所述第四节点。
本公开一种示例性实施例中，所述第一复位电路包括：第一晶体管，第一晶体管的栅极连接所述第一复位信号端，第一极连接所述第一初始信号端，第二极连接所述第一节点；所述第三复位电路包括：第七晶体管，第七晶体管的栅极连接所述第三复位信号端，第一极连接所述第二初始信号端，第二极连接所述第四节点；所述第二复位电路包括：第八晶体管，第八晶体管的栅极连接所述第三复位信号端，第一极连接所述第一电源端，第二极连接所述第二节点；其中，所述第一晶体管为N型晶体管，第七晶体管、第八晶体管为P型晶体管。
本公开一种示例性实施例中，所述数据写入电路包括：第四晶体管，第四晶体管的栅极连接所述第一栅极驱动信号端，第一极连接所述第二节点，第二极连接所述数据信号端；所述阈值补偿电路包括：第二晶体管，第二晶体管的栅极连接所述第二栅极驱动信号端，第一极连接所述第一节点，第二极连接所述第三节点；所述像素驱动电路还包括：控制电路、耦合电路、第一复位电路、第三复位电路、第二复位电路；所述控制电路包括：第五晶体管、第六晶体管，第五晶体管的栅极连接使能信号端，第一极连接第二电源端，第二极连接所述第二节点；第六晶体管的栅极连接所述使能信号端，第一极连接所述第三节点，第二极连接第四节点；所述耦合电路包括：第三电容，第三电容连接于所述第一节点和所述第二电源端之间；所述第一复位电路包括：第一晶体管，第一晶体管的栅极连接第一复位信号端，第一极连接第一初始信号端，第二极连接所述第一节点；所述第三复位电路包括：第七晶体管，第七晶体管的栅极连接第三复位信号端，第一极连接第二初始信号端，第二极连接所述第四节点；所述第二复位电路包括：第八晶体管，第八晶体管的栅极连接所述第三复位信号端，第一极连接第一电源端，第二极连接所述第二节点；其中，所述第一晶体管、第二晶体管为氧化物晶体管，所述驱动晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管为低温多晶硅晶体管。
根据本公开的一个方面，提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，其中，包括：
在复位阶段，向所述使能信号端、第一复位信号端、第一栅极驱动信号端输入高电平信号，向所述第二栅极驱动信号端、第三复位信号端输入低电平信号；
在阈值补偿阶段：向所述使能信号端、第二栅极驱动信号端、第三复位信号端输入高电平信号，向所述第一复位信号端、第一栅极驱动信号端输入低电平信号；
在发光阶段：向所述第三复位信号端、第一栅极驱动信号端输入高电平信号，向所述使能信号端、第二栅极驱动信号端、第一复位信号端输入低电平信号。
根据本公开的一个方面，提供一种显示面板，其中，所述显示面板包括上述的像素驱动电路。
根据本公开的一个方面，提供一种显示面板，其中，所述显示面板包括像素驱动电路，所述像素驱动电路包括：驱动晶体管、N型的第二晶体管、P型的第四晶体管、第一电容、第二电容，N型的第二晶体管的栅极连接第二栅线和第三栅线，第一极连接所述驱动晶体管的栅极，第二极连接所述驱动晶体管的第二极；P型的第四晶体管的栅极连接第一栅线，第一极连接数据线，第二极连接所述驱动晶体管的第一极；第一电容的第一电极连接所述第一栅线，第二电极连接所述驱动晶体管栅极；第二电容的第一电极连接所述第二栅线和所述第三栅线，第二电极连接所述驱动晶体管栅极；其中，所述第一栅线的信号和所述第二栅线的信号极性相反，且所述第一电容的电容值大于所述第二电容的电容值。所述显示面板还包括：衬底基板、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层，第一导电层位于所述衬底基板的一侧，所述第一导电层包括第一导电部和所述第一栅线，所述第一导电部用于形成所述驱动晶体管的栅极，所述第一栅线在所述衬底基板上的正投影沿第一方向延伸；第二导电层位于所述第一导电层背离所述衬底基板的一侧，所述第二导电层包括所述第二栅线，所述第二栅线在所述衬底基板上的正投影沿所述第一方向延伸；第二有源层位于所述第二导电层背离所述衬底基板的一侧，所述第二有源层包括第一有源部、第二有源部、第三有源部，所述第二有源部连接于所述第一有源部和所述第三有源部之间，所述第一有源部用于形成所述第二晶体管的沟道区，所述第二栅线在所述衬底基板上的正投影覆盖所述第一有源部在所述衬底基板上的正投影；第三导电层位于所述第二有源层背离所述衬底基板的一侧，所述第三导电层包括所述第三栅线，所述第三栅线在所述衬底基板上的正投影沿所述第一方向延伸，所述第三栅线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板上的正投影；第四导电层位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括连接部，所述连接部分别通过过孔连接所述第一导电部和所述第三有源部；其中，所述第一栅线包括第一延伸部，所述第一延伸部在所述衬底基板上的正投影与所述第三有源部在所述衬底基板上的正投影重合，所述第一延伸部用于形成所述第一电容的第一电极，所述第三有源部用于形成所述第一电容的第二电极；所述第二栅线包括第二延伸部，所述第二延伸部在所述衬底基板上的正投影与所述第二有源部在所述衬底基板上的正投影重合，且所述第三栅线在所述衬底基板上的正投影位于所述第二有源部在所述衬底基板上的正投影的一侧，所述第二电容的第一电极包括所述第二延伸部，所述第二电容的第二电极包括所述第二有源部；所述第三栅线包括第三延伸部，所述连接部包括第四延伸部，所述第三延伸部在所述衬底基板上的正投影与所述第四延伸部在所述衬底基板上的正投影重合，所述第二电容的第一电极还包括所述第三延伸部，所述第二电容的第二电极还包括所述第四延伸部。
本公开一种示例性实施例中，所述第三有源部在所述衬底基板上的正投影在所述第一方向上的尺寸大于所述第二有源部在所述衬底基板上的正投影在所述第一方向上的尺寸。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中像素驱动电路的电路结构示意图；
图2为图1像素驱动电路一种驱动方法中各节点的时序图；
图3为图1中像素驱动电路在图2所示驱动方法中第一节点、第二节点、第三节点的仿真时序图；
图4为本公开像素驱动电路一种示例性实施例的结构示意图；
图5为本公开像素驱动电路另一种示例性实施例的结构示意图；
图6为本公开像素驱动电路另一种示例性实施例中的结构示意图；
图7为本公开像素驱动电路另一种示例性实施例中的结构示意图；
图8为图7中像素驱动电路一种驱动方法中各节点的时序图；
图9为图7中像素驱动电路在图8所示驱动方法中第一节点、第二节点、第三节点的仿真时序图；
图10为本公开像素驱动电路一种示例性实施例的结构图；
图11为本公开像素驱动电路另一种示例性实施例的结构示意图；
图12为本公开像素驱动电路另一种示例性实施例的结构示意图；
图13为图12中像素驱动电路一种驱动方法中各节点的时序图；
图14为本公开像素驱动电路另一种示例性实施例的结构示意图；
图15为本公开显示面板一种示例性实施例中像素驱动电路的分布图；
图16为本公开显示面板另一种示例性实施例中像素驱动电路的分布图；
图17为本公开显示面板另一种示例性实施例中像素驱动电路的分布图；
图18为本公开显示面板一种示例性实施例的部分结构版图；
图19为图18中第一导电层的结构版图；
图20为图18中第二导电层的结构版图；
图21为图18中第二有源层的结构版图；
图22为图18中第三导电层的结构版图；
图23为图18中第四导电层的结构版图；
图24为图18中第一导电层、第二导电层、第二有源层的结构版图；
图25为图18中第一导电层、第二导电层、第二有源层、第三导电层的结构版图；
图26为图18中沿虚线A的部分剖视图；
图27为本公开实施例提供的像素电路的结构示意图之一；
图28为本公开实施例提供的像素电路的结构示意图之二；
图29为本公开实施例提供的第一复位子电路的结构示意图；
图30为本公开实施例提供的补偿子电路的结构示意图；
图31为本公开实施例提供的驱动子电路的结构示意图；
图32为本公开实施例提供的写入子电路的结构示意图；
图33为本公开实施例提供的第一发光控制子电路的结构示意图；
图34为本公开实施例提供的第二发光控制子电路的结构示意图；
图35为本公开实施例提供的第二复位子电路的结构示意图之一；
图36为本公开实施例提供的第二复位子电路的结构示意图之二；
图37a为本公开实施例提供的像素电路的等效电路图之一；
图37b为本公开实施例提供的像素电路的等效电路图之二；
图38a为本公开实施例提供的像素电路的等效电路图之三；
图38b为本公开实施例提供的像素电路的等效电路图之三；
图39为图37a或图37b所示像素电路在一个扫描周期内的工作时序图；
图40为图38a或38b所示像素电路在一个扫描周期内的工作时序图；
图41为图37a所示的像素电路在复位阶段的晶体管工作状态示意图；
图42为图37a所示的像素电路在重置阶段的晶体管工作状态示意图；
图43为图37a所示的像素电路在数据写入阶段的晶体管工作状态示意图；
图44为图37a所示的像素电路在发光阶段的晶体管工作状态示意图；
图45为本公开实施例提供的像素电路的驱动方法的流程示意图；
图46是本公开至少一实施例所述的像素电路的结构图；
图47是本公开至少一实施例所述的像素电路的结构图；
图48是本公开至少一实施例所述的像素电路的结构图；
图49是本公开至少一实施例所述的像素电路的结构图；
图50是本公开至少一实施例所述的像素电路的电路图；
图51是本公开如图50所示的像素电路的至少一实施例的工作时序图；
图52是本公开至少一实施例所述的像素电路的电路图；
图53是本公开至少一实施例所述的像素电路的电路图；
图54是本公开至少一实施例所述的像素电路的电路图；
图55是相邻两行像素电路与同一行复位电压线电连接的示意图；
图56是相邻两列像素电路与同一列复位电压线电连接的示意图；
图57是相邻行相邻列像素电路共用复位电压线的示意图；
图58是网格状设置的复位电压线与多个像素电路的连接关系及位置关系示意图；
图59是本公开至少一实施例所述的显示装置的结构图；
图60是本公开至少一实施例所述的显示装置的结构图；
图61是本公开至少一实施例所述的像素电路的结构图；
图62是本公开至少一实施例所述的像素电路的结构图；
图63是本公开至少一实施例所述的像素电路的结构图；
图64是本公开至少一实施例所述的像素电路的结构图；
图65是本公开至少一实施例所述的像素电路的结构图；
图66是本公开至少一实施例所述的像素电路的结构图；
图67是本公开至少一实施例所述的像素电路的结构图；
图68是本公开至少一实施例所述的像素电路的电路图；
图69是图68所示的像素电路的至少一实施例的工作时序图；
图70是图68所示的像素电路的至少一实施例的工作时序图；
图71是图68所示的像素电路的至少一实施例的工作时序图；
图72是本公开至少一实施例所述的像素电路的结构图；
图73是图72所示的像素电路的至少一实施例的工作时序图；
图74是图72所示的像素电路的至少一实施例的工作时序图；
图75是本公开至少一实施例所述的像素电路的结构图；
图76是图75所示的像素电路的至少一实施例的工作时序图；
图77是本公开至少一实施例所述的显示装置的结构图；
图78是本公开至少一实施例所述的显示装置的结构图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/ 等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中像素驱动电路的电路结构示意图。该像素驱动电路可以包括：驱动晶体管T3、第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、电容C。其中，驱动晶体管T3的栅极连接第一节点N1，第一极连接第二节点N2，第二极连接第三节点N3；第四晶体管T4的第一极连接数据信号端Da、第二极连接第二节点N2，栅极连接栅极驱动信号端G2；第五晶体管T5 的第一极连接第一电源端VDD，第二极连接第二节点N2，栅极连接使能信号端EM；第二晶体管T2的第一极连接第一节点N1，第二极连接第三节点N3，栅极连接栅极驱动信号端G1；第六晶体管T6的第一极连接第三节点N3，第二极连接第七晶体管T7的第一极，栅极连接使能信号端EM，第七晶体管T7的第二极连接第二初始信号端Vinit2，栅极连接第二复位信号端Re2；第一晶体管T1的第一极连接第一节点N1，第二极连接第一初始信号端Vinit1，栅极连接第一复位信号端Re1，电容C连接于第一电源端VDD和第一节点N1之间。该像素驱动电路可以连接一发光单元OLED，用于驱动该发光单元OLED发光，发光单元OLED可以连接于第六晶体管 T6的第二极和电源端VSS之间。其中，第一晶体管T1和第二晶体管T2 可以为N型晶体管，例如，第一晶体管T1和第二晶体管T2可以为N型金属氧化物晶体管，N型金属氧化物晶体管具有较小的漏电流，从而可以避免发光阶段，节点N通过第一晶体管T1和第二晶体管T2漏电。同时，驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为P型晶体管，例如，驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为P型低温多晶体硅晶体管，低温多晶体硅晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。第一初始信号端和第二初始信号端可以根据实际情况输出相同或不同电压信号。
如图2所示，为图1像素驱动电路一种驱动方法中各节点的时序图。其中，G1表示栅极驱动信号端G1的时序，G2表示栅极驱动信号端G2 的时序，Re1表示第一复位信号端Re1的时序，Re2表示第二复位信号端 Re2的时序，EM表示使能信号端EM的时序，Da表示数据信号端Da的时序，N1表示第一节点N1的时序。该像素驱动电路的驱动方法可以包括第一复位阶段t1、阈值补偿阶段t2，第二复位阶段t3、发光阶段t4。在第一复位阶段t1：第一复位信号端Re1输出高电平信号，第一晶体管T1导通，第一初始信号端Vinit1向第一节点N1输入初始信号。在阈值补偿阶段t2：栅极驱动信号端G1输出高电平信号，栅极驱动信号端G2输出低电平信号，第四晶体管T4、第二晶体管T2导通，同时数据信号端Da输出驱动信号以向节点N写入电压Vdata+Vth，其中Vdata为驱动信号的电压， Vth为驱动晶体管T3的阈值电压，在第二复位阶段t3，第二复位信号端 Re2输出低电平信号，第七晶体管T7导通，第二初始信号端Vinit2向第六晶体管T6的第二极输入初始信号。发光阶段t4：使能信号端EM输出低电平信号，第六晶体管T6、第五晶体管T5导通，驱动晶体管T3在电容C 存储的电压Vdata+Vth作用下驱动发光单元OLED发光。根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)2，其中，μ为载流子迁移率；Cox 为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。本公开像素驱动电路中驱动晶体管的输出电流I＝(μ WCox/2L)(Vdata+Vth-Vdd-Vth)2。该像素驱动电路能够避免驱动晶体管阈值对其输出电流的影响。
相关技术中，像素驱动电路中驱动晶体管的栅极和源极之间存在寄生电容，像素驱动电路在复位阶段，驱动晶体管的栅极电压被初始化到初始电压，在上述寄生电容耦合作用下，驱动晶体管的源极电压也相应发生变化。在复位阶段对不同灰阶复位时，驱动晶体管栅极电压的变化量不同，从而驱动晶体管源极电压的变化量也不同，进而导致复位阶段完成后驱动晶体管Vgs(栅极源极电压差)不同。如图3所示，为图1中像素驱动电路在图2所示驱动方法中第一节点、第二节点、第三节点的仿真时序图， N1表示第一节点N1的时序图，N2表示第二节点N2的时序图，N3表示第三节点N3的时序图，其中，图3具体示出了图1所示像素驱动电路在四种数据信号下各个节点的时序图，图3中复位阶段t1需要对该四种数据信号下的第一节点N1进行复位，本示例性实施例以两种数据信号下各个节点的时序进行说明。如图3所示，在第一数据信号下，各个节点的时序如曲线Vda1所示，在第二数据信号下，各个节点的时序如曲线Vda2所示。由于第一数据信号和第二数据信号的电压不同，在复位阶段t1前，第一节点N1的电压不同，第三节点N3的电压也不相同，第二节点的电压均为第一电源端VDD的电压；在复位阶段t1，第一节点N1在两种数据信号下的电压均被下拉到初始电压，由于第一数据信号下第一节点N1的下拉变化量小于第二数据信号下第一节点N1的下拉变化量，从而第一数据信号下第二节点的下拉变化量小于第二数据信号下第二节点N2的下拉变化量，即复位阶段，第一数据信号下第二节点N2的电压大于第二数据信号下第二节点N2的电压，从而在不同数据信号下，驱动晶体管Vgs(栅极源极电压差)不同。同时由于驱动晶体管的Vgs会影响其阈值电压，从而显示面板会发生残像和闪烁问题。例如，当显示面板从黑白画面转变为同一灰阶画面时，由于黑白画面对应像素点中驱动晶体管的阈值电压不同，从而导致转变为同一灰阶画面后，上一帧黑白画面所在区域会分别显示不同的灰度，即出现残像问题。
基于此，本示例性实施例提供一种像素驱动电路，如图4所示，为本公开像素驱动电路一种示例性实施例的结构示意图。其中，所述像素驱动电路可以包括：驱动电路1、第一复位电路2、第二复位电路3，驱动电路 1连接第一节点N1、第二节点N2，用于根据所述第一节点N1和所述第二节点N2的压差输出驱动电流；第一复位电路2连接所述第一节点N1、第一初始信号端Vinit1、第一复位信号端Re1，用于响应所述第一复位信号端Re1的信号将所述第一初始信号端Vinit1的信号传输到所述第一节点 N1；第二复位电路3连接所述第二节点N2、第一电源端VGH，用于响应一控制信号将所述第一电源端VGH的信号传输到所述第二节点N2。
本示例性实施例中，像素驱动电路可以在复位阶段，利用第一复位电路2将所述第一初始信号端Vinit1的信号传输到所述第一节点N1，同时，利用第二复位电路3将所述第一电源端VGH的信号传输到所述第二节点 N2，从而使得在不同数据信号下，该像素驱动电路均可以将驱动晶体管的栅源电压差复位到同一值，从而改善了显示面板的残像和闪烁的问题。
本示例性实施例中，如图4所示，所述驱动电路1还可以连接第三节点N3，所述驱动电路1可以包括：驱动晶体管T3，驱动晶体管T3的栅极连接所述第一节点N1，第一极连接所述第二节点N2，第二极连接所述第三节点N3。其中，驱动晶体管T3可以为P型晶体管，例如，驱动晶体管 T3可以为P型低温多晶硅晶体管，驱动晶体管T3可以根据第一节点N1 和第二节点N2的电压差向第三节点输入驱动电流。应该理解的是，在其他示例性实施例中，驱动晶体管T3也可以为N型晶体管，当驱动晶体管 T3为N型晶体管时，驱动晶体管可以根据第一节点N1和第二节点N2的电压差向第二节点输入驱动电流。此外，驱动电路1还可以包括多个驱动晶体管，多个驱动晶体管可以并联于第二节点和第三节点之间。
本示例性实施例中，如图4所示，所述第一复位电路2可以包括：第一晶体管T1，第一晶体管T1的栅极连接所述第一复位信号端Re1，第一极连接所述第一初始信号端Vinit1，第二极连接所述第一节点N1。所述第二复位电路3的导通电平可以与所述第一复位电路2的导通电平极性相同，所述第二复位电路3还可以连接所述第一复位信号端Re1，所述第二复位电路3可以用于响应所述第一复位信号端Re1的信号将所述第一电源端 VGH的信号传输到所述第二节点N2。如图4所示，所述第二复位电路3 可以包括：第八晶体管T8，第八晶体管T8的栅极连接所述第一复位信号端Re1，第一极连接所述第一电源端VGH，第二极连接所述第二节点N2。
需要说明的是，该像素驱动电路需要在阈值补偿阶段导通驱动晶体管 T3，因此，第一初始信号端Vinit1与第一电源端VGH的电压差Vinit1-Vgh 需要小于驱动晶体管T3的阈值电压，其中，Vinit1为第一初始信号端的电压，Vgh为第一电源端VGH的电压。此外，在其他示例性实施例中，所述第二复位电路3还可以响应于一控制信号将其他信号端的信号传输到第二节点，以对第二节点进行复位。
本示例性实施例中，第一晶体管T1、第八晶体管T8均可以为氧化物晶体管，例如，第一晶体管T1、第八晶体管T8的半导体材料可以为氧化铟镓锌，相应的，第一晶体管T1、第八晶体管T8可以为N型晶体管。氧化物晶体管具有较小的关断漏电流，从而可以降低第一节点N1通过第一晶体管T1的漏电流，以及第二节点N2通过第八晶体管T8的漏电流。
应该理解的是，在其他示例性实施例中，所述第二复位电路3的导通电平与所述第一复位电路2的导通电平极性还可以相反。例如，如图5所示，为本公开像素驱动电路另一种示例性实施例的结构示意图。所述第二复位电路3还可以连接所述第二复位信号端Re2，所述第二复位电路3可以用于响应所述第二复位信号端Re2的信号将所述第一电源端VGH的信号传输到所述第二节点N2；其中，所述第二复位信号端Re2的信号与所述第一复位信号端Re1的信号极性可以相反。所述第一复位电路2可以包括：N型的第一晶体管T1，第一晶体管T1的栅极连接所述第一复位信号端Re1，第一极连接所述第一初始信号端Vinit1，第二极连接所述第一节点N1。所述第二复位电路3可以包括：P型的第八晶体管T8，第八晶体管T8的栅极连接所述第二复位信号端Re2，第一极连接所述第一电源端 VGH，第二极连接所述第二节点N2。
本示例性实施例中，如图6所示，为本公开像素驱动电路另一种示例性实施例中的结构示意图。所述像素驱动电路还可以包括：控制电路5、耦合电路6，控制电路5连接第二电源端VDD、第二节点N2、第三节点 N3、第四节点N4、使能信号端EM，用于响应所述使能信号端EM的信号将所述第二电源端VDD的信号传输到所述第二节点N2，以及用于响应所述使能信号端EM的信号以连通所述第三节点N3和所述第四节点N4；耦合电路6连接于所述第二电源端VDD和所述第一节点N1之间。
本示例性实施例中，如图6所示，所述像素驱动电路还可以包括：数据写入电路7、阈值补偿电路8，数据写入电路7连接所述第二节点N2、数据信号端Vdata、第一栅极驱动信号端G1，用于响应所述第一栅极驱动信号端G1的信号将所述数据信号端Vdata的信号传输到所述第二节点N2；阈值补偿电路8可以连接所述第一节点N1、第三节点N3，用于响应一控制信号以连接所述第一节点N1和所述第三节点N3。数据写入电路7、阈值补偿电路8用于在阈值补偿阶段导通，以向第一节点N1写入补偿电压 Vdata+Vth，其中，Vdata为数据信号端的电压，Vth为驱动晶体管的阈值电压。应该理解的是，在其他示例性实施例中，向第一节点N1写入补偿电压还有其他方式，例如，可以将数据写入电路连接于所述第三节点N3、数据信号端Vdata、第一栅极驱动信号端G1，数据写入电路用于响应所述第一栅极驱动信号端G1的信号将所述数据信号端Vdata的信号传输到所述第三节点N3，同时可以将阈值补偿电路8连接于所述第一节点N1、第二节点N2，阈值补偿电路8可以用于响应一控制信号以连接所述第一节点 N1和所述第二节点N2。当数据写入电路7、阈值补偿电路8导通时，该像素驱动电路同样可以向第一节点N1写入补偿电压Vdata+Vth。
本示例性实施例中，如图6所示，所述第四节点N4可以用于连接一发光单元OLED，发光单元OLED可以为发光二极管，该发光单元OLED 另一电极可以连接第四电源端VSS，第四电源端VSS的电压小于第二电源端VDD的电压。所述像素驱动电路还可以包括：第三复位电路4，第三复位电路4连接所述第四节点N4、第二初始信号端Vinit2，用于响应一控制信号将所述第二初始信号端Vinit2的信号传输到所述第四节点N4。其中，向第四节点N4写入初始信号可以消除发光二极管内部发光界面上没有复合的载流子，缓解发光二极管的老化。
本示例性实施例中，如图6所示，所述控制电路5可以包括：第五晶体管T5、第六晶体管T6，第五晶体管T5的栅极连接所述使能信号端EM，第一级连接所述第二电源端VDD，第二极连接所述第二节点N2；第六晶体管T6的栅极连接所述使能信号端EM，第一极连接所述第三节点N3，第二极连接所述第四节点N4。所述耦合电路6可以包括：第三电容C3，第三电容C3连接于所述第二电源端VDD和所述第一节点N1之间。
本示例性实施例中，如图6所示，所述阈值补偿电路8的导通电平和所述数据写入电路7的导通电平极性可以相反；所述阈值补偿电路8还可以连接第二栅极驱动信号端G2，所述阈值补偿电路8用于响应所述第二栅极驱动信号端G2的信号以连接所述第一节点N1和所述第三节点N3；其中，所述第一栅极驱动信号端G1的信号和所述第二栅极驱动信号端G2的信号极性可以相反。所述数据写入电路7可以包括：第四晶体管T4，第四晶体管T4的栅极连接所述第一栅极驱动信号端G1，第一极连接所述数据信号端Vdata，第二极连接所述第二节点N2；所述阈值补偿电路8可以包括：第二晶体管T2，第二晶体管T2的栅极连接所述第二栅极驱动信号端G2，第一极连接所述第一节点N1，第二极连接所述第三节点N3；其中，所述第四晶体管T4可以为P型晶体管，例如，第四晶体管T4可以为P型低温多晶体硅晶体管，低温多晶体硅晶体管具有较高的载流子迁移率，从而可以提高第四晶体管T4的响应速度；所述第二晶体管T2可以为N型晶体管，例如，第二晶体管T2可以为氧化物晶体管，第二晶体管T2的半导体材料可以为氧化铟镓锌。将第二晶体管T2设置为氧化物晶体管可以降低该像素驱动电路在发光节点第一节点N1通过第二晶体管的漏电流。
应该理解的是，在其他示例性实施例中，第四晶体管T4和第二晶体管T2也可以同为N型晶体管或P型晶体管，相应的，第四晶体管T4和第二晶体管T2也可以共用同一栅极驱动信号端。
本示例性实施例中，如图6所示，所述第三复位电路4还可以连接第三复位信号端Re3，所述第三复位电路4可以用于响应所述第三复位信号端Re3的信号将所述第二初始信号端Vinit2的信号传输到所述第四节点 N4。所述第三复位电路4可以包括：第七晶体管T7，第七晶体管T7的栅极连接所述第三复位信号端Re3，第一极连接所述第二初始信号端Vinit2，第二极连接所述第四节点N4。其中，第七晶体管T7可以为P型晶体管，例如，第七晶体管T7可以为P型低温多晶体硅晶体管，低温多晶体硅晶体管具有较高的载流子迁移率，从而第七晶体管T7具有较快的响应速度。
本示例性实施例中，如图6所示，第八晶体管T8的第一极和第五晶体管T5的第一极分别连接不同的电源端，应该理解的是，在其他示例性实施例中，如图7所示，为本公开像素驱动电路另一种示例性实施例中的结构示意图，第八晶体管T8的第一极和第五晶体管T5的第一极可以连接同一电源端，即所述第二电源端VDD可以共用所述第一电源端VGH。
如图8所示，为图7中像素驱动电路一种驱动方法中各节点的时序图，其中，G1表示第一栅极驱动信号端的时序，G2表示第二栅极驱动信号端的时序，Re1表示第一复位信号端的时序，Re3表示第三复位信号端的时序，EM表示使能信号端的时序。该像素驱动电路驱动方法可以包括四个阶段：复位阶段t1、阈值补偿阶段t2、缓冲阶段t3、发光阶段t4。其中，在复位阶段t1：使能信号端EM、第一复位信号端Re1、第一栅极驱动信号端输出高电平信号，第二栅极驱动信号端G2、第三复位信号端Re3输出低电平信号，第一晶体管T1、第七晶体管T7、第八晶体管T8导通，第一初始信号端Vinit1向第一节点N1输入第一初始信号，第一电源端VDD 向第二节点N2输入电源信号，第二初始信号端Vinit2向第四节点输入第二初始信号，其中，第一初始信号和第二初始信号的电压可以相同或不同。在阈值补偿阶段t2：使能信号端EM、第二栅极驱动信号端G2、第三复位信号端输出高电平信号，第一复位信号端Re1、第一栅极驱动信号端G1 输出低电平信号，第二晶体管T2、第四晶体管T4导通，数据信号端Vdata向第一节点N1写入补偿电压Vdata+Vth，其中，Vdata为数据信号端的电压，Vth为驱动晶体管的阈值电压。在缓冲阶段t3：使能信号端EM、第三复位信号端Re3、第一栅极驱动信号端G1输出高电平信号，第二栅极驱动信号端G2、第一复位信号端Re1输出低电平信号，所有晶体管均关断。在发光阶段t4：第三复位信号端Re3、第一栅极驱动信号端G1输出高电平信号，使能信号端EM、第二栅极驱动信号端G2、第一复位信号端 Re1输出低电平信号，第五晶体管T5、第六晶体管T6导通，驱动晶体管 T3在第三电容C3存储的电压Vdata+Vth作用下发光。应该理解的是，在其他示例性实施例中，该驱动方法还可以不包括缓冲阶段；第一晶体管T1和第七晶体管T7还可以在不同阶段导通。在阈值补偿阶段t2，第一栅极驱动信号端G1的有效电平(低电平)时长可以小于第二栅极驱动信号端 G2的有效电平(高电平)时长，在该阈值补偿阶段t2，第一栅极驱动信号端G1可以扫描一行像素驱动电路，第二栅极驱动信号端G2可以逐行扫描多行像素驱动电路，例如两行像素驱动电路。
如图9所示，为图7中像素驱动电路在图8所示驱动方法中第一节点、第二节点、第三节点的仿真时序图，N1表示第一节点N1的时序图，N2 表示第二节点N2的时序图，N3表示第三节点N3的时序图，其中，图9 具体示出了图7所示像素驱动电路在四种数据信号下各个节点的时序图，图9中复位阶段t1需要对该四种数据信号下的第一节点N1进行复位，本示例性实施例以两种数据信号下各个节点的时序进行说明。如图9所示，在第一数据信号下，各个节点的时序如曲线Vda1所示，在第二数据信号下，各个节点的时序如曲线Vda2所示。如图9所示，由于第一数据信号和第二数据信号的电压不同，在复位阶段t1前，第一节点N1的电压不同，第三节点N3的电压也不相同，第二节点的电压均为第一电源端VDD的电压；在复位阶段t1，第一节点N1在两种数据信号下的电压均下拉到第一初始信号的电压，同时第二节点N2的电压也被初始化到第一电源端VDD 的电压，从而在复位阶段结束时，第一数据信号下驱动晶体管的栅源电压差等于第二数据信号下驱动晶体管的栅源电压差，从而该像素驱动电路能够改善由于不同数据信号下驱动晶体管栅源电压差不同而造成的残像问题。
本示例性实施例还提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，其中，所述方法包括：
在复位阶段，利用所述第一复位电路2将第一初始信号端Vinit1的信号传输到第一节点N1，同时利用所述第二复位电路3将所述第一电源端 VGH的信号传输到所述第二节点N2。该像素驱动方法在上述内容中已经做出详细说明，此处不再赘述。
本示例性实施例还提供一种显示面板，该显示面板可以包括上述的像素驱动电路。其中，该显示面板可以应用于手机、平板电脑、电视等显示装置。
如图1所示，相关技术中，第一节点N1与栅极驱动信号端G1之间具有寄生电容，如图2所示，在阈值补偿阶段t2结束时，栅极驱动信号端 G1的信号从高电平变为低电，在该寄生电容耦合作用下，第一节点N1的电压被栅极驱动信号端G1拉低，从而使得数据信号端的最大电压无法实现0灰阶(黑画面)的显示，或者说如果需要正常显示0灰阶需要数据信号端提供更大的电压信号。
基于此，本示例性实施例提供一种像素驱动电路，如图10所示，为本公开像素驱动电路一种示例性实施例的结构图，其中，所述像素驱动电路可以包括：驱动晶体管T3、数据写入电路7、阈值补偿电路8、第一电容C1、第二电容C2，驱动晶体管T3的栅极连接第一节点N1，第一极连接第二节点N2，第二极连接第三节点N3；数据写入电路7连接所述第二节点N2、数据信号端Vdata，用于响应第一栅极驱动信号端G1的信号将所述数据信号端Vdata的信号传输到所述第二节点N2；阈值补偿电路8连接所述第一节点N1、第三节点N3、第二栅极驱动信号端G2，用于响应所述第二栅极驱动信号端G2的信号以连通所述第一节点N1和所述第三节点 N3；第一电容C1连接于所述第一节点N1和所述第一栅极驱动信号端G1 之间；第二电容C2连接于所述第一节点N1和所述第二栅极驱动信号端G2之间；其中，所述数据写入电路7的导通电平为低电平，所述阈值补偿电路8的导通电平为高电平，且所述第一电容C1的电容值大于所述第二电容C2的电容值。
本示例性实施例中，在阈值补偿阶段，第一栅极驱动信号端G1可以输出低电平信号，第二栅极驱动信号端G2可以输出高电平信号，从而实现向第一节点N1写入补偿电压Vdata+Vth，Vdata为数据信号端的电压， Vth为驱动晶体管T3的阈值电压。阈值补偿阶段结束后，第一栅极驱动信号端G1的信号从低电平变为高电平，在第一电容C1耦合作用下，第一节点N1被第一栅极驱动信号端G1拉高；第二栅极驱动信号端G2的信号从高电平变为低电平，在第二电容C2耦合作用下，第一节点N1被第二栅极驱动信号端G2拉低，由于第一电容C1的电容值大于第二电容C2的电容值，因此，第一节点N1总体被拉高。从而与该像素驱动电路对应设置的源极驱动电路仅需要向数据信号端提供较小的电压信号即可实现该像素驱动电路的极限灰阶(最小灰阶或最大灰阶)显示，即应用该像素驱动电路的显示面板可以具有较小的功耗。
本示例性实施例中，驱动晶体管T3可以为P型晶体管，例如，驱动晶体管可以为P型低温多晶硅晶体管，当驱动晶体管T3为P型晶体管时，第一节点N1的电压越大驱动晶体管T3的输出电流越小，即该像素驱动电路能够降低0灰阶下源极驱动电路输出的数据信号电压。应该理解的是，在其他示例性实施例中，驱动晶体管T3也可以为N型晶体管，当驱动晶体管T3为N型晶体管时，第一节点N1电压越大驱动晶体管T3的输出电流越大，即该像素驱动电路能够降低最大灰阶下源极驱动电路输出的数据信号电压。
本示例性实施例中，所述第一电容C1的电容值为C1，所述第二电容 C2的电容值为C2，C1/C2可以大于等于1.5且小于等于4，例如，C1/C2 可以为1.5、2、2.3、2.5、3、3.5、4。其中，C1/C2的值越大第一节点N1 被上拉的效果越明显。
Figure GDA0003630709840000191
Figure GDA0003630709840000201
如上表所示，Vdata-L0表示0灰阶下各种颜色子像素所需数据信号的电压，ΔV表示源极驱动电路的最大输出电压和0灰阶下所需最大数据信号的电压之差，其中，源极驱动电路的最大输出电压为6.89V。其中，C1/C2 为1.35、1.73、2.05、2.3所对应的多组数据为同一设计结构(除C1/C2不同以外，其他结构相同)下的多组数据，C1/C2为2.2所对应的数据为另一设计结构下的数据，根据该表可以看出，在同一设计结构下，C1/C2越大，第一节点N1被上拉的效果越明显，从而0灰阶下所需数据信号的电压越小。
本示例性实施例中，如图10所示，所述数据写入电路7可以包括：P 型的第四晶体管T4，例如，第四晶体管T4可以为P型的低温多晶体硅晶体管，第四晶体管T4的栅极连接所述第一栅极驱动信号端G1，第一极连接所述第二节点N2，第二极连接所述数据信号端Vdata；所述阈值补偿电路8可以包括：N型的第二晶体管T2，例如，第二晶体管T2可以为N型的氧化物晶体管，该氧化物晶体管的半导体材料可以为氧化铟镓锌，第二晶体管T2的栅极连接所述第二栅极驱动信号端G2，第一极连接所述第一节点N1，第二极连接所述第三节点N3。
本示例性实施例中，如图11所示，为本公开像素驱动电路另一种示例性实施例的结构示意图，所述像素驱动电路还可以包括：控制电路5、耦合电路6，控制电路5可以连接第二电源端VDD、第二节点N2、第三节点N3、第四节点N4、使能信号端EM，控制电路5可以用于响应所述使能信号端EM的信号将所述第二电源端VDD的信号传输到所述第二节点 N2，以及用于响应所述使能信号端EM的信号以连通所述第三节点N3和所述第四节点N4；耦合电路6可以连接于所述第一节点N1和所述第二电源端VDD之间。应该理解的是，在其他示例性实施例中，控制电路5还可以用于响应所述使能信号端EM的信号将所述第二电源端VDD的信号传输到所述第三节点N3，以及用于响应所述使能信号端EM的信号以连通所述第二节点N2和所述第四节点N4。
本示例性实施例中，如图11所示，所述像素驱动电路还可以包括：第一复位电路2，第一复位电路2可以连接所述第一节点N1、第一初始信号端Vinit1、第一复位信号端Re1，第一复位电路2可以用于响应所述第一复位信号端Re1的信号将所述第一初始信号端Vinit1的信号传输到所述第一节点N1。
本示例性实施例中，如图11所示，所述第四节点N4可以用于连接一发光单元OLED，所述像素驱动电路还可以包括：第三复位电路4，第三复位电路4连接所述第四节点N4、第二初始信号端Vinit2、第三复位信号端Re3，第三复位电路4可以用于响应所述第三复位信号端Re3的信号将所述第二初始信号端Vinit2的信号传输到所述第四节点N4。发光单元 OLED的另一端可以连接第三电源端VSS，发光单元OLED可以为发光二极管。向第四节点N4写入初始信号可以消除发光二极管内部发光界面上没有复合的载流子，缓解发光二极管的老化。
本示例性实施例中，如图11所示，所述耦合电路6可以包括：第三电容C3，第三电容C3连接于所述第一节点N1和所述第二电源端VDD之间；其中，所述第三电容C3的电容值可以大于所述第一电容C1的电容值，且所述第三电容C3的电容值可以大于所述第二电容C2的电容值。将第三电容C3设置为较大的电容值可以增加第三电容C3的存储电荷能力，从而可以增加发光阶段的最大持续时长。所述控制电路5可以包括：第五晶体管 T5、第六晶体管T6，第五晶体管T5的栅极连接所述使能信号端EM，第一极连接所述第二电源端VDD，第二极连接所述第二节点N2；第六晶体管T6的栅极连接所述使能信号端EM，第一极连接所述第三节点N3，第二极连接所述第四节点N4。所述第一复位电路2可以包括：第一晶体管 T1，第一晶体管T1的栅极连接所述第一复位信号端Re1，第一极连接所述第一初始信号端Vinit1，第二极连接所述第一节点N1；所述第三复位电路4可以包括：第七晶体管T7，第七晶体管T7的栅极连接所述第三复位信号端Re3，第一极连接所述第二初始信号端Vinit2，第二极连接所述第四节点N4。其中，第一晶体管T1、第二晶体管T2可以为N型晶体管，该N型晶体管的半导体材料可以为氧化铟镓锌，氧化物晶体管具有较小的关断漏电流，从而可以降低发光阶段第一节点N1通过第一晶体管T1、第二晶体管T2的漏电流。第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以P型晶体管，例如，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为P型低温多晶体硅晶体管，低温多晶体硅晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。
如图12所示，为本公开像素驱动电路另一种示例性实施例的结构示意图。所述像素驱动电路还可以包括：第二复位电路3，第二复位电路3 可以连接所述第二节点N2、第一电源端VGH，第二复位电路3可以用于响应一控制信号将所述第一电源端VGH的信号传输到所述第二节点N2。本示例性实施例中，第一复位电路的导通电平和第三复位电路的导通电平可以极性相反，第一复位信号端Re1的信号和第三复位信号端Re3的极性可以相反，所述第二复位电路3的导通电平与所述第一复位电路2的导通电平可以极性相反；所述第二复位电路3还可以连接所述第三复位信号端 Re3，所述第二复位电路3可以用于响应所述第三复位信号端Re3的信号将所述第一电源端VGH的信号传输到所述第二节点N2。
本示例性实施例中，像素驱动电路中驱动晶体管的栅极和源极之间存在寄生电容，像素驱动电路在复位阶段，驱动晶体管的栅极电压被初始化到初始电压，在上述寄生电容耦合作用下，驱动晶体管的源极电压也相应发生变化。在复位阶段对不同灰阶复位时，驱动晶体管栅极电压的变化量不同，从而驱动晶体管源极电压的变化量也不同，进而导致复位阶段完成后驱动晶体管Vgs(栅极源极电压差)不同。同时由于驱动晶体管的Vgs 会影响其阈值电压，从而显示面板会发生残像问题。例如，当显示面板从黑白画面转变为同一灰阶画面时，由于黑白画面对应像素点中驱动晶体管的阈值电压不同，从而导致转变为同一灰阶画面后，上一帧黑白画面所在区域会分别显示不同的灰度，即出现残像问题。本示例性实施例中，像素驱动电路可以在复位阶段，利用第一复位电路2将所述第一初始信号端Vinit1的信号传输到所述第一节点N1，同时，利用第二复位电路3将所述第一电源端VGH的信号传输到所述第二节点N2，从而使得在不同数据信号下，该像素驱动电路均可以将驱动晶体管的栅源电压差复位到同一值，从而改善了显示面板残像的问题。
本示例性实施例中，所述第二复位电路3可以包括：第八晶体管T8，第八晶体管T8的栅极连接所述第三复位信号端Re3，第一极连接所述第一电源端VGH，第二极连接所述第二节点N2；其中，第八晶体管T8可以为P型晶体管。应该理解的是，在其他示例性实施例中，第二复位电路的导通电平可以和第一复位电路的导通电平极性相同，第二复位电路可以连接第一复位信号端，第二复位电路可以用于响应第一复位信号端的信号将第一电源端VGH的信号传输到第二节点。相应的，第八晶体管可以为N 型晶体管，该N型晶体管的半导体材料可以为氧化铟镓锌。所述第一电源端VGH还可以共用所述第二电源端VDD，例如，第二复位电路可以连接第二电源端VDD。
如图13所示，为图12中像素驱动电路一种驱动方法中各节点的时序图。其中，G1表示第一栅极驱动信号端的时序，G2表示第二栅极驱动信号端的时序，Re1表示第一复位信号端的时序，Re3表示第三复位信号端的时序，EM表示使能信号端的时序。该像素驱动电路驱动方法可以包括四个阶段：复位阶段t1、阈值补偿阶段t2、缓冲阶段t3、发光阶段t4。其中，在复位阶段t1：使能信号端EM、第一复位信号端Re1、第一栅极驱动信号端输出高电平信号，第二栅极驱动信号端G2、第三复位信号端Re3 输出低电平信号，第一晶体管T1、第七晶体管T7、第八晶体管T8导通，第一初始信号端Vinit1向第一节点N1输入第一初始信号，第一电源端 VDD向第二节点N2输入电源信号，第二初始信号端Vinit2向第四节点输入第二初始信号，其中，第一初始信号和第二初始信号的电压可以相同或不同。在阈值补偿阶段t2：使能信号端EM、第二栅极驱动信号端G2、第三复位信号端输出高电平信号，第一复位信号端Re1输出低电平信号，阈值补偿阶段t2的至少部分时段第一栅极驱动信号端G1输出低电平信号，第二晶体管T2、第四晶体管T4导通，数据信号端Vdata向第一节点N1 写入补偿电压Vdata+Vth，其中，Vdata为数据信号端的电压，Vth为驱动晶体管的阈值电压。在缓冲阶段t3：使能信号端EM、第三复位信号端Re3、第一栅极驱动信号端G1输出高电平信号，第二栅极驱动信号端G2、第一复位信号端Re1输出低电平信号，所有晶体管均关断。在发光阶段t4：第三复位信号端Re3、第一栅极驱动信号端G1输出高电平信号，使能信号端EM、第二栅极驱动信号端G2、第一复位信号端Re1输出低电平信号，第五晶体管T5、第六晶体管T6导通，驱动晶体管T3在电容C存储的电压Vdata+Vth作用下发光。本示例性实施例中，在阈值补偿阶段t2，第一栅极驱动信号端G1的有效电平(低电平)时长可以小于第二栅极驱动信号端G2的有效电平(高电平)时长，在该阈值补偿阶段t2，第一栅极驱动信号端G1可以扫描一行像素驱动电路，第二栅极驱动信号端G2可以逐行扫描多行像素驱动电路，例如，第二栅极驱动信号端G2可以逐行扫描两行像素驱动电路。应该理解的是，在其他示例性实施例中，该驱动方法还可以不包括缓冲阶段；第一晶体管T1和第七晶体管T7还可以在不同阶段导通。第一栅极驱动信号端G1的有效电平(低电平)时长还可以等于第二栅极驱动信号端G2的有效电平(高电平)时长。
如图14所示，为本公开像素驱动电路另一种示例性实施例的结构示意图，该像素驱动电路还可以包括第四电容C4，第四电容C4第一电极可以连接于第二节点N2上，该像素驱动电路在发光阶段，第二电源端VDD 可以向第四电容C4充电，在复位阶段起始时刻，第四电容C4可以维持第二节点N2的高电平，从而该设置可以加快复位阶段第一电源端VGH向第二节点N2写入高电平信号的速度。第四电容C4的第二电极可以连接第五节点N5，当第五节点N5的等电位导电部在阈值补偿阶段前或起始阶段有下拉动作时，第五节点N5会对第二节点N2有下拉作用，从而导致显示面板不同位置上的第二节点N2电压存在差异。例如，第五节点N5的等电位导电部可以为用于提供第一栅极驱动信号端G1的第一栅线，第一栅线可以与第二节点N2的等电位导电部部分重合，从而第一栅线的部分结构可以用于形成第四电容C4的第二电极，第一栅线在阈值补偿阶段的起始阶段从高电平变为低电平，从而第一栅线会拉低第二节点N2的电压。本示例性实施例可以尽量减小第二节点N2的等电位导电部和第一栅线的交叠面积，以降低第一栅线对第二节点N2的下拉作用。其中，第四电容C4 的电容值C4可以小于第二电容C2的电容值，第四电容C4可以为0.5fF-4fF，例如，0.5fF、2fF、4fF。第四电容C4的电容值C4还可以小于第一电容 C1电容值的一半，例如，第四电容C4的电容值C4可以为第一电容C1 电容值的1/3、1/4、1/5等。
本示例性实施例中，如图12、14所示，该像素驱动电路需要在阈值补偿阶段导通驱动晶体管T3，因此，第一初始信号端Vinit1与第一电源端 VGH的电压差Vinit1-Vgh需要小于驱动晶体管T3的阈值电压Vth，其中， Vinit1为第一初始信号端的电压，Vgh为第一电源端VGH的电压。其中， Vinit1可以为-2～-6V，例如，-2V、-3V、-4V、-5V、-6V等。Vinit1-Vgh可以小于a*Vth，a可以为2～7，例如，a可以为2、4、6、7；Vth可以为 -2～-5V，例如-2V、-3V、-5V等。Vgh可以大于1.5倍的Vth，例如，Vgh 可以为Vth的1.6倍、1.8倍、2倍等。
如图15所示，为本公开显示面板一种示例性实施例中像素驱动电路的分布图。相邻两列像素电路可以与同一列向延伸的第一电源线VGH连接，该第一电源线VGH用于向像素驱动电路提供第一电源端，且该第一电源线VGH可以位于上述相邻两列像素驱动电路之间。如图15所示，在同一像素行中，相邻列的两个像素电路可以镜像设置，以方便布线。
如图16所示，为本公开显示面板另一种示例性实施例中像素驱动电路的分布图。相邻两行像素电路可以与同一行向延伸的第一电源线VGH 连接，该第一电源线VGH用于向像素驱动电路提供第一电源端，且该第一电源线VGH可以位于上述相邻两行像素驱动电路之间。如图16所示，在同一像素行中，相邻列的两个像素电路可以镜像设置，以方便布线。
如图17所示，为本公开显示面板另一种示例性实施例中像素驱动电路的分布图。该显示面板可以包括多个阵列分布的像素驱动电路P，多条第一电源线VGH11、VGH12、VGH21、VGH22，第一电源线VGH11、VGH12、 VGH21、VGH22均可以用于提供第一电源端。如图17所示，第一电源线 VGH11、VGH12沿列方向延伸，第一电源线VGH21、VGH22沿行方向延伸，相邻两行像素电路可以与同一行向延伸的第一电源线连接，该第一电源线VGH可以位于上述相邻两行像素驱动电路之间，沿列方向延伸的第一电源线可以连接与其相交的多条沿行方向延伸的第一电源线相交，从而多条电源线可以形成网格结构。其中，沿列方向延伸的第一电源线可以位于红色像素驱动电路所在的区域内。此外，在同一像素行中，相邻列的两个像素电路可以镜像设置，以方便布线。
本示例性实施例还提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，其中，包括：
在复位阶段，向所述使能信号端EM、第一复位信号端Re1、第一栅极驱动信号端G1输入高电平信号，向所述第二栅极驱动信号端G2、第三复位信号端Re3输入低电平信号；
在阈值补偿阶段：向所述使能信号端EM、第二栅极驱动信号端G2、第三复位信号端Re3输入高电平信号，向所述第一复位信号端Re1、第一栅极驱动信号端G1输入低电平信号；
在发光阶段：向所述第三复位信号端Re3、第一栅极驱动信号端G1 输入高电平信号，向所述使能信号端EM、第二栅极驱动信号端G2、第一复位信号端Re1输入低电平信号。
该驱动方法在上述内容中已经做出详细说明，此处不再赘述。
本示例性实施例还提供一种显示面板，其中，所述显示面板可以包括上述的像素驱动电路。该显示面板可以应用于手机、平板电脑、电视等显示装置。该显示面板中的像素驱动电路可以如图10所示，其中，该显示面板可以包括依次层叠设置的衬底基板、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层，其中，上述层级结构之间还可以设置有绝缘层。如图18-25所示，图18为本公开显示面板一种示例性实施例的部分结构版图，图19为图18中第一导电层的结构版图，图20为图18中第二导电层的结构版图，图21为图18中第二有源层的结构版图，图22 为图18中第三导电层的结构版图，图23为图18中第四导电层的结构版图，图24为图18中第一导电层、第二导电层、第二有源层的结构版图，图25为图18中第一导电层、第二导电层、第二有源层、第三导电层的结构版图。
如图18、19、24所示，第一导电层可以包括第一导电部11和所述第一栅线G1，所述第一导电部11可以用于形成所述驱动晶体管T3的栅极，所述第一栅线G1在所述衬底基板上的正投影可以沿第一方向X延伸，第一栅线G1可以连接第四晶体管T4的栅极，例如，第一栅线G1的部分结构可以用于形成第四晶体管的栅极。
如图18、20、24所示，所述第二导电层可以包括所述第二栅线2G2，所述第二栅线2G2在所述衬底基板上的正投影可以沿所述第一方向X延伸，第二栅线2G2可以连接第二晶体管的栅极，例如，第二栅线2G2的部分结构可以用于形成第二晶体管的底栅。
如图18、21、24所示，所述第二有源层可以包括第一有源部71、第二有源部72、第三有源部73，所述第二有源部72连接于所述第一有源部 71和所述第三有源部73之间，所述第一有源部71可以用于形成所述第二晶体管T2的沟道区，所述第二栅线2G2在所述衬底基板上的正投影可以覆盖所述第一有源部71在所述衬底基板上的正投影。第二有源层的材料可以为氧化铟镓锌。
如图18、22、25所示，所述第三导电层可以包括所述第三栅线3G2，所述第三栅线3G2在所述衬底基板上的正投影可以沿所述第一方向X延伸，所述第三栅线3G2在所述衬底基板的正投影可以覆盖所述第一有源部71 在所述衬底基板上的正投影，第三栅线3G2的部分结构可以用于形成第二晶体管的顶栅。该显示面板可以以第三导电部为掩膜版对第二有源层进行导体化处理，即第二有源层被第三导电层覆盖的区域形成晶体管的沟道区，第二有源层未被第三导电层覆盖的区域形成导体结构。
如图18、23所示，所述第四导电层可以包括连接部41，所述连接部 41可以通过过孔H1连接所述第一导电部11，通过过孔H2连接所述第三有源部73。
如图26所示，为图18中沿虚线A的部分剖视图，该显示面板还可以包括第一绝缘层92、第二绝缘层93、第三绝缘层94、介电层95，其中，衬底基板91、第一导电层、第一绝缘层92、第二导电层、第二绝缘层93、第二有源层、第三绝缘层94、第三导电层、介电层95、第四导电层依次层叠设置。第一绝缘层92、第二绝缘层93、第三绝缘层94可以包括氧化硅层。介电层95可以包括氮化硅层。第四导电层的材料可以包括金属材料，例如可以是钼，铝，铜，钛，铌，其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。第一导电层、第二导电层、第三导电层的材料可以是钼，铝，铜，钛，铌，其中之一或者合金，或者钼/钛合金或者叠层等。
如图18-26所示，所述第一栅线G1可以包括第一延伸部G11，所述第一延伸部G11在所述衬底基板上的正投影可以与所述第三有源部73在所述衬底基板上的正投影重合，所述第一延伸部G11可以用于形成所述第一电容C1的第一电极，所述第三有源部73可以用于形成所述第一电容 C1的第二电极。所述第二栅线2G2可以包括第二延伸部2G22，所述第二延伸部2G22在所述衬底基板上的正投影可以与所述第二有源部72在所述衬底基板上的正投影重合，且所述第三栅线3G2在所述衬底基板上的正投影位于所述第二有源部72在所述衬底基板上的正投影的一侧，即第三栅线3G2在所述衬底基板上的正投影与第二有源部72在所述衬底基板上的正投影不交叠，例如，如图18所示，所述第三栅线3G2在所述衬底基板上的正投影可以位于所述第二有源部72在所述衬底基板上的正投影在第二方向Y上的一侧，第二方向Y可以与第一方向X相交，例如，第二方向Y可以与第一方向X垂直。第二电容C2的第一电极可以包括所述第二延伸部2G22，第二电容C2的第二电极可以包括第二有源部72；所述第三栅线3G2可以包括第三延伸部3G23，所述连接部41可以包括第四延伸部 414，所述第三延伸部3G23在所述衬底基板上的正投影可以与所述第四延伸部414在所述衬底基板上的正投影重合，所述第二电容C2的第一电极还可以包括第三延伸部3G23，第二电容C2的第二电极还可以包括第四延伸部414。述第三有源部73在所述衬底基板上的正投影在所述第一方向X 上的尺寸可以大于所述第二有源部72在所述衬底基板上的正投影在所述第一方向X上的尺寸，该设置可以增加第一电容C1的电容值，其中，本示例性实施例可以通过调节第三有源部73在衬底基板上的正投影在所述第一方向X上的尺寸调节第一电容的电容值，第三有源部73在衬底基板上的正投影在所述第一方向X上的尺寸可以为5um-20um，例如，5um、9.7um、12um、15.55um、50um。此外，本示例性实施例还可以通过调节第一绝缘层92、第二绝缘层93位于第三有源部73处的厚度调节第一电容 C1的电容值，例如，本示例性实施例可以减薄位于第三有源部73处的第一绝缘层92和/或第二绝缘层93的厚度以增加第一电容C1的电容值。本示例性实施例还可以通过调节第四延伸部414在衬底基板上的正投影在第一方向X上的尺寸调节第二电容的电容值，第四延伸部414在衬底基板上的正投影在第一方向X上的尺寸越小，第二电容的电容值越小，第四延伸部414在衬底基板上的正投影在第一方向上的尺寸可以为2um-4um，例如， 4um、3.7um、3.5um、2.95um、2.2um、2um。此外，本示例性实施例还可以通过调节第第二延伸部2G22在衬底基板上的正投影在第二方向Y上的尺寸调节第二电容的电容值，第二延伸部2G22在衬底基板上的正投影在第二方向Y上的尺寸越小，第二电容的电容值越小。
需要说明的是，如图18、26所示，在第四延伸部414所处的区域内，第三栅线3G2在衬底基板正投影覆盖第二栅线2G2在衬底基板正投影，虽然，该区域内的第二栅线2G2在衬底基板上的正投影与第四延伸部414在衬底基板上的正投影交叠，但是由于第三栅线3G2的屏蔽作用，该区域内第二栅线2G2在衬底基板上正投影的面积变化并不会影响第二电容的电容值。同理，在第一延伸部G11所处的区域内，第三有源部73在衬底基板上的正投影覆盖连接部41在衬底基板上的正投影，虽然，该区域内的连接部41在衬底基板上的正投影与第一延伸部G11在衬底基板上的正投影交叠，但是由于第三有源部73的屏蔽作用，该区域内连接部41在衬底基板上正投影的面积变化并不会影响第一电容的电容值。
如图27-45所示，为本公开像素驱动电路另一组示例性实施例的说明附图。
在本公开实施例中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
本领域技术人员可以理解，本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
图27和图28为本公开示例性实施例的两种像素电路的结构示意图，如图27和图28所示，本公开实施例提供的像素电路包括：驱动子电路、第一复位子电路、第二复位子电路和发光元件。
其中，驱动子电路分别与第一节点N1、第二节点N2和第三节点N3 连接，被配置为响应于第一节点N1的控制信号，在第二节点N2和第三节点N3之间产生驱动电流；
第一复位子电路分别与第一复位信号线INIT1和发光元件的阳极端连接，还与第一发光控制信号线EM1或者第二复位控制信号线Reset2连接，被配置为响应于第一发光控制信号线EM1或者第二复位控制信号线 Reset2的信号，向发光元件的阳极端写入第一复位信号线INIT1提供的第一复位信号；
第二复位子电路分别与第一复位控制信号线Reset1和第二复位信号线 INIT2连接，还与第二节点N2或第三节点N3连接，被配置为响应于第一复位控制信号线Reset1的信号，向驱动子电路的第一极或第二极写入第二复位信号线INIT2提供的第二复位信号；第二复位信号大于第一复位信号。
在一些示例性实施方式中，第二复位信号的绝对值大于驱动子电路的阈值电压的1.5倍。
在一些示例性实施方式中，第二复位信号的幅值大于0。
示例性的，第二复位信号一般为4～10V的复位电压，第一复位信号一般为-2V～-6V的复位电压，驱动子电路的阈值电压一般为-5V～-2V，可选地，驱动子电路的阈值电压可以为-3V。
在一些示例性实施方式中，如图27和图28所示，所述像素电路还包括写入子电路、补偿子电路、第一发光控制子电路和第二发光控制子电路。
其中，写入子电路分别与第二扫描信号线G2、数据信号线Data和第二节点N2连接，被配置为响应于第二扫描信号线G2的信号，向第二节点 N2写入数据信号线Data的数据信号。
补偿子电路分别与第一电源线VDD、第一扫描信号线G1、第一节点N1和第三节点N3连接，被配置为响应于第一扫描信号线G1的信号，将第三节点N3的第一复位信号或第二复位信号写入第一节点N1；还被配置为响应于第一扫描信号线G1的信号，对第一节点N1进行补偿。
第一发光控制子电路分别与第一发光控制信号线EM1、第一电源线 VDD和第二节点N2连接，被配置为响应于第一发光控制信号线EM1的信号，向第二节点N2提供第一电源线VDD的信号。
第二发光控制子电路分别与第二发光控制信号线EM2、第三节点N3 和第四节点N4连接，被配置为响应于第二发光控制信号线EM2的信号，将第四节点N4的第一复位信号写入第三节点N3；还被配置为响应于第二发光控制信号线EM2的信号，在第三节点N3和第四节点N4之间允许驱动电流通过。
在一些示例性实施方式中，当第二复位子电路向第二节点N2写入第二复位信号时，驱动子电路还被配置为响应于第一节点N1的控制信号，将第二节点N2的第二复位信号写入第三节点N3。
在一些示例性实施方式中，如图27和图28所示，发光元件的一端与第四节点N4连接，发光元件的另一端与第二电源线VSS连接。
在一些示例性实施方式中，如图29所示，第一复位子电路包括第一晶体管T1。
其中，第一晶体管T1的控制极与第一发光控制信号线EM1或第二复位控制信号线Reset2(图中未示出)连接，第一晶体管T1的第一极与第一复位信号线INIT1连接，第一晶体管T1的第二极与第四节点N4连接。
图29中示出了第一复位子电路的一种示例性结构。本领域技术人员容易理解的是，第一复位子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图30所示，补偿子电路包括第二晶体管T2和第一电容C1。
其中，第二晶体管T2的控制极与所述第一扫描信号线G1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。
第一电容C1的一端与第一节点N1连接，第一电容C1的另一端与第一电源线VDD连接。
图30中示出了补偿子电路的一种示例性结构。本领域技术人员容易理解的是，补偿子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图31所示，驱动子电路包括第三晶体管T3。
其中，第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3 的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。
图31中示出了驱动子电路的一种示例性结构。本领域技术人员容易理解的是，驱动子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图32所示，写入子电路包括第四晶体管T4。
其中，第四晶体管T4的控制极与第二扫描信号线G2连接，第四晶体管T4的第一极与数据信号线Data连接，第四晶体管T4的第二极与第二节点N2连接。
图32中示出了写入子电路的一种示例性结构。本领域技术人员容易理解的是，写入子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图33所示，第一发光控制子电路包括第五晶体管T5。
其中，第五晶体管T5的控制极与第一发光控制信号线EM1连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。
图33中示出了第一发光控制子电路的一种示例性结构。本领域技术人员容易理解的是，第一发光控制子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图34所示，第二发光控制子电路包括第六晶体管T6。
其中，第六晶体管T6的控制极与第二发光控制信号线EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接。
图34中示出了第二发光控制子电路的一种示例性结构。本领域技术人员容易理解的是，第二发光控制子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图35所示，第二复位子电路包括第七晶体管T7。
其中，第七晶体管T7的控制极与复位控制信号线Reset连接，第七晶体管T7的第一极与第二复位信号线INIT2连接，第七晶体管T7的第二极与第二节点N2连接。
在一些示例性实施方式中，如图36所示，第二复位子电路包括第七晶体管T7。
其中，第七晶体管T7的控制极与复位控制信号线Reset连接，第七晶体管T7的第一极与第二复位信号线INIT2连接，第七晶体管T7的第二极与第三节点N3连接。
图35和图36中示出了第二复位子电路的两种示例性结构。本领域技术人员容易理解的是，第二复位子电路的实现方式不限于此，只要能够实现其功能即可。
在一些示例性实施方式中，如图37a或图37b所示，第一复位子电路包括第一晶体管T1，补偿子电路包括第二晶体管T2和第一电容C1，驱动子电路包括第三晶体管T3，写入子电路包括第四晶体管T4，第一发光控制子电路包括第五晶体管T5，第二发光控制子电路包括第六晶体管T6，第二复位子电路包括第七晶体管T7。
其中，第一晶体管T1的控制极与第一发光控制信号线EM1连接，第一晶体管T1的第一极与第一复位信号线INIT1连接，第一晶体管T1的第二极与第四节点N4连接。
第二晶体管T2的控制极与第一扫描信号线G1连接，第二晶体管T2 的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。
第一电容C1的一端与第一节点N1连接，第一电容C1的另一端与第一电源线VDD连接。
第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。
第四晶体管T4的控制极与第二扫描信号线G2连接，第四晶体管T4 的第一极与数据信号线Data连接，第四晶体管T4的第二极与第二节点N2 连接。
第五晶体管T5的控制极与第一发光控制信号线EM1连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。
第六晶体管T6的控制极与第二发光控制信号线EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点 N4连接。
第七晶体管T7的控制极与第一复位控制信号线Reset1连接，第七晶体管T7的第一极与第二复位信号线INIT2连接，第七晶体管T7的第二极与第二节点N2或第三节点N3连接。
图37a和图37b示出了第一复位子电路、补偿子电路、驱动子电路、写入子电路、第一发光控制子电路、第二发光控制子电路、第二复位子电路的两种示例性结构。本领域技术人员容易理解的是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。由于本公开像素电路中晶体管数量较少，因此，像素电路的占用空间较少，由此提高了显示装置的像素分辨率。
在一些示例性实施方式中，第二复位信号线INIT2可以与以下至少之一为同一电压线：第一电源线VDD、第一发光控制信号线EM1、第二发光控制信号线EM2或者第三电源线，第三电源线提供第三电源电压，第三电源电压大于第一复位信号线INIT1提供的第一复位电压。
在一些示例性实施方式中，复位控制信号线Reset的信号的脉冲宽度与第二扫描信号线G2的信号的脉冲宽度大致相同。
在一些示例性实施方式中，第一发光控制信号线EM1的信号脉冲与第二发光控制信号线EM2的信号脉冲相差一个或两个时间单元h，一个时间单元h为一行子像素扫描的时间。
在一些示例性实施方式中，如图38a或图38b所示，第一复位子电路包括第一晶体管T1，补偿子电路包括第二晶体管T2和第一电容C1，驱动子电路包括第三晶体管T3，写入子电路包括第四晶体管T4，第一发光控制子电路包括第五晶体管T5，第二发光控制子电路包括第六晶体管T6，第二复位子电路包括第七晶体管T7。
其中，第一晶体管T1的控制极与第二复位控制信号线Reset2连接，第一晶体管T1的第一极与第一复位信号线INIT1连接，第一晶体管T1的第二极与第四节点N4连接。
第二晶体管T2的控制极与第一扫描信号线G1连接，第二晶体管T2 的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。
第一电容C1的一端与第一节点N1连接，第一电容C1的另一端与第一电源线VDD连接。
第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。
第四晶体管T4的控制极与第二扫描信号线G2连接，第四晶体管T4 的第一极与数据信号线Data连接，第四晶体管T4的第二极与第二节点N2 连接。
第五晶体管T5的控制极与第一发光控制信号线EM1连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。
第六晶体管T6的控制极与第二发光控制信号线EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点 N4连接。
第七晶体管T7的控制极与第一复位控制信号线Reset1连接，第七晶体管T7的第一极与第二复位信号线INIT2连接，第七晶体管T7的第二极与第二节点N2或第三节点N3连接。
图38a和图38b示出了第一复位子电路、补偿子电路、驱动子电路、写入子电路、第一发光控制子电路、第二发光控制子电路、第二复位子电路的另两种示例性结构。本领域技术人员容易理解的是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一些示例性实施方式中，发光元件EL可以为有机发光二极管(Organic LightEmitting Diode，OLED)，也可以为次毫米发光二极管(Mini Light Emitting Diodes)、微发光二极管(Micro Light Emitting Diodes)、量子点发光二极管(Quantum-dot LightEmitting Diodes，QLED)等其他类型的发光二极管。在实际应用中，发光元件EL的结构需要根据实际应用环境来设计确定，在此不作限定。以下均以发光元件EL为有机发光二极管为例进行说明。
在一些示例性实施方式中，第一晶体管T1、第二晶体管T2和第七晶体管T7中的至少一个为第一类型晶体管，第一类型晶体管包括N型晶体管或P型晶体管，第三晶体管T3至第六晶体管T6均为第二类型晶体管，第二类型晶体管包括P型晶体管或N型晶体管，且第二类型晶体管与第一类型晶体管的晶体管类型不同，即当第一类型晶体管为N型晶体管时，第二类型晶体管为P型晶体管，当第一类型晶体管为P型晶体管时，第二类型晶体管为N型晶体管。
在一些示例性实施方式中，如图37a和图37b所示，第一晶体管T1 和第二晶体管T2均为N型薄膜晶体管，第三晶体管T3至第七晶体管T7 均为P型薄膜晶体管。
在一些示例性实施方式中，第一晶体管T1、第二晶体管T2和第七晶体管T7均为N型薄膜晶体管，第三晶体管T3至第六晶体管T6均为P型薄膜晶体管。
在一些示例性实施方式中，如图38a和图38b所示，第二晶体管T2 为N型薄膜晶体管，第一晶体管T1以及第三晶体管T3至第七晶体管T7 均为P型薄膜晶体管。
在一些示例性实施方式中，N型薄膜晶体管可以是低温多晶硅(Low TemperaturePoly Silicon，LTPS)薄膜晶体管(Thin Film Transistor，TFT)， P型薄膜晶体管可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO) 薄膜晶体管；或者，N型薄膜晶体管可以是IGZO薄膜晶体管，P型薄膜晶体管可以为LTPS薄膜晶体管。
在一些示例性实施方式中，第一晶体管T1和第二晶体管T2均为IGZO 薄膜晶体管，第三晶体管T3至第七晶体管T7均为LTPS薄膜晶体管。
本实施例中，铟镓锌氧化物薄膜晶体管与低温多晶硅薄膜晶体管相比，产生的漏电流更少，因此，将第一晶体管T1和第二晶体管T2设置为铟镓锌氧化物薄膜晶体管，可以显著减少发光阶段驱动晶体管控制极的漏电，从而改善显示面板的低频、低亮度闪烁的问题。
在一些示例性实施方式中，第一晶体管T1、第二晶体管T2和第七晶体管T7均为IGZO薄膜晶体管，第三晶体管T3至第六晶体管T6均为LTPS 薄膜晶体管。
在一些示例性实施方式中，第二晶体管T2为IGZO薄膜晶体管，第一晶体管T1以及第三晶体管T3至第七晶体管T7均为LTPS薄膜晶体管。在一些示例性实施方式中，第一电容C1可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本公开对此不作限定。
图39为图37a或图37b所示像素电路在一个扫描周期内的工作时序图。下面以本公开实施例提供的像素电路中第一晶体管T1和第二晶体管T2为 N型晶体管、第三晶体管T3至第七晶体管T7均为P型晶体管为例，结合图37 a所示的像素电路和图39所示的工作时序图，对一个像素电路在一帧周期内的工作过程进行描述。如图37a所示，本公开实施例提供的像素电路包括7个晶体管单元(T1～T7)、1个电容单元(C1)和3个电压线(VDD、 VSS、INIT1，由于第二复位信号线INIT2可以与第一电源线VDD、第一发光控制信号线EM1和第二发光控制信号线EM2中的任一个为同一电压线，所以，第二复位信号线INIT2未计算在上述3个电压线内)，其中，第一电源线VDD持续提供高电平信号，第二电源线VSS持续提供低电平信号，第一复位信号线INIT1提供第一复位电压(初始电压信号)。如图 39所示，其工作过程包括：
第一阶段t1，即复位阶段，第一扫描信号线G1、第二扫描信号线G2、第一复位控制信号线Reset1和第一发光控制信号线EM1为高电平，第二发光控制信号线EM2为低电平。第一发光控制信号线EM1为高电平，使第一晶体管T1导通，将第四节点N4(即发光元件EL的阳极端)复位为第一复位信号线INIT1的第一复位电压。第二发光控制信号线EM2为低电平，使第六晶体管T6导通；第一扫描信号线G1为高电平，使第二晶体管T2导通，将第一节点N1(即第三晶体管T3的栅极及第一电容C1的一端)以及第三节点N3复位为第一复位信号线INIT1的第一复位电压。本阶段，第四晶体管T4、第五晶体管T5和第七晶体管T7保持关闭，如图 41所示。
第二阶段t2，即重置阶段，第一扫描信号线G1、第二扫描信号线G2、第一发光控制信号线EM1和第二发光控制信号线EM2为高电平，第一复位控制信号线Reset为低电平。第二发光控制信号线EM2为高电平，使第六晶体管T6关闭。第一复位控制信号线Reset1为低电平，使第七晶体管 T7导通(本时序是以第七晶体管T7为P型薄膜晶体管为例进行说明，当第七晶体管T7为N型薄膜晶体管时，第一复位控制信号线Reset1在第二阶段t2提供高电平信号，在其他阶段提供低电平信号)，将第二节点N2 复位为第二复位电压，其中，第二复位电压可以为第一电源线VDD、第一发光控制信号线EM1、第二发光控制信号线EM2或者第三电源线提供的电压信号，第二复位电压大于第一复位电压，由于第一节点N1为第一复位信号线INIT1的第一复位电压，第三晶体管T3导通，第一扫描信号线 G1为高电平，第二晶体管T2导通，第二节点N2的电压通过第三晶体管 T3和第二晶体管T2，传递至第一节点N1。本阶段，第四晶体管T4、第五晶体管T5和第六晶体管T6保持关闭，如图42所示。
第三阶段t3，即数据写入阶段，第一扫描信号线G1、第一复位控制信号线Reset1、第一发光控制信号线EM1和第二发光控制信号线EM2为高电平，第二扫描信号线G2为低电平。此时第二扫描信号线G2为低电平，使第四晶体管T4导通，数据信号线Data输出的数据电压信号Vdata通过导通的第四晶体管T4、第三晶体管T3和第二晶体管T2提供至第一节点N1，并将数据信号线Data输出的数据电压信号Vdata与第三晶体管T3的阈值电压Vth之和储存在第一电容C1上。本阶段，第五晶体管T5、第六晶体管T6和第七晶体管T7保持关闭，如图43所示。
第四阶段t4，即发光阶段，第二扫描信号线G2和第一复位控制信号线Reset1为高电平，第一扫描信号线G1、第一发光控制信号线EM1和第二发光控制信号线EM2为低电平。第一发光控制信号线EM1为低电平，使第五晶体管T5导通、第一晶体管T1关闭，第二发光控制信号线EM2 为低电平，使第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向第四节点N4(即发光元件EL的阳极端)提供驱动电压，驱动发光元件EL发光。本阶段，第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7保持关闭，如图44所示。
图40为图38a或图38b所示像素电路在一个扫描周期内的工作时序图。下面以本公开实施例提供的像素电路中第二晶体管T2为N型晶体管、第一晶体管T1以及第三晶体管T3至第七晶体管T7均为P型晶体管为例，结合图38a所示的像素电路和图40所示的工作时序图，对一个像素电路在一帧周期内的工作过程进行描述。如图38a所示，本公开实施例提供的像素电路包括7个晶体管单元(T1～T7)、1个电容单元(C1)和3个电压线(VDD、VSS、INIT1，由于第二复位信号线INIT2可以与第一电源线 VDD、第一发光控制信号线EM1和第二发光控制信号线EM2中的任一个为同一电压线，所以，第二复位信号线INIT2未计算在上述3个电压线内)，其中，第一电源线VDD持续提供高电平信号，第二电源线VSS持续提供低电平信号，第一复位信号线INIT1提供第一复位电压(初始电压信号)。如图40所示，其工作过程包括：
第一阶段A1，即复位阶段，第一扫描信号线G1、第二扫描信号线G2、第一复位控制信号线Reset1和第一发光控制信号线EM1为高电平，第二复位控制信号线Reset2和第二发光控制信号线EM2为低电平。第一晶体管T1、第六晶体管T6和第二晶体管T2导通，将第四节点N4(即发光元件EL的阳极端)、第三节点N3以及第一节点N1(即第三晶体管T3的栅极及第一电容C1的一端)复位为第一复位信号线INIT1的第一复位电压。本阶段，第四晶体管T4、第五晶体管T5和第七晶体管T7保持关闭。
第二阶段A2，即重置阶段，第一扫描信号线G1、第二扫描信号线G2、第二复位控制信号线Reset2、第一发光控制信号线EM1和第二发光控制信号线EM2为高电平，第一复位控制信号线Reset1为低电平。第二发光控制信号线EM2为高电平，使第六晶体管T6关闭。第一复位控制信号线 Reset1为低电平，使第七晶体管T7导通(本时序是以第七晶体管T7为P 型薄膜晶体管为例进行说明，当第七晶体管T7为N型薄膜晶体管时，第一复位控制信号线Reset1在第二阶段A2提供高电平信号，在其他阶段提供低电平信号)，将第二节点N2复位为第二复位电压，其中，第二复位电压可以为第一电源线VDD、第一发光控制信号线EM1、第二发光控制信号线EM2或者第三电源线提供的电压信号，第二复位电压大于第一复位电压，由于第一节点N1为第一复位信号线INIT1的第一复位电压，第三晶体管T3导通，第一扫描信号线G1为高电平，第二晶体管T2导通，第二节点N2的电压通过第三晶体管T3和第二晶体管T2，传递至第一节点N1。本阶段，第四晶体管T4、第五晶体管T5和第六晶体管T6保持关闭。
第三阶段A3，即数据写入阶段，第一扫描信号线G1、第二复位控制信号线Reset2、第一复位控制信号线Reset1、第一发光控制信号线EM1 和第二发光控制信号线EM2为高电平，第二扫描信号线G2为低电平。此时第二扫描信号线G2为低电平，使第四晶体管T4导通，数据信号线Data 输出的数据电压信号Vdata通过导通的第四晶体管T4、第三晶体管T3和第二晶体管T2提供至第一节点N1，并将数据信号线Data输出的数据电压信号Vdata与第三晶体管T3的阈值电压Vth之和储存在第一电容C1上。本阶段，第五晶体管T5、第六晶体管T6和第七晶体管T7保持关闭。
第四阶段A4，即发光阶段，第二扫描信号线G2、第二复位控制信号线Reset2和第一复位控制信号线Reset1为高电平，第一扫描信号线G1、第一发光控制信号线EM1和第二发光控制信号线EM2为低电平。第一发光控制信号线EM1为低电平，使第五晶体管T5导通，第二复位控制信号线Reset2为高电平。使第一晶体管T1关闭，第二发光控制信号线EM2为低电平，使第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向第四节点N4(即发光元件EL的阳极端)提供驱动电压，驱动发光元件EL发光。本阶段，第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7保持关闭。
在像素电路驱动过程中，流过第三晶体管T3(即驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第一节点N1的电压为 Vdata+Vth，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)2＝K*[(Vdata+Vth-Vdd)-Vth]2＝K*[(Vdata-Vdd)]2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件EL 的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据信号线Data输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
由上述公式可以看出，流经发光元件EL的电流I与第三晶体管T3的阈值电压Vth无关，消除了第三晶体管T3的阈值电压Vth对电流I的影响，保证了亮度的均一性。
由于LTPO((LTPS低温多晶硅晶体管+Oxide氧化物晶体管)像素电路的响应时间较长，导致在低频切换时，画面出现亮度闪烁。本公开实施例的像素电路，通过在驱动晶体管重置阶段，对第三晶体管T3(驱动晶体管)增加大的偏压改善迟滞，使得在高低频切换时能够保持画面亮度，降低闪屏(Flicker)风险。
在一列子像素中，对于至少相邻的两个子像素，上一行子像素中的第二发光控制信号线EM2与下一行子像素中的第一发光控制信号线EM1电连接，上一行子像素中的第二扫描信号线G2与下一行子像素中的第一复位控制信号线Reset1电连接。
本公开实施例还提供了一种像素电路的驱动方法，用于驱动如前所述的像素电路，所述像素电路具有多个扫描周期，在一个扫描周期内，如图 45所示，所述驱动方法包括步骤100至步骤300。
其中，步骤100包括：在复位阶段，第一复位子电路响应于第一发光控制信号线或者第二复位控制信号线的信号，向发光元件的阳极端(即第四节点)写入第一复位信号。
在一些示例性实施方式中，步骤100还包括：第二发光控制子电路响应于第二发光控制信号线的信号，将所述第四节点的第一复位信号写入第三节点；补偿子电路响应于第一扫描信号线的信号，将所述第三节点的第一复位信号写入第一节点。
步骤200包括：在重置阶段，第二复位子电路响应于第一复位控制信号线的信号，向驱动子电路的第一极(即第二节点)或第二极(即第三节点)写入第二复位信号；所述第二复位信号大于所述第一复位信号。
在一些示例性实施方式中，步骤100还包括：补偿子电路响应于第一扫描信号线的信号，将第三节点的第二复位信号写入第一节点。
在一些示例性实施方式中，第二复位信号可以为来源于以下至少之一的电压线的信号：第一电源线、第一发光控制信号线、第二发光控制信号线或者第三电源线。
步骤300包括：在发光阶段，驱动子电路响应于第一节点的控制信号，向第二节点和第三节点之间产生驱动电流。
在一些示例性实施方式中，在步骤300之前，该方法还包括：在数据写入阶段，写入子电路响应于所述第二扫描信号线的信号，向第二节点写入数据信号；补偿子电路响应于第一扫描信号线的信号，对第一节点进行补偿。
在一些示例性实施方式中，步骤300还包括：在发光阶段，第一发光控制子电路响应于所述第一发光控制信号线的信号，向所述第二节点提供所述第一电源线的信号；第二发光控制子电路响应于所述第二发光控制信号线的信号，在所述第三节点和第四节点之间允许驱动电流通过。
本公开实施例的像素电路及其驱动方法、显示装置，通过第二复位子电路响应于第一复位控制信号线的信号，向驱动子电路的第一极或第二极写入第二复位信号，对驱动子电路增加大的偏压改善迟滞，使得在高低频切换时能够保持画面亮度，降低闪屏风险，提高了显示装置在高低灰阶下的显示效果。此外，由于本公开像素电路中晶体管数量较少，因此，像素电路的占用空间较少，由此提高了显示装置的像素分辨率。
有以下几点需要说明：
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
如图46-60所示，为本公开像素驱动电路另一组示例性实施例的说明附图。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图46所示，本公开实施例所述的像素电路包括驱动电路11、第一控制电路12、补偿控制电路13和第一初始化电路14；
所述第一控制电路12分别与第一扫描线S1、所述驱动电路11的控制端和连接节点N0电连接，用于在所述第一扫描线S1提供的第一扫描信号的控制下，控制所述驱动电路11的控制端与所述连接节点N0之间连通；
所述补偿控制电路13分别与第二扫描线S2、所述连接节点N0和所述驱动电路11的第一端电连接，用于在所述第二扫描线S2提供的第二扫描信号的控制下，控制所述连接节点N0与所述驱动电路11的第一端之间连通；
所述第一初始化电路14分别与初始化控制线R1、第一初始化电压线和所述连接节点N0电连接，用于在所述初始化控制线R1提供的初始化控制信号的控制下，将所述第一初始化电压线提供的第一初始化电压Vi1写入所述连接节点N0；
所述驱动电路11用于在其控制端的电位的控制下，控制所述驱动电路11的第一端与所述驱动电路11的第二端之间连通。
在图46所示的至少一实施例中，第一节点N1为与驱动电路11的控制端连接的节点。
在本公开实施例所述的像素电路中，第一控制电路12与直接与第一节点N1电连接，第一初始化电路14和所述补偿控制电路13都不直接与第一节点N1电连接，以减少第一节点N1的漏电路径，以能够在低频工作时保证第一节点的电压的稳定性，利于提升显示质量，提升显示均一性，减轻Flicker(闪烁)。
本公开如图46所示的像素电路的实施例在工作时，显示周期包括初始化阶段和数据写入阶段；所述驱动方法包括：
在初始化阶段，第一控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与连接节点N0之间连通，第一初始化电路14在初始化控制信号的控制下，将第一初始化电压Vi1写入连接节点N0，从而将第一初始化电压Vi1写入所述驱动电路11的控制端，以使得在所述数据写入阶段开始时驱动电路11能够控制其第一端与所述驱动电路的第二端之间连通；
在数据写入阶段，第一控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与连接节点N0之间连通，补偿控制电路13在第二扫描信号的控制下，控制所述连接节点N0与所述驱动电路11的第一端之间连通，以使得所述驱动电路11的控制端与所述驱动电路11的第一端之间连通。
可选的，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第一扫描线电连接，所述第一晶体管的第一极与所述驱动电路的控制端电连接，所述第一晶体管的第二极与所述连接节点电连接；
所述第一控制晶体管为氧化物薄膜晶体管。
在本公开至少一实施例中，所述控制电路包括的第一晶体管为氧化物薄膜晶体管。
氧化物晶体管具有磁滞特性好，漏电流低，同时Mobility(迁移率) 较低。因此本公开至少一实施例将第一晶体管设置为氧化物薄膜晶体管，实现低漏电，保证驱动电路的控制端的电位的稳定性。
可选的，所述补偿控制电路包括第二晶体管；
所述第二晶体管的控制极与所述第二扫描线电连接，所述第二晶体管的第一极与所述连接节点电连接，所述第二晶体管的第二极与所述驱动电路的第一端电连接。
在本公开至少一实施例中，所述第二晶体管可以为低温多晶硅薄膜晶体管，但不以此为限。在具体实施时，所述第二晶体管也可以为其他类型的晶体管。
可选的，所述第一初始化电路包括第三晶体管；
所述第三晶体管的控制极与所述初始化控制线电连接，所述第三晶体管的第一极与第一初始化电压线电连接，所述第三晶体管的第二极与所述连接节点电连接。
在本公开至少一实施例中，所述第三晶体管为低温多晶硅薄膜晶体管。在具体实施时，所述第三晶体管也可以为其他类型的晶体管。
如图47所示，在图46所示的像素电路的基础上，本公开至少一实施例所述的像素电路还可以包括复位电路20；
所述复位电路20分别与第三扫描线S3、复位电压线DR和所述驱动电路11的第二端电连接，用于在所述第三扫描线S3提供的第三扫描信号的控制下，将所述复位电压线DR提供的复位电压写入所述驱动电路11的第二端。
本公开如图47所示的像素电路的至少一实施例增设了复位电路20，复位电路20在第三扫描信号的控制下，在数据电压写入驱动电路11的第二端之前，在非发光时间段，将复位电压写入驱动电路11的第二端，以对驱动电路11中的驱动晶体管提供偏压(此时驱动晶体管的栅极电位也被初始化为Vi1)，使得驱动晶体管保持复位状态，以改善驱动晶体管的磁滞，利于显示屏FFR(第一帧响应时间)。
在具体实施时，驱动晶体管的磁滞会导致驱动晶体管的特性反应较迟钝，而本公开至少一实施例在数据电压写入之前，快速复位驱动晶体管的栅源电压，利于驱动晶体管的恢复速度加快，因此会改善驱动晶体管的磁滞现象，提升磁滞恢复速度。
本公开如图47所示的像素电路的至少一实施例在工作时，在非发光时间段(所述非发光时间段指的可以是所述显示周期包括的除了发光阶段之外的时间段)，在数据电压写入驱动电路11的第二端之前，可以通过增加第三扫描信号的占空比，提升对驱动电路11的第二端进行复位的时间，以使得对驱动电路11的第二端的电位的复位效果更好。
本公开如图47所示的像素电路的至少一实施例在工作时，在所述初始化阶段，所述复位电路在第三扫描信号的控制下，将复位电压写入所述驱动电路的第二端。
在本公开至少一实施例中，所述复位电压为直流电压信号，以为驱动晶体管提供固定偏压，改善磁滞现象。
可选的，所述复位电压可以为高电压，但不以此为限。
在本公开至少一实施例中，可以通过一个单独的第三扫描信号生成模组来提供第三扫描信号至第三扫描线，利于对驱动电路的第二端的电位进行复位。
在本公开至少一实施例中，所述复位电压线与第一电压线可以为同一电压线，这样可以减少采用的信号线的个数。所述复位电压的电压值大于所述第一初始化电压的电压值；所述第一电压线用于提供第一电压信号(所述第一电压线可以为高电压线)。所述第一电压信号的电压值可以大于0V而小于或等于5V，例如，所述第一电压信号的电压值可以为4.6V，但不以此为限。所述第一初始化电压可以为直流电压，所述第一初始化电压的电压值可以在大于或等于-7V而小于或等于0V；例如，所述第一初始化电压的电压值可以为-6V、-5V、-4V、-3V或-2V，但不以此为限。
在本公开至少一实施例中，驱动电路中的驱动晶体管的阈值电压Vth 可以大于或等于-5V而小于或等于-2V，优选情况下，Vth可以大于或等于 -4V而小于或等于-2.5V；例如，Vth可以为-4V、-3.5V、-3V或-2.5V，但不以此为限。
所述复位电压的电压值的绝对值可以大于阈值电压的绝对值的1.5倍，以保证在较短时间内能够快速达到偏置效果。例如，所述复位电压的电压值的绝对值可以大于阈值电压的绝对值的2倍、2.5倍或3倍，但不以此为限。
可选的，所述复位电路包括第四晶体管；
所述第四晶体管的控制极与所述第三扫描线电连接，所述第四晶体管的第一极与所述复位电压线电连接，所述第四晶体管的第二极与所述驱动电路的第二端电连接。
在本公开至少一实施例中，所述第四晶体管可以为低温多晶硅薄膜晶体管，但不以此为限。
如图48所示，本公开至少一实施例所述的像素电路还可以包括发光元件30、发光控制电路31和第二初始化电路32；
所述发光控制电路31分别与发光控制线E1、第一电压线V1、所述驱动电路11的第二端、所述驱动电路11的第一端与所述发光元件30的第一极电连接，用于在所述发光控制线E1提供的发光控制信号的控制下，控制所述第一电压线V1与所述驱动电路11的第二端之间连通，并控制所述驱动电路11的第一端与所述发光元件30的第一极连通；
所述第二初始化电路32分别与第四扫描线S4、第二初始化电压线和所述发光元件30的第一极电连接，用于在所述第四扫描线S4提供的第四扫描信号的控制下，将第二初始化电压线提供的第二初始化电压Vi2写入所述发光元件30的第一极；
所述发光元件30的第二极与第二电压线V2电连接。
在本公开至少一实施例中，所述第一电压线V1可以为高电压线，所述第二电压线V2可以为低电压线，但不以此为限；
所述发光元件30可以为OLED(有机发光二极管)，所述发光元件 30的第一极可以为OLED的阳极，所述发光元件30的第二极可以为 OLED的阴极，但不以此为限。
在本公开如图48所示的像素电路的至少一实施例中，可以通过一个单独的第四扫描信号生成模组来提供第四扫描信号至第四扫描线，利于低频闪烁下的开关频率切换的自由度(所述开关频率为所述第二初始化电路32包括的晶体管的开关频率)。当所述像素电路应用于的显示面板工作于低频下时，当发光控制电路31控制所述第一电压线V1与所述驱动电路11的第二端之间断开，并控制所述驱动电路11的第一端与所述发光元件30的第一极断开时，能够通过提升所述第四扫描信号的频率，以减轻 Flicker(闪烁)。
在本公开至少一实施例中，所述第三扫描信号与所述第四扫描信号可以为同一扫描信号，所述第三扫描信号生成模组与所述第四扫描信号生成模组可以为同一模组，但不以此为限。
本公开如图48所示的像素电路的至少一实施例在工作时，所述第一扫描信号与所述发光控制信号可以为相同的信号，但是考虑到当PWM (脉冲宽度调制)控制发光功能时，在发光过程中，EM可能提供高电压信号，则通过单独的第一扫描信号生成模组为第一扫描线提供第一扫描信号，并通过发光控制信号生成模组为发光控制线提供发光控制信号。
在本公开至少一实施例中，当所述复位电压线为第一电压线时，所述复位电压的电压值可以大于所述第二初始化电压的电压值。
所述第二初始化电压的电压值可以大于或等于-7V而小于或等于0V。例如，所述第二初始化电压的电压值可以为-6V、-5V、-4V、-3V或-2V。
可选的，所述发光控制电路包括第五晶体管和第六晶体管；
所述第五晶体管的控制极与所述发光控制线电连接，所述第五晶体管的第一极与所述第一电压线电连接，所述第五晶体管的第二极与所述驱动电路的第二端电连接；
所述第六晶体管的控制极与所述发光控制线电连接，所述第六晶体管的第一极与所述驱动电路的第一端电连接，所述第六晶体管的第二极与所述发光元件的第一极电连接；
所述第二初始化电路包括第七晶体管；
所述第七晶体管的控制极与所述第四扫描线电连接，所述第七晶体管的第一极与所述第二初始化电压线电连接，所述第七晶体管的第二极与所述发光元件的第一极电连接。
可选的，所述第七晶体管可以为氧化物薄膜晶体管。
在本公开至少一实施例中，可以将第七晶体管设置为氧化物薄膜晶体管，这样可以减少漏电，以能够保证发光元件的第一极的电位的稳定性。
如图49所示，在图48所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括数据写入电路41和储能电路42；
所述数据写入电路41分别与第二扫描线S2、数据线D1和所述驱动电路11的第二端电连接，用于在所述第二扫描线S2提供的第二扫描信号的控制下，将所述数据线D1上的数据电压写入所述驱动电路11的第二端；
所述储能电路42与所述驱动电路11的控制端电连接，用于储存电能。
本公开如图49所示的像素电路的至少一实施例在工作时，显示周期还包括设置于数据写入阶段之后的发光阶段；
在初始化阶段，所述第二初始化电路32在所述第四扫描线S4提供的第四扫描信号的控制下，将第二初始化电压线提供的第二初始化电压Vi2 写入所述发光元件30的第一极；
在数据写入阶段，数据写入电路41在第二扫描信号的控制下，将数据线D1上的数据电压Vdata写入驱动电路11的第二端；
在数据写入阶段开始时，驱动电路11控制其第一端与所述驱动电路 11的第二端之间连通，以通过数据电压Vdata为储能电路42充电，改变所述驱动电路11的控制端的电位，直至所述驱动电路11的控制端的电位变为Vdata+Vth，Vth为所述驱动电路包括11的驱动晶体管的阈值电压；
在发光阶段，发光控制电路31在发光控制信号的控制下，控制所述第一电压线V1与所述驱动电路11的第二端之间连通，并控制所述驱动电路11的第一端与发光元件30的第一极之间连通，驱动电路11驱动发光元件30发光。
可选的，所述数据写入电路包括第八晶体管，所述储能电路包括存储电容；
所述第八晶体管的控制极与所述第二扫描线电连接，所述第八晶体管的第一极与所述数据线电连接，所述第八晶体管的第二极与所述驱动电路的第二端电连接；
所述存储电容的第一端与所述驱动电路的控制端电连接，所述存储电容的第二端与所述第一电压线电连接。
在本公开至少一实施例中，所述驱动电路可以包括驱动晶体管；
所述驱动晶体管为单栅晶体管，所述驱动晶体管的栅极与所述驱动电路的控制端电连接，所述驱动晶体管的第一极与所述驱动电路的第一端电连接，所述驱动晶体管的第二极与所述驱动电路的第二端电连接；或者，
所述驱动晶体管为双栅晶体管，所述驱动晶体管的第一栅极与所述驱动电路的控制端电连接，所述驱动晶体管的第二栅极与第一电压线电连接，所述驱动晶体管的第一极与所述驱动电路的第一端电连接，所述驱动晶体管的第二极与所述驱动电路的第二端电连接；所述第一栅极为顶栅，所述第二栅极为底栅。
可选的，所述驱动晶体管可以为单栅晶体管或双栅晶体管。当所述驱动晶体管为双栅晶体管时，所述驱动晶体管的第一栅极与所述驱动电路的控制端电连接，所述驱动晶体管的第二栅极与第一电压线电连接，第一栅极为顶栅，第二栅极为底栅，以使得驱动晶体管的衬底加偏压，改善驱动晶体管的磁滞现象。
如图50所示，在图49所示的像素电路的至少一实施例的基础上，所述第一控制电路12包括第一晶体管T1；所述驱动电路11包括驱动晶体管 T0；所述发光元件为有机发光二极管O1；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述连接节点N0电连接；
所述补偿控制电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述第二扫描线S2电连接，所述第二晶体管T2的漏极与所述连接节点N0电连接，所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；
所述第一初始化电路14包括第三晶体管T3；
所述第三晶体管T3的栅极与所述初始化控制线R1电连接，所述第三晶体管T3的漏极与第一初始化电压线电连接，所述第三晶体管T3的源极与所述连接节点N0电连接；所述第一初始化电压线用于提供第一初始化电压Vi1；
所述复位电路20包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第三扫描线S3电连接，所述第四晶体管T4的漏极与所述复位电压线DR电连接，所述第四晶体管T4的源极与所述驱动晶体管T0的源极电连接；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压线电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；所述高电压线用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；
所述第二初始化电路32包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第四扫描线S4电连接，所述第七晶体管T7的漏极与所述第二初始化电压线电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压线用于提供第二初始电压Vi2；
所述数据写入电路41包括第八晶体管T8，所述储能电路42包括存储电容C；
所述第八晶体管T8的栅极与所述第二扫描线S2电连接，所述第八晶体管T8的漏极与所述数据线D1电连接，所述第八晶体管T8的源极与所述驱动晶体管T0的源极电连接；
所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压线电连接；
O1的阴极与低电压线电连接，所述低电压线用于提供低电压VSS。
在图50中，标号为N1的为第一节点，第一节点N1与T0的栅极电连接；
标号为N2的为第二节点，标号为N3的为第三节点；N2与T0的源极电连接，N3与T0的漏极电连接。
在图50所示的至少一实施例中，第一电压线为高电压线，第二电压线为低电压线。
在图50所示的像素电路的至少一实施例中，T1可以为氧化物薄膜晶体管，T0、T2、T3、T4、T5、T6、T7和T8可以都为低温多晶硅薄膜晶体管，T1为n型晶体管，T0、T2、T3、T4、T5、T6、T7和T8为p型晶体管，T0为单栅晶体管，但不以此为限。
在图50所示的像素电路的至少一实施例中，N1仅直接与T1电连接， N1并不直接与T2和T3电连接，以减少N1的漏电，能够稳定T0的栅极的电位的稳定性。
在图50所示的像素电路的至少一实施例中，T1为氧化物薄膜晶体管，可以减少漏电，保证N1的电位的稳定性。
可选的，T2和T3可以为单栅晶体管，节省空间。
在如图50所示的像素电路的至少一实施例中，所述初始化控制线R1 提供的初始化控制信号，以及，所述第二扫描线提供的第二扫描信号可以都由第二扫描信号生成模组提供。
可选的，在像素电路的至少一实施例中，所述像素电路包括的各晶体管可以设置于基底上，导电图形在所述基底上的正投影与第四扫描线 S4在所述基底上的正投影之间的交叠面积尽量少，所述导电图形在所述基底上的正投影与初始化控制线R1在所述基底上的正投影之间的交叠面积尽量少，以减小寄生电容。在优选情况下，所述导电图形与第四扫描线S4之间的电容小于0.3Cz，用于电连接T0的源极和T5的源极的导电图形与初始化控制线R1之间的电容小于0.3Cz；其中，Cz是所述存储电容C 的电容值。
所述导电图形包括T0的源极、T5的源极，以及，用于电连接T0的源极与T5的源极的连接导电图形。
如图51所示，本公开如图50所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的初始化阶段t1、数据写入阶段t2和发光阶段 t3；
在初始化阶段t1，E1提供高电压信号，S1提供高电压信号，T1打开， R1提供低电压信号，S2提供高电压信号，T2打开，T3关闭，Vi1写入 N1，以使得在数据写入阶段t2开始时，T0打开；S3和S4提供低电压信号，T7打开，T4打开，以将DR提供的复位电压写入N2，将Vi2写入 O1的阳极，以使得O1不发光，并清除O1的阳极残留的电荷；
在数据写入阶段t2，E1提供高电压信号，S1提供高电压信号，T1打开，R1提供高电压信号，S2提供高电压信号，T2打开，T3关断，T8打开，S3和S4提供高电压信号，T7和T4关断，数据线D1上的数据电压 Vdata写入N2；
在数据写入阶段t2开始时，T0打开，以通过Vdata，经过打开的T8、 T0、T2和T1为C充电，以提升N1的电位，直至T0关断，此时，N1的电位为Vdata+Vth，Vth为T0的阈值电压；
在发光阶段t3，E1提供低电压信号，R1提供高电压信号，S1提供低电压信号，S2、S3和S4提供高电压信号，T1、T2、T3、T4、T7和T8关断，T5和T6打开，T0打开，以驱动O1发光。
在图50所示的像素电路的至少一实施例中，增设了T4，为N2提供高电压，在非发光时间段对N2的电位进行初始化，有利于提高T0稳定性；并提供了T7，以对O1的阳极的电位进行初始化，利于低频闪烁下的开关频率切换的自由度。
如图52所示，在图49所示的像素电路的至少一实施例的基础上，所述第一控制电路12包括第一晶体管T1；所述驱动电路11包括驱动晶体管 T0；所述发光元件为有机发光二极管O1；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述连接节点N0电连接；
所述补偿控制电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述第二扫描线S2电连接，所述第二晶体管T2的漏极与所述连接节点N0电连接，所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；
所述第一初始化电路14包括第三晶体管T3；
所述第三晶体管T3的栅极与所述初始化控制线R1电连接，所述第三晶体管T3的漏极与第一初始化电压线电连接，所述第三晶体管T3的源极与所述连接节点N0电连接；所述第一初始化电压线用于提供第一初始化电压Vi1；
所述复位电路20包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第三扫描线S3电连接，所述第四晶体管T4的漏极与所述复位电压线DR电连接，所述第四晶体管T4的源极与所述驱动晶体管T0的源极电连接；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压线电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；所述高电压线用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；
所述第二初始化电路32包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第四扫描线S4电连接，所述第七晶体管T7的漏极与所述第二初始化电压线电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压线用于提供第二初始电压Vi2；
所述数据写入电路41包括第八晶体管T8，所述储能电路42包括存储电容C；
所述第八晶体管T8的栅极与所述第二扫描线S2电连接，所述第八晶体管T8的漏极与所述数据线D1电连接，所述第八晶体管T8的源极与所述驱动晶体管T0的源极电连接；
所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压线电连接；
O1的阴极与低电压线电连接，所述低电压线用于提供低电压VSS。
在图52中，标号为N1的为第一节点，第一节点N1与T0的栅极电连接；
标号为N2的为第二节点，标号为N3的为第三节点；N2与T0的源极电连接，N3与T0的漏极电连接。
在图52所示的至少一实施例中，第一电压线为高电压线，第二电压线为低电压线。
在图52所示的像素电路的至少一实施例中，T1和T7可以为氧化物薄膜晶体管，T0、T2、T3、T4、T5、T6和T8可以都为低温多晶硅薄膜晶体管，T1和T7为n型晶体管，T0、T2、T3、T4、T5、T6和T8为p型晶体管，T0为单栅晶体管，但不以此为限。
本公开图52所示的像素电路的至少一实施例与本公开图50所示的像素电路的至少一实施例的区别在于：T7为氧化物薄膜晶体管。
在图52所示的像素电路的至少一实施例中，N1仅直接与T1电连接， N1并不直接与T2和T3电连接，以减少N1的漏电，能够稳定T0的栅极的电位的稳定性。
在图52所示的像素电路的至少一实施例中，T1和T7为氧化物薄膜晶体管，以减少漏电，保证N1的电位的稳定性，并保证O1的阳极的电位的稳定性。
在图52所示的像素电路的至少一实施例中，可以通过一个单独的第四扫描信号生成模组来提供第四扫描信号至第四扫描线，利于低频闪烁下的开关频率切换的自由度(所述开关频率为所述第二初始化电路32包括的晶体管的开关频率)。当所述像素电路应用于的显示面板工作于低频下时，当发光控制电路31控制所述第一电压线V1与所述驱动电路11的第二端之间断开，并控制所述驱动电路11的第一端与所述发光元件30的第一极断开时，能够通过提升所述第四扫描信号的频率，以减轻Flicker (闪烁)；或者，
所述第四扫描线可以为所述发光控制线，以能够在低频刷新阶段，只需对发光控制线提供的发光控制信号进行周期性控制，即能周期性的对发光元件进行复位/亮度调节，从而实现亮度均衡。
如图53所示，在图49所示的像素电路的至少一实施例的基础上，所述第一控制电路12包括第一晶体管T1；所述驱动电路11包括驱动晶体管 T0；所述发光元件为有机发光二极管O1；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述连接节点N0电连接；
所述补偿控制电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述第二扫描线S2电连接，所述第二晶体管T2的漏极与所述连接节点N0电连接，所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；
所述第一初始化电路14包括第三晶体管T3；
所述第三晶体管T3的栅极与所述初始化控制线R1电连接，所述第三晶体管T3的漏极与第一初始化电压线电连接，所述第三晶体管T3的源极与所述连接节点N0电连接；所述第一初始化电压线用于提供第一初始化电压Vi1；
所述复位电路20包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第三扫描线S3电连接，所述第四晶体管T4的漏极与高电压线电连接，所述第四晶体管T4的源极与所述驱动晶体管T0的源极电连接；所述高电压线用于提供高电压信号VDD；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压线电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；
所述第二初始化电路32包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第四扫描线S4电连接，所述第七晶体管T7的漏极与所述第二初始化电压线电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压线用于提供第二初始电压Vi2；
所述数据写入电路41包括第八晶体管T8，所述储能电路42包括存储电容C；
所述第八晶体管T8的栅极与所述第二扫描线S2电连接，所述第八晶体管T8的漏极与所述数据线D1电连接，所述第八晶体管T8的源极与所述驱动晶体管T0的源极电连接；
所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压线电连接；
O1的阴极与低电压线电连接，所述低电压线用于提供低电压VSS。
在图53中，标号为N1的为第一节点，第一节点N1与T0的栅极电连接；
标号为N2的为第二节点，标号为N3的为第三节点；N2与T0的源极电连接，N3与T0的漏极电连接。
在图53所示的至少一实施例中，第一电压线为高电压线，第二电压线为低电压线。
在图53所示的像素电路的至少一实施例中，T1可以为氧化物薄膜晶体管，T0、T2、T3、T4、T5、T6、T7和T8可以都为低温多晶硅薄膜晶体管，T1为n型晶体管，T0、T2、T3、T4、T5、T6、T7和T8为p型晶体管，T0为单栅晶体管，但不以此为限。
在图53所示的像素电路的至少一实施例中，N1仅直接与T1电连接，N1并不直接与T2和T3电连接，以减少N1的漏电，能够稳定T0的栅极的电位的稳定性；
T1为氧化物薄膜晶体管，以减少N1的漏电，稳定T0的栅极的电位的稳定性。
本公开图53所示的像素电路的至少一实施例与本公开图50所示的像素电路的至少一实施例的区别在于：所述复位电压线DR为所述高电压线，可以减少采用的信号线的个数。
在本公开图53所示的像素电路的至少一实施例中，VDD的电压值可以为4.6V，VDD的电压值大于Vi1的电压值，VDD的电压值大于Vi2的电压值。
在本公开图53所示的像素电路的至少一实施例中，T7也可以被替换为氧化物薄膜晶体管，T0也可以被替换为双栅晶体管，但不以此为限。
如图54所示，在图49所示的像素电路的至少一实施例的基础上，所述第一控制电路12包括第一晶体管T1；所述驱动电路11包括驱动晶体管 T0；所述发光元件为有机发光二极管O1；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的第一栅极电连接，所述第一晶体管 T1的源极与所述连接节点N0电连接；
所述补偿控制电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述第二扫描线S2电连接，所述第二晶体管T2的漏极与所述连接节点N0电连接，所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；
所述第一初始化电路14包括第三晶体管T3；
所述第三晶体管T3的栅极与所述初始化控制线R1电连接，所述第三晶体管T3的漏极与第一初始化电压线电连接，所述第三晶体管T3的源极与所述连接节点N0电连接；所述第一初始化电压线用于提供第一初始化电压Vi1；
所述复位电路20包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第三扫描线S3电连接，所述第四晶体管T4的漏极与所述复位电压线DR电连接，所述第四晶体管T4的源极与所述驱动晶体管T0的源极电连接；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压线电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；所述高电压线用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；
所述第二初始化电路32包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第四扫描线S4电连接，所述第七晶体管T7的漏极与所述第二初始化电压线电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压线用于提供第二初始电压Vi2；
所述数据写入电路41包括第八晶体管T8，所述储能电路42包括存储电容C；
所述第八晶体管T8的栅极与所述第二扫描线S2电连接，所述第八晶体管T8的漏极与所述数据线D1电连接，所述第八晶体管T8的源极与所述驱动晶体管T0的源极电连接；
所述存储电容C的第一端与所述驱动晶体管T0的第一栅极电连接，所述存储电容C的第二端与所述高电压线电连接；
所述驱动晶体管T0的第二栅极与所述高电压线电连接；
O1的阴极与低电压线电连接，所述低电压线用于提供低电压VSS。
在图54中，标号为N1的为第一节点，第一节点N1与T0的栅极电连接；
标号为N2的为第二节点，标号为N3的为第三节点；N2与T0的源极电连接，N3与T0的漏极电连接。
在图54所示的至少一实施例中，第一电压线为高电压线，第二电压线为低电压线。
在图54所示的像素电路的至少一实施例中，T1可以为氧化物薄膜晶体管，T0、T2、T3、T4、T5、T6、T7和T8可以都为低温多晶硅薄膜晶体管，T1为n型晶体管，T0、T2、T3、T4、T5、T6、T7和T8为p型晶体管，T0为双栅晶体管，但不以此为限。
在图54所示的像素电路的至少一实施例中，N1仅直接与T1电连接， N1并不直接与T2和T3电连接，以减少N1的漏电，能够稳定T0的栅极的电位的稳定性。
在图54所示的像素电路的至少一实施例中，T1为氧化物薄膜晶体管，可以减少漏电，保证N1的电位的稳定性。
在图54所示的像素电路的至少一实施例中，T0为双栅晶体管，T0的第一栅极为顶栅，T0的第二栅极为底栅，T0的第二栅极与所述高电压线电连接，以对T0的衬底加偏压，利于改善T0的磁滞现象。
本公开如图54所示的像素电路的至少一实施例与本公开如图50所示的像素电路的至少一实施例的区别在于：T0为双栅晶体管。
在本公开图54所示的像素电路的至少一实施例中，T7可以被替换为氧化物薄膜晶体管，DR可以为第一电压线，但不以此为限。
在本公开图50、图52、图53、图54所示的像素电路的至少一实施例中，在非发光时间段(所述非发光时间段指的可以是所述显示周期包括的除了发光阶段之外的时间段)，在数据电压Vdata写入N2之前，可以通过增加第三扫描信号的占空比，提升T4的导通时间，以使得对N2的电位的复位效果更好。
如图55所示，相邻两行像素电路可以与同一行复位电压线电连接。在图55中，标号为DRn的为第n行复位电压线(n为正整数)；并位于相邻列的两个像素电路镜像设置，以方便布线。
如图56所示，相邻两列像素电路可以与同一列复位电压线电连接。在图56中，标号为DRm的为第m列复位电压线(m为正整数)；并位于相邻列的两个像素电路镜像设置，以方便布线。
如图57所示，相邻两行像素电路可以与同一行复位电压线电连接，相邻两列像素电路可以与同一列复位电压线电连接，并位于相邻列的两个像素电路镜像设置，多条复位电压线网格状设置，以方便布线。
在图57中，标号为DR11的为第一行复位电压线，标号为DR12的为第二行复位电压线，标号为DR21的为第一列复位电压线，标号为DR22 的为第二列复位电压线，标号为DR23的为第三列复位电压线。
在图58中，标号为DR11的为第一行复位电压线，标号为DR12的为第二行复位电压线，标号为DR13的为第三行复位电压线，标号为DR14 的为第四行复位电压线，标号为DR21的为第一列复位电压线，标号为 DR22的为第二列复位电压线。
如图58所示，位于第一行的像素电路都与第一行复位电压线DR11电连接，位于第二行的像素电路与第二行复位电压线DR12电连接，位于第三行的像素电路都与第三行复位电压线DR13电连接，位于第四行的像素电路与第四行复位电压线DR14电连接；
并设置有竖向延伸的复位电压线，使得多条复位电压线网格状设置；并且，可以每隔几列像素电路设置一列复位电压线，以节省布线空间。
在具体实施时，可以在红色像素电路列一侧设置竖向延伸的复位电压线。
本公开实施例所述的驱动方法，应用于上述的像素电路，显示周期包括初始化阶段和数据写入阶段；所述驱动方法包括：
在初始化阶段，第一控制电路在第一扫描信号的控制下，控制驱动电路的控制端与连接节点之间连通，第一初始化电路在初始化控制信号的控制下，将第一初始化电压写入连接节点，从而将第一初始化电压写入所述驱动电路的控制端，以使得在所述数据写入阶段开始时驱动电路能够控制其第一端与所述驱动电路的第二端之间连通；
在数据写入阶段，第一控制电路在第一扫描信号的控制下，控制驱动电路的控制端与连接节点之间连通，补偿控制电路在第二扫描信号的控制下，控制所述连接节点与所述驱动电路的第一端之间连通，以使得所述驱动电路的控制端与所述驱动电路的第一端之间连通。
在本公开实施例所述的驱动方法中，第一控制电路控制驱动电路的控制端与连接节点之间连通，第一初始化电路在初始化控制信号的控制下，将第一初始化电压写入连接节点，补偿控制电路在第二扫描信号的控制下，控制所述连接节点与所述驱动电路的第一端之间连通，第一控制电路直接与驱动电路的控制端电连接，第一初始化电路和补偿控制电路并不直接与驱动电路的控制端电连接，以减少第一节点(与驱动电路的控制端电连接的节点)的漏电路径，以能够在低频工作时保证第一节点的电压的稳定性，利于提升显示质量，提升显示均一性，减轻Flicker(闪烁)。
在具体实施时，所述像素电路还可以包括复位电路；所述驱动方法还包括：
在所述初始化阶段，所述复位电路在第三扫描信号的控制下，将复位电压写入所述驱动电路的第二端。
可选的，所述像素电路还可以包括发光元件和第二初始化电路；所述驱动方法还包括：
所述第二初始化电路在第四扫描信号的控制下，将第二初始化电压写入所述发光元件的第一极，以控制所述发光元件不发光。
在具体实施时，所述像素电路还包括发光控制电路、数据写入电路和储能电路，显示周期包括设置于数据写入阶段之后的发光阶段，所述驱动方法还包括：
在数据写入阶段，数据写入电路在第二扫描信号的控制下，将数据线上的数据电压Vdata写入驱动电路的第二端；
在数据写入阶段开始时，驱动电路控制其第一端与所述驱动电路的第二端之间连通，以通过数据电压Vdata为储能电路充电，改变所述驱动电路的控制端的电位，直至所述驱动电路的控制端的电位变为Vdata+Vth， Vth为所述驱动电路包括的驱动晶体管的阈值电压；
在发光阶段，发光控制电路在发光控制信号的控制下，控制所述第一电压线与所述驱动电路的第二端之间连通，并控制所述驱动电路的第一端与发光元件的第一极之间连通，驱动电路驱动发光元件发光。
本公开实施例所述的显示装置包括上述的像素电路。
可选的，所述像素电路包括复位电路和第二初始化电路，所述复位电路与第三扫描线电连接，所述第二初始化电路与所述第四扫描线电连接；所述显示装置还包括第三扫描信号生成模组和第四扫描信号生成模组；
所述第三扫描信号生成模组与所述第三扫描线电连接，用于为所述第三扫描线提供第三扫描信号；
所述第四扫描信号生成模组与所述第四扫描线电连接，用于为所述第四扫描线提供第四扫描信号。
在本公开至少一实施例中，所述第三扫描信号与所述第四扫描信号可以为同一扫描信号，所述第三扫描信号生成模组与所述第四扫描信号生成模组可以为同一模组。
如图59所示，本公开至少一实施例所述的显示装置包括显示面板，所述显示面板包括像素模组P0，所述像素模组P0包括多行多列上述的像素电路；所述像素模组P0设置于显示面板的有效显示区域内；
所述显示面板还包括发光控制信号生成模组70、第一扫描信号生成模组71、第一个第二扫描信号生成模组721、第二个第二扫描信号生成模组 722、第三扫描信号生成模组73和第四扫描信号生成模组74；
所述发光控制信号生成模组70用于提供发光控制信号，第一扫描信号生成模组71用于提供第一扫描信号，第一个第二扫描信号生成模组721 和第二个第二扫描信号生成模组722用于提供第二扫描信号，所述第三扫描信号生成模组73用于提供第三扫描信号，所述第四扫描信号生成模组 74用于提供第四扫描信号；
发光控制信号生成模组70、第一扫描信号生成模组71和第一个第二扫描信号生成模组721设置于所述显示面板左侧边，
第二个第二扫描信号生成模组722、第三扫描信号生成模组73和第四扫描信号生成模组74设置于所述显示面板右侧边。
如图60所示，本公开至少一实施例所述的显示装置包括显示面板，所述显示面板包括像素模组P0，所述像素模组P0包括多行多列上述的像素电路；所述像素模组P0设置于显示面板的有效显示区域内；
所述显示面板还包括发光控制信号生成模组70、第一个第一扫描信号生成模组711、第二个第一扫描信号生成模组712、第一个第二扫描信号生成模组721、第二个第二扫描信号生成模组722和第四扫描信号生成模组 74；
所述发光控制信号生成模组70用于提供发光控制信号，第一个扫描信号生成模组711和第二个第一扫描信号生成模组712用于提供第一扫描信号，第一个第二扫描信号生成模组721和第二个第二扫描信号生成模组722用于提供第二扫描信号；
第三扫描信号和第四扫描信号为同一扫描信号；
所述第四扫描信号生成模组74用于提供第三扫描信号和第四扫描信号；
发光控制信号生成模组70、第一个第一扫描信号生成模组711和第一个第二扫描信号生成模组721设置于所述显示面板左侧边，
第二个第一扫描信号生成模组712、第二个第二扫描信号生成模组722 和第四扫描信号生成模组74设置于所述显示面板右侧边。
在图55和图56中，标号为Vi1的为第一初始化电压，标号为Vi2的为第二初始化电压，标号为VDD的为高电压信号，标号为D1的为数据线，标号为DR的为复位电压线。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
如图61-78所示，为本公开像素驱动电路另一组示例性实施例的说明附图。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本公开实施例所述的像素电路包括驱动电路、第一初始化电路和复位电路；
所述第一初始化电路分别与初始化控制线、所述驱动电路的第一端和第一初始电压端电连接，用于在所述初始化控制线提供的初始化控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述驱动电路的第一端；
所述复位电路分别与第二扫描线和复位电压端电连接，所述复位电路还与所述驱动电路的第二端或所述驱动电路的第一端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制将所述复位电压端提供的复位电压写入所述驱动电路的第二端或所述驱动电路的第一端；
所述驱动电路用于在其控制端的电位的控制下，控制所述驱动电路的第一端与所述驱动电路的第二端之间连通。
本公开所述的像素电路的至少一实施例包括第一初始化电路和复位电路，第一初始化电路在数据电压写入驱动电路的第二端之前，将第一初始电压写入驱动电路的第一端，以便配合像素电路包括的补偿控制电路将第一初始电压写入驱动电路的控制端；复位电路在第二扫描信号的控制下，在数据电压写入驱动电路的第二端之前，在非发光时间段，将复位电压写入驱动电路的第二端或驱动电路的第一端，以对驱动电路中的驱动晶体管提供偏压(此时驱动晶体管的栅极电位也被初始化为Vi1)，使得驱动晶体管保持复位状态，以改善驱动晶体管的磁滞，利于显示屏FFR(第一帧响应时间)。
在具体实施时，驱动晶体管的磁滞会导致驱动晶体管的特性反应较迟钝，而本公开至少一实施例在数据电压写入之前，快速复位驱动晶体管的栅源电压，利于驱动晶体管的恢复速度加快，因此会改善驱动晶体管的磁滞现象，提升磁滞恢复速度。
在本公开至少一实施例中，可以通过一个单独的第二扫描信号生成模组来提供第二扫描信号至第二扫描线，利于对驱动电路的第二端的电位进行复位。
在本公开至少一实施例中，所述复位电压为恒定电压，以为驱动晶体管提供固定偏压，改善磁滞现象。
可选的，所述第一初始电压为低电位恒定电压，所述第一初始电压的电压值大于或等于-6V而小于或等于-2V；例如，所述第一初始化电压的电压值可以为-6V、-5V、-4V、-3V或-2V，但不以此为限。
在具体实施时，所述复位电压可以为高电位恒定电压，以保证在数据写入阶段开始时，驱动电路中的驱动晶体管能够快速导通；所述复位电压的电压值大于或等于4V而小于或等于10V；或者，
所述复位电压可以为低电位恒定电压，所述复位电压的电压值大于或等于-6V而小于或等于-2V。
可选的，当所述复位电压为高电位恒定电压时，所述复位电压的电压值例如可以为4V、5V、6V、7V、8V、9V或10V，但不以此为限；
当所述复位电压为低电位恒定电压时，所述复位电压的电压值例如可以为-6V、-5V、-4V、-3V或-2V，但不以此为限。
在本公开至少一实施例中，当所述复位电压为低电位恒定电压时，所述复位电压的电压值与所述第一初始电压的电压值大致相同，以在同时通过复位电路将复位电压写入驱动电路的第二端，通过第一初始化电路将第一初始电压写入驱动电路的第一端时，驱动电路中的驱动晶体管不会发生故障。
所述复位电压的电压值与所述第一初始电压的电压值大致相同指的可以时：所述复位电压的电压值与所述第一初始电压的电压值之间的差值的绝对值小于预定电压差值。例如，所述预定电压差值可以为0.1V或0.05V，但不以此为限。
在本公开至少一实施例中，驱动电路中的驱动晶体管的阈值电压Vth 可以大于或等于-5V而小于或等于-2V，优选情况下，Vth可以大于或等于 -4V而小于或等于-2.5V；例如，Vth可以为-4V、-3.5V、-3V或-2.5V，但不以此为限。
可选的，所述驱动电路包括驱动晶体管，所述复位电压的电压值的绝对值大于阈值电压的绝对值的1.5倍，以保证在较短时间内能够快速达到偏置效果。所述阈值电压为所述驱动晶体管的阈值电压。例如，所述复位电压的电压值的绝对值可以大于阈值电压的绝对值的2倍、2.5倍或3倍，但不以此为限。
如图61所示，本公开实施例所述的像素电路包括驱动电路11、第一初始化电路13和复位电路20；
所述第一初始化电路13分别与初始化控制线R1、所述驱动电路11 的第一端和第一初始电压端电连接，用于在所述初始化控制线R1提供的初始化控制信号的控制下，将所述第一初始电压端提供的第一初始电压 Vi1写入所述驱动电路11的第一端；
所述复位电路20分别与第二扫描线S2和复位电压端DR电连接，所述复位电路20还与所述驱动电路11的第二端电连接，用于在所述第二扫描线S2提供的第二扫描信号的控制下，控制将所述复位电压端DR提供的复位电压写入所述驱动电路11的第二端；
所述驱动电路11用于在其控制端的电位的控制下，控制所述驱动电路 11的第一端与所述驱动电路12的第二端之间连通。
在图61中，标号为N1的为第一节点，所述第一节点N1与所述驱动电路11的控制端电连接。
本公开如图61所示的像素电路的至少一实施例在工作时，所述显示周期可以包括初始化阶段和复位阶段；
在所述初始化阶段，第一初始化电路13在初始化控制信号的控制下，将第一初始电压Vi1写入驱动电路11的第一端；
在所述复位阶段，复位电路20在第二扫描信号的控制下，将复位电压写入驱动电路11的第二端。
如图62所示，本公开至少一实施例所述的像素电路可以包括驱动电路11、第一初始化电路13和复位电路20；
所述第一初始化电路13分别与初始化控制线R1、所述驱动电路11 的第一端和第一初始电压端电连接，用于在所述初始化控制线R1提供的初始化控制信号的控制下，将所述第一初始电压端提供的第一初始电压 Vi1写入所述驱动电路11的第一端；
所述复位电路20分别与第二扫描线S2和复位电压端DR电连接，所述复位电路20还与所述驱动电路11的第一端电连接，用于在所述第二扫描线S2提供的第二扫描信号的控制下，控制将所述复位电压端DR提供的复位电压写入所述驱动电路11的第一端。
本公开如图62所示的像素电路的至少一实施例在工作时，所述显示周期可以包括初始化阶段和复位阶段；
在所述初始化阶段，第一初始化电路13在初始化控制信号的控制下，将第一初始电压Vi1写入驱动电路11的第一端；
在所述复位阶段，复位电路20在第二扫描信号的控制下，将复位电压写入驱动电路11的第一端。
可选的，所述第一初始化电路包括第二晶体管；
所述第二晶体管的控制极与所述初始化控制线电连接，所述第二晶体管的第一极与所述第一初始电压端电连接，所述第二晶体管的第二极与所述驱动电路的第一端电连接。
在本公开至少一实施例中，所述第二晶体管可以为低温多晶硅薄膜晶体管，但不以此为限。
可选的，所述复位电路包括第三晶体管；
所述第三晶体管的控制极与所述第二扫描线电连接，所述第三晶体管的第一极与所述复位电压端电连接，所述第三晶体管的第二极与所述驱动电路的第二端或所述驱动电路的第一端电连接。
在本公开至少一实施例中，所述像素电路可以包括补偿控制电路；
所述补偿控制电路分别与第一扫描线、所述驱动电路的控制端和所述驱动电路的第一端电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，控制所述驱动电路的控制端与所述驱动电路的第一端之间连通。
本公开至少一实施例所述的像素电路在工作时，显示周期可以包括初始化阶段；在初始化阶段，第一初始化电路在初始化控制信号的控制下，将第一初始电压写入驱动电路的第一端，补偿控制电路在第一扫描信号的控制下，控制驱动电路的控制端与所述驱动电路的第一端之间连通，以将第一初始电压写入所述驱动电路的控制端，以使得在数据写入阶段开始时，所述驱动电路能够在其控制端的电位的控制下，控制所述驱动电路的第一端与所述驱动晶体管的第二端之间连通。
在本公开至少一实施例所述的像素电路中，所述驱动电路的控制端仅直接与补偿控制电路电连接，第一初始化电路直接与所述驱动电路的第一端电连接，以通过补偿控制电路和第一初始化电路为驱动电路的控制端的电位进行初始化，减少对所述驱动电路的控制端的漏电路径，在像素电路设计复杂性没有明显增加的条件下，可以保证第一节点的电压的稳定性，利于提升显示质量，提升显示均一性，减轻Flicker(闪烁)。
可选的，所述补偿控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第一扫描线电连接，所述第一晶体管的第一极与所述驱动电路的控制端电连接，所述第一晶体管的第二极与所述驱动电路的第一端电连接；
所述第一晶体管为氧化物薄膜晶体管。
在本公开实施例中，所述补偿控制电路可以包括第一晶体管，第一晶体管为氧化物薄膜晶体管。氧化物晶体管具有磁滞特性好，漏电流低，同时Mobility(迁移率)较低。因此本公开至少一实施例将第一晶体管设置为氧化物薄膜晶体管，实现低漏电，保证驱动电路的控制端的电位的稳定性。
如图63所示，在图61所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括补偿控制电路12；
所述补偿控制电路12分别与第一扫描线S1、所述驱动电路11的控制端和所述驱动电路11的第一端电连接，用于在所述第一扫描线S1提供的第一扫描信号的控制下，控制所述驱动电路11的控制端与所述驱动电路 11的第一端之间连通。
本公开如图63所述的像素电路的至少一实施例在工作时，显示周期可以包括初始化阶段，在初始化阶段，补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与驱动电路11的第一端之间连通。
如图64所示，在图62所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括补偿控制电路12；
所述补偿控制电路12分别与第一扫描线S1、所述驱动电路11的控制端和所述驱动电路11的第一端电连接，用于在所述第一扫描线S1提供的第一扫描信号的控制下，控制所述驱动电路11的控制端与所述驱动电路 11的第一端之间连通。
本公开如图64所述的像素电路的至少一实施例在工作时，显示周期可以包括初始化阶段，在初始化阶段，补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与驱动电路11的第一端之间连通。
在本公开至少一实施例中，所述的像素电路还可以包括发光元件、储能电路、第二初始化电路、数据写入电路和发光控制电路；
所述储能电路与所述驱动电路的控制端电连接，用于储存电能；
所述第二初始化电路分别与第三扫描线、第二初始电压端和所述发光元件的第一极电连接，用于在所述第三扫描线提供的第三扫描信号的控制下，将所述第二初始电压端提供的第二初始电压写入所述发光元件的第一极；
所述数据写入电路分别与第四扫描线、数据线和所述驱动电路的第二端电连接，用于在所述第四扫描线提供的第四扫描信号的控制下，将所述数据线提供的数据电压写入所述驱动电路的第二端；
所述发光控制电路分别与发光控制线、第一电压端、所述驱动电路的第二端、所述驱动电路的第一端和所述发光元件的第一极电连接，用于在所述发光控制线提供的发光控制信号的控制下，控制所述第一电压端与所述驱动电路的第二端之间连通，控制所述驱动电路的第一端与所述发光元件的第一极之间连通；
所述发光元件的第二极与第二电压端电连接。
在本公开至少一实施例中，所述像素电路还可以包括发光元件、储能电路、第二初始化电路、数据写入电路和发光控制电路，第二初始化电路为发光元件的第一极进行初始化，数据写入电路将数据电压写入驱动电路的第二端，发光控制电路在发光控制信号的控制下，控制所述第一电压端与所述驱动电路的第二端之间连通，控制所述驱动电路的第一端与所述发光元件的第一极之间连通。
可选的，所述发光元件可以为有机发光二极管，所述发光元件的第一极可以为有机发光二极管的阳极，所述发光元件的第二极可以为有机发光二极管的阴极；
所述第一电压端可以为高电压端，所述第二电压端可以为低电压端；
但不以此为限。
如图65所示，在图63所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括发光元件40、储能电路41、第二初始化电路42、数据写入电路43和发光控制电路44；
所述储能电路41与所述驱动电路11的控制端电连接，用于储存电能；
所述第二初始化电路42分别与第三扫描线S3、第二初始电压端和所述发光元件40的第一极电连接，用于在所述第三扫描线S3提供的第三扫描信号的控制下，将所述第二初始电压端提供的第二初始电压Vi2写入所述发光元件40的第一极；
所述数据写入电路43分别与第四扫描线S4、数据线D1和所述驱动电路11的第二端电连接，用于在所述第四扫描线S4提供的第四扫描信号的控制下，将所述数据线D1提供的数据电压写入所述驱动电路11的第二端；
所述发光控制电路44分别与发光控制线E1第一电压端V1、所述驱动电路11的第二端、所述驱动电路11的第一端和所述发光元件40的第一极电连接，用于在所述发光控制线E1提供的发光控制信号的控制下，控制所述第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11的第一端与所述发光元件40的第一极之间连通；
所述发光元件40的第二极与第二电压端V2电连接。
本公开如图65所示的像素电路的至少一实施例在工作时，显示周期还包括设置于所述初始化阶段之后的数据写入阶段和发光阶段；
在所述数据写入阶段，数据写入电路43在第四扫描信号的控制下，将数据线D1提供的数据电压Vdata写入所述驱动电路11的第二端；补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与所述驱动电路11的第一端之间连通；
在所述数据写入阶段开始时，所述驱动电路11在其控制端的控制下，导通所述驱动电路11的第一端与所述驱动电路11的第二端之间的连接，以通过数据电压Vdata向储能电路41充电，从而改变所述驱动电路11的控制端的电位，直至所述驱动电路11的控制端的电位变为Vdata+Vth，Vth 为所述驱动电路11包括的驱动晶体管的阈值电压；
在发光阶段，发光控制电路44在发光控制信号的控制下，控制第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11 的第一端与发光元件40的第一极之间连通，驱动电路11驱动发光元件40 发光。
在具体实施时，所述复位阶段可以设置于所述初始化阶段和所述数据写入阶段之间，但不以此为限。
如图66所示，在图64所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括发光元件40、储能电路41、第二初始化电路42、数据写入电路43和发光控制电路44；
所述储能电路41与所述驱动电路11的控制端电连接，用于储存电能；
所述第二初始化电路42分别与第三扫描线S3、第二初始电压端和所述发光元件40的第一极电连接，用于在所述第三扫描线S3提供的第三扫描信号的控制下，将所述第二初始电压端提供的第二初始电压Vi2写入所述发光元件40的第一极；
所述数据写入电路43分别与第四扫描线S4、数据线D1和所述驱动电路11的第二端电连接，用于在所述第四扫描线S4提供的第四扫描信号的控制下，将所述数据线D1提供的数据电压写入所述驱动电路11的第二端；
所述发光控制电路44分别与发光控制线E1、第一电压端V1、所述驱动电路11的第二端、所述驱动电路11的第一端和所述发光元件40的第一极电连接，用于在所述发光控制线E1提供的发光控制信号的控制下，控制所述第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11的第一端与所述发光元件40的第一极之间连通；
所述发光元件40的第二极与第二电压端V2电连接。
本公开如图66所示的像素电路的至少一实施例在工作时，显示周期还包括设置于所述初始化阶段之后的数据写入阶段和发光阶段；
在所述数据写入阶段，数据写入电路43在第四扫描信号的控制下，将数据线D1提供的数据电压Vdata写入所述驱动电路11的第二端；补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与所述驱动电路11的第一端之间连通；
在所述数据写入阶段开始时，所述驱动电路11在其控制端的控制下，导通所述驱动电路11的第一端与所述驱动电路11的第二端之间的连接，以通过数据电压Vdata向储能电路41充电，从而改变所述驱动电路11的控制端的电位，直至所述驱动电路11的控制端的电位变为Vdata+Vth，Vth 为所述驱动电路11包括的驱动晶体管的阈值电压；
在发光阶段，发光控制电路44在发光控制信号的控制下，控制第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11 的第一端与发光元件40的第一极之间连通，驱动电路11驱动发光元件40 发光。
如图67所示，本公开至少一实施例所述的像素电路可以包括驱动电路11、补偿控制电路12、第一初始化电路13、发光元件40、储能电路41、第二初始化电路42、数据写入电路43和发光控制电路44；
所述补偿控制电路12分别与第一扫描线S1、所述驱动电路11的控制端和所述驱动电路11的第一端电连接，用于在所述第一扫描线S1提供的第一扫描信号的控制下，控制所述驱动电路11的控制端与所述驱动电路 11的第一端之间连通；
所述第一初始化电路13分别与初始化控制线R1、所述驱动电路11 的第一端和第一初始电压端电连接，用于在所述初始化控制线R1提供的初始化控制信号的控制下，将所述第一初始电压端提供的第一初始电压 Vi1写入所述驱动电路11的第一端；
所述驱动电路11用于在其控制端的电位的控制下，控制所述驱动电路 11的第一端与所述驱动电路12的第二端之间连通；
所述储能电路41与所述驱动电路11的控制端电连接，用于储存电能；
所述第二初始化电路42分别与第三扫描线S3、第二初始电压端和所述发光元件40的第一极电连接，用于在所述第三扫描线S3提供的第三扫描信号的控制下，将所述第二初始电压端提供的第二初始电压Vi2写入所述发光元件40的第一极；
所述数据写入电路43分别与第四扫描线S4、数据线D1和所述驱动电路11的第二端电连接，用于在所述第四扫描线S4提供的第四扫描信号的控制下，将所述数据线D1提供的数据电压写入所述驱动电路11的第二端；
所述发光控制电路44分别与发光控制线E1、第一电压端V1、所述驱动电路11的第二端、所述驱动电路11的第一端和所述发光元件40的第一极电连接，用于在所述发光控制线E1提供的发光控制信号的控制下，控制所述第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11的第一端与所述发光元件40的第一极之间连通；
所述发光元件40的第二极与第二电压端V2电连接。
本公开如图67所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的初始化阶段、数据写入阶段和发光阶段；
在初始化阶段，第一初始化电路13在初始化控制信号的控制下，将第一初始电压Vi1写入驱动电路11的第一端，补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与所述驱动电路11的第一端之间连通，以将第一初始电压Vi1写入所述驱动电路11的控制端，以使得在数据写入阶段开始时，所述驱动电路11能够在其控制端的电位的控制下，控制所述驱动电路11的第一端与所述驱动晶体管11的第二端之间连通；
在所述数据写入阶段，数据写入电路43在第四扫描信号的控制下，将数据线D1提供的数据电压Vdata写入所述驱动电路11的第二端；补偿控制电路12在第一扫描信号的控制下，控制驱动电路11的控制端与所述驱动电路11的第一端之间连通；
在所述数据写入阶段开始时，所述驱动电路11在其控制端的控制下，导通所述驱动电路11的第一端与所述驱动电路11的第二端之间的连接，以通过数据电压Vdata向储能电路41充电，从而改变所述驱动电路11的控制端的电位，直至所述驱动电路11的控制端的电位变为Vdata+Vth，Vth 为所述驱动电路11包括的驱动晶体管的阈值电压；
在发光阶段，发光控制电路44在发光控制信号的控制下，控制第一电压端V1与所述驱动电路11的第二端之间连通，控制所述驱动电路11 的第一端与发光元件40的第一极之间连通，驱动电路11驱动发光元件40 发光。
在图65、图66、图67所示的像素电路的至少一实施例中，可以通过一个单独的第三扫描信号生成模组来提供第三扫描信号至第三扫描线S3，利于低频闪烁下的开关频率切换的自由度(所述开关频率为所述第二初始化电路包括的晶体管的开关频率)，但不以此为限。在具体实施时，所述第三扫描信号也可以与所述第四扫描信号为同一扫描信号。
当所述像素电路应用于的显示面板工作于低频下时，当发光控制电路 44控制所述第一电压端V1与所述驱动电路11的第二端之间断开，并控制所述驱动电路11的第一端与所述发光元件40的第一极断开时，能够通过提升所述第三扫描信号的频率，以减轻Flicker(闪烁)。
在本公开至少一实施例中，所述第二扫描信号与所述第三扫描信号可以为同一扫描信号，所述第二扫描信号生成模组与所述第三扫描信号生成模组可以为同一模组，但不以此为限。在具体实施时，所述第二扫描信号也可以与第三扫描信号为不同的扫描信号。
本公开如图65、图66、图67所示的像素电路的至少一实施例在工作时，在非发光时间段，在数据电压写入驱动电路11的第二端之前，所述第二初始化电路42在所述第三扫描线S3提供的第三扫描信号的控制下，将所述第二初始电压端提供的第二初始电压Vi2写入所述发光元件40的第一极，以控制所述发光元件40不发光，并清除所述发光元件40的第一极残留的电荷。
在本公开至少一实施例中，所述初始化阶段与所述数据写入阶段之间的时间间隔大于预定时间间隔，以通过对驱动晶体管的栅极电位提前初始化，改善驱动晶体管的磁滞现象，降低像素电路的高低频Flicker(闪烁)。
在具体实施时，所述预定时间间隔可以根据实际情况选定。
在本公开如图65、图66、图67所示的像素电路的至少一实施例中，初始化控制线R1提供的初始化控制信号和第四扫描信号可以由同一第四扫描信号生成模组生成，所述第四扫描信号可以为所述第四扫描信号生成模组生成的第N级第四扫描信号，所述初始化控制信号可以为所述第四扫描信号生成模组生成的第N-M级第四扫描信号，以提前对驱动晶体管的栅极的电位进行初始化；N为正整数，M可以为大于6的正整数，例如，M 可以为14，但不以此为限。
可选的，所述数据写入电路包括第四晶体管；
所述第四晶体管的控制极与所述第四扫描线电连接，所述第四晶体管的第一极与所述数据线电连接，所述第四晶体管的第二极与驱动电路的第二端电连接；
所述发光控制电路包括第五晶体管和第六晶体管；
所述第五晶体管的控制极与所述发光控制线电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述驱动电路的第二端电连接；
所述第六晶体管的控制极与所述发光控制线电连接，所述第六晶体管的第一极与所述驱动电路的第一端电连接，所述第六晶体管的第二极与所述发光元件的第一极电连接；
所述第二初始化电路包括第七晶体管；
所述第七晶体管的控制极与所述第三扫描线电连接，所述第七晶体管的第一极与所述第二初始电压端电连接，所述第七晶体管的第二极与所述发光元件的第一极电连接；
所述驱动电路包括驱动晶体管；所述驱动晶体管的控制极与所述驱动电路的控制端电连接，所述驱动晶体管的第一极与所述驱动电路的第一端电连接，所述驱动电路的第二极与所述驱动电路的第二端电连接；
所述储能电路包括存储电容；所述存储电容的第一端与所述驱动电路的控制端电连接，所述存储电容的第二端与所述第一电压端连接。
如图68所示，在图65所示的像素电路的至少一实施例的基础上，所述发光元件为有机发光二极管O1；所述补偿控制电路12包括第一晶体管 T1；所述驱动电路11包括驱动晶体管T0；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述驱动晶体管T1的漏极电连接；
所述第一初始化电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述初始化控制线R1电连接，所述第二晶体管T2的漏极与所述第一初始电压端电连接所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；所述第一初始电压端用于提供第一初始电压Vi1；
所述复位电路20包括第三晶体管T3；
所述第三晶体管T3的栅极与所述第二扫描线S2电连接，所述第三晶体管T3的漏极与所述复位电压端DR电连接，所述第三晶体管T3的源极与所述驱动晶体管T0的源极电连接；
所述数据写入电路43包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第四扫描线S4电连接，所述第四晶体管T4的漏极与所述数据线D1电连接，所述第四晶体管T4的源极与驱动晶体管T0的源极电连接；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压端电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；所述高电压端用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；O1的阴极与低电压端电连接，所述低电压端用于提供低电压信号VSS；
所述第二初始化电路42包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第三扫描线S3电连接，所述第七晶体管T7的漏极与所述第二初始电压端电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压端用于提供第二初始电压Vi2；
所述储能电路41包括存储电容C；所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压端连接。
在图68所示的像素电路的至少一实施例中，T1为氧化物薄膜晶体管， T2、T3、T4、T5、T6和T7为低温多晶硅薄膜晶体管，T1为n型晶体管， T2、T3、T4、T5、T6和T7为p型晶体管。
在图68所示的像素电路的至少一实施例中，N1为与T0的栅极电连接的第一节点，N2为与T0的源极电连接的第二节点，N3为与T0的漏极电连接的第三节点。
在图68所示的像素电路的至少一实施例中，所述初始化控制信号和所述第四扫描信号可以由同一第四扫描信号生成模组提供。
在具体实施时，当DR提供的复位电压为高电压时，复位阶段和初始化阶段为不同的阶段，以避免T0的栅源短路；当DR提供的复位电压为低电压时，复位阶段和初始化阶段可以为同一阶段。
如图69所示，本公开如图68所示的像素电路的至少一实施例在工作时，当DR提供的复位电压为高电压时，显示周期可以包括先后设置的初始化阶段t1、复位阶段t2、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，E1提供高电压信号，R1提供低电压信号，S4提供高电压信号，S1提供高电压信号，S2和S3都提供高电压信号，T1和T2 打开，以将Vi1写入N1，对T0的栅极的电位进行初始化，使得在数据写入阶段t3开始时，T0能够打开；
在复位阶段t2，E1提供高电压信号，R1提供高电压信号，S4提供高电压信号，S1提供低电压信号，S2和S3都提供低电压信号，T3和T7打开，以通过DR提供的高电压为N2的电位进行初始化，以对T0的栅源电压进行复位，利于T0的恢复速度加快，因此会改善T0的磁滞现象，提升磁滞恢复速度；将Vi2写入O1的阳极，以使得O1不发光，并清除O1的阳极残留的电荷；
在数据写入阶段t3，E1提供高电压信号，R1提供高电压信号，S4提供低电压信号，S1提供高电压信号，S2和S3都提供高电压信号，T1打开，T4打开；
在数据写入阶段t3开始时，T0打开，通过D1提供的数据电压Vdata 为C充电，以提升N1的电位，直至T0关断，N1的电位为Vdata+Vth，其中，Vth为T0的阈值电压；
在发光阶段，E1提供低电压信号，R1提供高电压信号，S4提供高电压信号，S1提供低电压信号，S2和S3都提供高电压信号，T5、T0和T6 打开，T0驱动O1发光。
如图70所示，本公开如图68所示的像素电路的至少一实施例在工作时，当DR提供的复位电压为低电压时，显示周期可以包括先后设置的初始化阶段t1、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，E1提供高电压信号，R1提供低电压信号，S4提供高电压信号，S1提供高电压信号，S2和S3都提供低电压信号，T1和T2 打开，以将Vi1写入N1，以使得在数据写入阶段t3开始时，T0能够打开； T3和T7打开，DR提供的复位电压写入N2，Vi2写入O1的阳极，以对 T0的栅源电压进行复位，利于T0的恢复速度加快，因此会改善T0的磁滞现象，提升磁滞恢复速度；将Vi2写入O1的阳极，以使得O1不发光，并清除O1的阳极残留的电荷；
在数据写入阶段t3，E1提供高电压信号，R1提供高电压信号，S4提供低电压信号，S1提供高电压信号，S2和S3都提供高电压信号，T1打开，T4打开；
在数据写入阶段t3开始时，T0打开，通过D1提供的数据电压Vdata 为C充电，以提升N1的电位，直至T0关断，N1的电位为Vdata+Vth，其中，Vth为T0的阈值电压；
在发光阶段，E1提供低电压信号，R1提供高电压信号，S4提供高电压信号，S1提供低电压信号，S2和S3都提供高电压信号，T5、T0和T6 打开，T0驱动O1发光。
如图71所示，本公开如图68所示的像素电路的至少一实施例在工作时，当R1提供的初始化控制信号为第N-14级第四扫描信号，S4提供的第四扫描信号为第N级第四扫描信号时，显示周期可以包括先后设置的初始化阶段t1、复位阶段t2、数据写入阶段t3和发光阶段t4；在初始化阶段 t1，E1提供高电压信号，S1提供高电压信号，R1提供低电压信号，S2和S3都提供高电压信号，S4提供高电压信号，T1和T2打开，以将Vi1写入N1，以使得在数据写入阶段t3开始时，T0能够打开；
在复位阶段t2，E1提供高电压信号，S1提供高电压信号，R1提供高电压信号，S2和S3都提供低电压信号，S4提供高电压信号，T3和T7打开，以通过DR提供的高电压为N2的电位进行初始化，以对T0的栅源电压进行复位，利于T0的恢复速度加快，因此会改善T0的磁滞现象，提升磁滞恢复速度；将Vi2写入O1的阳极，以使得O1不发光，并清除O1的阳极残留的电荷；T1打开，T2关断，T5和T6关断；
在数据写入阶段t3，E1提供高电压信号，S1提供高电压信号，R1提供高电压信号，S2和S3都提供高电压信号，S4提供低电压信号，T1和 T4打开，以将Vdata写入N2，并N1和N3之间连通，以通过D1上的数据电压Vdata为C充电，提升N1的电位，直至T0关断，此时T0的栅极的电位为Vdata+Vth；
在发光阶段t4，E1提供低电压信号，S1提供低电压信号，R1提供高电压信号，S2和S3都提供高电压信号，S4提供高电压信号，T5、T6和 T0打开，T0驱动O1发光。
在图68所示的像素电路的至少一实施例中，DR提供的复位电压可以为VDD，或者，DR可以与E1为同一信号端；或者，D4提供的复位电压可以为第三初始化电压；但不以此为限。
如图72所示，在图67所示的像素电路的至少一实施例的基础上，所述发光元件为有机发光二极管O1；所述补偿控制电路12包括第一晶体管 T1；所述驱动电路11包括驱动晶体管T0；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述驱动晶体管T1的漏极电连接；
所述第一初始化电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述初始化控制线R1电连接，所述第二晶体管T2的漏极与所述第一初始电压端电连接所述第二晶体管T2的源极与所述驱动晶体管T0的漏极电连接；所述第一初始电压端用于提供第一初始电压Vi1；
所述数据写入电路43包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第四扫描线S4电连接，所述第四晶体管T4的漏极与所述数据线D1电连接，所述第四晶体管T4的源极与驱动晶体管T0的源极电连接；
所述发光控制电路包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压端电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的源极电连接；所述高电压端用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6 的源极与有机发光二极管O1的阳极电连接；O1的阴极与低电压端电连接，所述低电压端用于提供低电压信号VSS；
所述第二初始化电路42包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第三扫描线S3电连接，所述第七晶体管T7的漏极与所述第二初始电压端电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压端用于提供第二初始电压Vi2；
所述储能电路41包括存储电容C；所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压端连接。
在图72所示的像素电路的至少一实施例中，T1为氧化物薄膜晶体管， T2、T4、T5、T6和T7为低温多晶硅薄膜晶体管，T1为n型晶体管，T2、T4、T5、T6和T7为p型晶体管。
在图72所示的像素电路的至少一实施例中，N1为与T0的栅极电连接的第一节点，N2为与T0的源极电连接的第二节点，N3为与T0的漏极电连接的第三节点。
在图72所示的像素电路的至少一实施例中，第三扫描信号与第四扫描信号为同一扫描信号，但不以此为限。
如图73所示，本公开如图72所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段t1、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，E1提供高电压信号，R1提供低电压信号，S3和S4 都提供高电压信号，S1提供高电压信号，T1和T2打开，以将Vi1写入 N1，使得在数据写入阶段t3开始时，T0能够打开；
在数据写入阶段t3，E1提供高电压信号，R1提供高电压信号，S3和 S4都提供低电压信号，S1提供高电压信号，T7打开，以将Vi2写入O1 的阳极，T1和T4打开，以将D1上的数据电压Vdata写入N2，并N1与 N3之间连通；
在数据写入阶段t3开始时，T0打开，通过Vdata为C充电，以提升 T0的栅极的电位，直至T0的栅极的电位变为Vdata+Vth，Vth为T0的阈值电压，T0关断；
在发光阶段t4，E1提供低电压信号，R1提供高电压信号，S3和S4 都提供高电压信号，S1提供低电压信号，T5、T6和T0打开，T0驱动O1 发光。
如图74所示，本公开如图72所示的像素电路的至少一实施例在工作时，当R1提供的初始化控制信号为第N-14级第四扫描信号，S4提供的第四扫描信号为第N级第四扫描信号时，显示周期可以包括先后设置的初始化阶段t1、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，E1提供高电压信号，R1提供低电压信号，S3和S4 都提供高电压信号，S1提供高电压信号，T1和T2打开，以将Vi1写入 N1，使得在数据写入阶段t3开始时，T0能够打开；
在数据写入阶段t3，E1提供高电压信号，R1提供高电压信号，S3和S4都提供低电压信号，S1提供高电压信号，T7打开，以将Vi2写入O1 的阳极，T1和T4打开，以将D1上的数据电压Vdata写入N2，并N1与 N3之间连通；
在数据写入阶段t3开始时，T0打开，通过Vdata为C充电，以提升 T0的栅极的电位，直至T0的栅极的电位变为Vdata+Vth，Vth为T0的阈值电压，T0关断；
在发光阶段t4，E1提供低电压信号，R1提供高电压信号，S3和S4 都提供高电压信号，S1提供低电压信号，T5、T6和T0打开，T0驱动O1 发光。
如图74所示，所述初始化阶段t1与所述数据写入阶段t3之间的时间间隔较大，以能够提前对N1的电位进行复位，利于改善T0的磁滞现象。
如图75所示，在图66所示的像素电路的至少一实施例的基础上，所述发光元件为有机发光二极管O1；所述补偿控制电路12包括第一晶体管 T1；所述驱动电路11包括驱动晶体管T0；
所述第一晶体管T1的栅极与所述第一扫描线S1电连接，所述第一晶体管T1的漏极与所述驱动晶体管T0的栅极电连接，所述第一晶体管T1 的源极与所述驱动晶体管T1的漏极电连接；
所述第一初始化电路13包括第二晶体管T2；
所述第二晶体管T2的栅极与所述初始化控制线R1电连接，所述第二晶体管T2的漏极与所述第一初始电压端电连接所述第二晶体管T2的源极与所述驱动晶体管T0的第一极电连接；所述第一初始电压端用于提供第一初始电压Vi1；
所述复位电路20包括第三晶体管T3；
所述第三晶体管T3的栅极与所述第二扫描线S2电连接，所述第三晶体管T3的漏极与所述复位电压端DR电连接，所述第三晶体管T3的源极与所述驱动晶体管T0的第二极电连接；
所述数据写入电路43包括第四晶体管T4；
所述第四晶体管T4的栅极与所述第四扫描线S4电连接，所述第四晶体管T4的漏极与所述数据线D1电连接，所述第四晶体管T4的源极与驱动晶体管T0的第二极电连接；
所述发光控制电路44包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的栅极与所述发光控制线E1电连接，所述第五晶体管T5的漏极与高电压端电连接，所述第五晶体管T5的源极与所述驱动晶体管T0的第二极电连接；所述高电压端用于提供高电压信号VDD；
所述第六晶体管T6的栅极与所述发光控制线E1电连接，所述第六晶体管T6的漏极与所述驱动晶体管T0的第一极电连接，所述第六晶体管 T6的源极与有机发光二极管O1的阳极电连接；O1的阴极与低电压端电连接，所述低电压端用于提供低电压信号VSS；
所述第二初始化电路42包括第七晶体管T7；
所述第七晶体管T7的栅极与所述第三扫描线S3电连接，所述第七晶体管T7的漏极与所述第二初始电压端电连接，所述第七晶体管T7的源极与所述有机发光二极管O1的阳极电连接；所述第二初始电压端用于提供第二初始电压Vi2；
所述储能电路41包括存储电容C；所述存储电容C的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C的第二端与所述高电压端连接。
在图75所示的像素电路的至少一实施例中，T1为氧化物薄膜晶体管， T2、T3、T4、T5、T6和T7为低温多晶硅薄膜晶体管，T1为n型晶体管， T2、T3、T4、T5、T6和T7为p型晶体管。
在图75所示的像素电路的至少一实施例中，N1为与T0的栅极电连接的第一节点，N2为与T0的第二极电连接的第二节点，N3为与T0的第一极电连接的第三节点。
在图75所示的像素电路的至少一实施例中，T0的第一极可以为漏极， T0的第一极可以为源极；或者，T0的第一极可以为源极，T0的第二极可以为漏极。
本公开如图75所示的像素电路的至少一实施例中，R1提供的初始化控制信号可以为第N-14级第四扫描信号，S4提供的第四扫描信号可以为第N级第四扫描信号，但不以此为限。
如图76所示，本公开如图75所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段t1、复位阶段t2、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，E1提供高电压信号，S1提供高电压信号，R1提供低电压信号，S2和S3都提供高电压信号，S4提供高电压信号，T1和T2 打开，以将Vi1写入N1，以使得在数据写入阶段t3开始时，T0能够打开；
在复位阶段t2，E1提供高电压信号，S1提供高电压信号，R1提供高电压信号，S2和S3都提供低电压信号，S4提供高电压信号，T3和T7打开，以通过DR提供的高电压为N2的电位进行初始化，以对T0的栅源电压进行复位，利于T0的恢复速度加快，因此会改善T0的磁滞现象，提升磁滞恢复速度；将Vi2写入O1的阳极，以使得O1不发光，并清除O1的阳极残留的电荷；T1打开，T2关断，T5和T6关断；
在数据写入阶段t3，E1提供高电压信号，S1提供高电压信号，R1提供高电压信号，S2和S3都提供高电压信号，S4提供低电压信号，T1和 T4打开，以将Vdata写入N2，并N1和N3之间连通，以通过D1上的数据电压Vdata为C充电，提升N1的电位，直至T0关断，此时T0的栅极的电位为Vdata+Vth；
在发光阶段t4，E1提供低电压信号，S1提供低电压信号，R1提供高电压信号，S2和S3都提供高电压信号，S4提供高电压信号，T5、T6和 T0打开，T0驱动O1发光。
本公开至少一实施例所述的驱动方法，应用于上述的像素电路，显示周期包括初始化阶段和复位阶段；所述驱动方法包括：
在所述初始化阶段，第一初始化电路在初始化控制信号的控制下，将第一初始电压写入驱动电路的第一端；
在所述复位阶段，复位电路在第二扫描信号的控制下，将复位电压写入所述驱动电路的第二端或所述驱动电路的第一端。
在本公开所述的驱动方法的至少一实施例中，复位电路在第二扫描信号的控制下，在数据电压写入驱动电路的第二端之前，在非发光时间段，将复位电压写入驱动电路的第二端或驱动电路的第一端，以对驱动电路中的驱动晶体管提供偏压(此时驱动晶体管的栅极电位也被初始化为Vi1)，使得驱动晶体管保持复位状态，以改善驱动晶体管的磁滞，利于显示屏FFR (第一帧响应时间)。
在本公开至少一实施例中，当在复位阶段，所述复位电路在第二扫描信号的控制下，将复位电压写入驱动电路的第二端时，
所述复位电压为高电位恒定电压，所述第一初始电压为低电位恒定电压，所述初始化阶段和所述复位阶段为不同的时间段；或者，
所述复位电压为和所述第一初始电压为低电位恒定电压，所述初始化阶段和所述复位阶段为相同的时间段或不同的时间段。
可选的，当在复位阶段，所述复位电路在第二扫描信号的控制下，将复位电压写入驱动电路的第一端时，所述复位阶段与所述初始化阶段为不同的时间段，以便在初始化阶段，将第一初始化电压写入驱动电路的第一端，在复位阶段，将复位电压写入驱动电路的第一端。
在具体实施时，所述像素电路还可以包括补偿控制电路，所述驱动方法还可以包括：
在所述初始化阶段，所述补偿控制电路在第一扫描信号的控制下，控制驱动电路的控制端与所述驱动电路的第一端之间连通，以将第一初始电压写入所述驱动电路的控制端。
在本公开实施例所述的驱动方法中，补偿控制电路在第一扫描信号的控制下，控制驱动电路的控制端与所述驱动电路的第一端之间连通，所述驱动电路的控制端仅直接与补偿控制电路电连接，第一初始化电路在初始化控制信号的控制下，将第一初始电压写入驱动电路的第一端，第一初始化电路直接与所述驱动电路的第一端电连接，以通过补偿控制电路和第一初始化电路为驱动电路的控制端的电位进行初始化，减少对所述驱动电路的控制端的漏电路径，在像素电路设计复杂性没有明显增加的条件下，可以保证第一节点的电压的稳定性，利于提升显示质量，提升显示均一性，减轻Flicker(闪烁)。
在具体实施时，所述像素电路还包括数据写入电路和储能电路；显示周期还包括设置于所述初始化阶段之后的数据写入阶段；所述驱动方法还包括：
在所述数据写入阶段，数据写入电路在第四扫描信号的控制下，将数据线提供的数据电压Vdata写入所述驱动电路的第二端；补偿控制电路在第一扫描信号的控制下，控制驱动电路的控制端与所述驱动电路的第一端之间连通；
在所述数据写入阶段开始时，所述驱动电路在其控制端的控制下，导通所述驱动电路的第一端与所述驱动电路的第二端之间的连接，以通过数据电压Vdata向储能电路充电，从而改变所述驱动电路的控制端的电位，直至所述驱动电路的控制端的电位变为Vdata+Vth，Vth为所述驱动电路包括的驱动晶体管的阈值电压。
在具体实施时，所述数据写入阶段可以设置于所述复位阶段之后。
可选的，所述初始化阶段与所述数据写入阶段之间的时间间隔大于预定时间间隔，以通过对驱动晶体管的栅极电位提前初始化，改善驱动晶体管的磁滞现象，降低像素电路的高低频Flicker(闪烁)。
在本公开至少一实施例中，所述像素电路还包括发光控制电路，所述显示周期还包括设置于所述数据写入阶段之后的发光阶段；所述驱动方法包括：
在发光阶段，发光控制电路在发光控制信号的控制下，控制第一电压端与所述驱动电路的第二端之间连通，控制所述驱动电路的第一端与发光元件的第一极之间连通，驱动电路驱动发光元件发光。
本公开至少一实施例所述的显示装置包括上述的像素电路。
可选的，所述像素电路包括复位电路和第二初始化电路；所述显示装置还包括第二扫描信号生成模组和第三扫描信号生成模组；
所述复位电路与第二扫描线电连接，所述第二初始化电路与第三扫描线电连接；
所述第二扫描信号生成模组与所述第二扫描线电连接，用于提供第二扫描信号至所述第二扫描线；
所述第三扫描信号生成模组与所述第三扫描线电连接，用于提供第三扫描信号至所述第三扫描线。
可选的，所述第二扫描信号和所述第三扫描信号为同一控制信号；
所述第二扫描信号生成模组与所述第三扫描信号生成模组为同一模组。
如图77所示，本公开至少一实施例所述的显示装置包括显示面板，所述显示面板包括像素模组P0，所述像素模组P0包括多行多列上述的像素电路；所述像素模组P0设置于显示面板的有效显示区域内；
所述显示面板还包括发光控制信号生成模组70、第一扫描信号生成模组71、第一个第四扫描信号生成模组721、第二个第四扫描信号生成模组 722、第二扫描信号生成模组73和第三扫描信号生成模组74；
所述发光控制信号生成模组70用于提供发光控制信号，第一扫描信号生成模组71用于提供第一扫描信号，第一个第四扫描信号生成模组721 和第二个第四扫描信号生成模组722用于提供第四扫描信号，所述第二扫描信号生成模组73用于提供第二扫描信号，所述第三扫描信号生成模组 74用于提供第三扫描信号；
发光控制信号生成模组70、第一扫描信号生成模组71和第一个第四扫描信号生成模组721设置于所述显示面板左侧边，
第二个第四扫描信号生成模组722、第二扫描信号生成模组73和第三扫描信号生成模组74设置于所述显示面板右侧边。
如图78所示，本公开至少一实施例所述的显示装置包括显示面板，所述显示面板包括像素模组P0，所述像素模组P0包括多行多列上述的像素电路；所述像素模组P0设置于显示面板的有效显示区域内；
所述显示面板还包括发光控制信号生成模组70、第一个第一扫描信号生成模组711、第二个第一扫描信号生成模组712、第一个第四扫描信号生成模组721、第二个第四扫描信号生成模组722和第三扫描信号生成模组 74；
所述发光控制信号生成模组70用于提供发光控制信号，第一扫描信号生成模组71用于提供第一扫描信号，第一个第四扫描信号生成模组721 和第二个第四扫描信号生成模组722用于提供第四扫描信号，所述第三扫描信号生成模组74用于提供第二扫描信号和第三扫描信号；
发光控制信号生成模组70、第一个第一扫描信号生成模组711和第一个第四扫描信号生成模组721设置于所述显示面板左侧边，
第二个第四扫描信号生成模组722、第二个第一扫描信号生成模组712 和第三扫描信号生成模组74设置于所述显示面板右侧边。
在图77和图78中，标号为Vi1的为第一初始化电压，标号为Vi2的为第二初始化电压，标号为VDD的为高电压信号，标号为D1的为数据线，标号为DR的为复位电压端。
本公开实施例中，参考图6，图7，图12，图14等，第八晶体管T8 的宽长比W/L可以大致等于第七晶体管T7的宽长比W/L；又例如，第八晶体管T8的宽长比W/L可以大于第七晶体管T7的宽长比W/L，也即是 T8的宽长比W/L可以稍大，如此可以使得N2节点得到快速复位。
本公开实施例中，参考图6，图7，图12，图14等，第八晶体管T8 的沟道宽W为1.5-3.5，例如可以是1.6、1.8，、1.9、2.0、2.2、2.5、3.0等；沟道长L为2.0-4.5；例如可以是2.5、2.7、3.0、3.2、3.5、4.0等；第七晶体管T7的沟道宽W为1.5-3.5，例如可以是1.6、1.8，、1.9、2.0、2.2、2.5、 3.0等；沟道长L为2.0-4.5；例如可以是2.5、2.7、3.0、3.2、3.5、4.0等。
需要说明的是，参考图38a、图50等，上述晶体管的设计，同样适用图38a等实施例中的第七晶体管T7，以及第一薄体管T1；以及图50等实施例中的第四晶体管T4以及第七晶体管T7。
本公开实施例中，参考图6，图7，图12，图14等，第八晶体管T8 的宽长比W/L可以大致等于第一晶体管T1的宽长比W/L；又例如，第八晶体管T8的宽长比W/L可以小于第一晶体管T1的宽长比W/L，如此可以平衡N1节点和N2节点复位能力。
本公开实施例中，参考图6，图7，图12，图14等，第八晶体管T8 的宽长比W/L可以大于第一晶体管T1的宽长比W/L，如此可以提升N2 节点复位能力。
本公开实施例中，参考图6，图7，图12，图14等，第八晶体管T8 的沟道宽W为1.5-3.5，例如可以是1.6、1.8，、1.9、2.0、2.2、2.5、3.0等；沟道长L为2.0-4.5；例如可以是2.5、2.7、3.0、3.2、3.5、4.0等；第一晶体管T1的沟道宽W为1.5-3.5，例如可以是1.6、1.8，、1.9、2.0、2.2、2.5、 3.0等；沟道长L为2.0-4.5；例如可以是2.5、2.7、3.0、3.2、3.5、4.0等。
需要说明的是，参考图50等，上述晶体管的设计，同样适用图50等实施例中的第四晶体管T4以及第三晶体管T3。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要说明的是，图1-图78所示的所有实施例中，功能模块/电学器件的名称和标号并不限定该功能模块/电学器件的具体功能。例如，图3-26 中的驱动电路1、图27-45中的驱动子电路、图46-60中的驱动电路11、图61-7 8中的驱动电路11均具有相同的功能；再例如，图3-26中的第二复位电路3、图27-45中的第二复位子电路、图46-60中的复位电路20、图61-7 8中的复位电路20均具有相同的功能；再例如，图3-26中的第三复位电路4、图27-45中的第一复位子电路、图46-60中的第二初始化电路 32、图60-78中的第二初始化电路42均具有相同的功能；再例如，图3-26 中的阈值补偿电路8、图27-45中的第二晶体管T2、图46-60中的补偿控制电路13、补偿控制电路12均具有相同的功能；再例如，图3-26中的数据写入电路7、图27-45中的写入子电路、图46-60中的数据写入电路41、图60-78中的数据写入电路43均具有相同的功能；再例如，图3-26中的控制电路5、图27-45中的第一发光控制子电路和第二发光控制子电路、图46-60中的发光控制电路31、图61-78中的发光控制电路44均具有相同的功能；再例如，图3-26中的耦合电路6、图27-45中的第一电容C1、图 46-60中的储能电路42、图61-78中的储能电路41均具有相同的功能；再例如，图3-26中的驱动晶体管T3、图27-45中的驱动晶体管T3、图46-60 中的驱动晶体管T0、图61-78中的驱动晶体管T0均具有相同的功能。上述具有相同功能的功能模块/电学器件可以相互替换以组成新的实施例，其中，功能模块/电学器件的替换可以包括功能模块/电学器件自身结构的替换、功能模块/电学器件连接的信号端的电压状态的替换。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (18)

1.一种像素驱动电路，其中，所述像素驱动电路应用于显示面板，所述像素驱动电路包括：
驱动晶体管，栅极连接第一节点，第一极连接第二节点，第二极连接第三节点；
数据写入电路，连接所述第二节点、数据信号端，用于响应第一栅极驱动信号端的信号将所述数据信号端的信号传输到所述第二节点；
阈值补偿电路，连接所述第一节点、第三节点、第二栅极驱动信号端，用于响应所述第二栅极驱动信号端的信号以连通所述第一节点和所述第三节点；
第一电容，连接于所述第一节点和所述第一栅极驱动信号端之间；
第二电容，连接于所述第一节点和所述第二栅极驱动信号端之间；
其中，所述数据写入电路的导通电平为低电平，所述阈值补偿电路的导通电平为高电平，且所述第一电容的电容值大于所述第二电容的电容值；
所述阈值补偿电路包括：
N型的第二晶体管，栅极连接第二栅线和第三栅线，第一极连接所述驱动晶体管的栅极，第二极连接所述驱动晶体管的第二极，所述第二栅线和第三栅线用于提供所述第二栅极驱动信号端；
所述数据写入电路包括：
P型的第四晶体管，栅极连接第一栅线，第一极连接数据线，第二极连接所述驱动晶体管的第一极，所述第一栅线用于提供所述第一栅极驱动信号端，所述数据线用于提供所述数据信号端；
所述第一电容的第一电极连接所述第一栅线，第二电极连接所述驱动晶体管的栅极；
所述第二电容的第一电极连接所述第三栅线，第二电极连接所述驱动晶体管的栅极；
所述显示面板还包括：
衬底基板；
第一导电层，位于所述衬底基板的一侧，所述第一导电层包括第一导电部和所述第一栅线，所述第一导电部用于形成所述驱动晶体管的栅极，所述第一栅线在所述衬底基板上的正投影沿第一方向延伸；
第二导电层，位于所述第一导电层背离所述衬底基板的一侧，所述第二导电层包括所述第二栅线，所述第二栅线在所述衬底基板上的正投影沿所述第一方向延伸；
第二有源层，位于所述第二导电层背离所述衬底基板的一侧，所述第二有源层包括相连接的第一有源部和第三有源部，所述第一有源部用于形成所述第二晶体管的沟道区，所述第二栅线在所述衬底基板上的正投影覆盖所述第一有源部在所述衬底基板上的正投影；
第三导电层，位于所述第二有源层背离所述衬底基板的一侧，所述第三导电层包括所述第三栅线，所述第三栅线在所述衬底基板上的正投影沿所述第一方向延伸，所述第三栅线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板上的正投影；
第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括连接部，所述连接部分别通过过孔连接所述第一导电部和所述第三有源部；
其中，所述第一栅线包括第一延伸部，所述第一延伸部在所述衬底基板上的正投影与所述第三有源部在所述衬底基板上的正投影重合，所述第一延伸部用于形成所述第一电容的第一电极，所述第三有源部用于形成所述第一电容的第二电极；
所述第三栅线包括第三延伸部，所述连接部包括第四延伸部，所述第三延伸部在所述衬底基板上的正投影与所述第四延伸部在所述衬底基板上的正投影重合，所述第二电容的第一电极包括所述第三延伸部，所述第二电容的第二电极包括所述第四延伸部。
2.根据权利要求1所述的像素驱动电路，其中，所述第一电容的电容值为C1，所述第二电容的电容值为C2，C1/C2大于等于1.5且小于等于4。
3.根据权利要求1所述的像素驱动电路，其中，所述驱动晶体管为P型晶体管，所述像素驱动电路还包括：
控制电路，连接第二电源端、第二节点、第三节点、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第二电源端的信号传输到所述第二节点，以及用于响应所述使能信号端的信号以连通所述第三节点和所述第四节点；
耦合电路，连接于所述第一节点和所述第二电源端之间。
4.根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路还包括：
第一复位电路，连接所述第一节点、第一初始信号端、第一复位信号端，用于响应所述第一复位信号端的信号将所述第一初始信号端的信号传输到所述第一节点。
5.根据权利要求3所述的像素驱动电路，其中，所述第四节点用于连接一发光单元，所述像素驱动电路还包括：
第三复位电路，连接所述第四节点、第二初始信号端、第三复位信号端，用于响应所述第三复位信号端的信号将所述第二初始信号端的信号传输到所述第四节点。
6.根据权利要求4所述的像素驱动电路，其中，所述像素驱动电路还包括：
第二复位电路，连接所述第二节点、第一电源端，用于响应一控制信号将所述第一电源端的信号传输到所述第二节点。
7.根据权利要求6所述的像素驱动电路，其中，所述驱动晶体管为P型晶体管，所述像素驱动电路还包括：
控制电路，连接第二电源端、第二节点、第三节点、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第二电源端的信号传输到所述第二节点，以及用于响应所述使能信号端的信号以连通所述第三节点和所述第四节点；
第三复位电路，连接所述第四节点、第二初始信号端、第三复位信号端，用于响应所述第三复位信号端的信号将所述第二初始信号端的信号传输到所述第四节点；
所述第一复位电路的导通信号和所述第三复位电路的导通信号极性相反，所述第一复位信号端用于提供的信号和所述第三复位信号端用于提供的信号极性相反；
所述第二复位电路的导通电平与所述第一复位电路的导通电平极性相反；
所述第二复位电路还连接所述第三复位信号端，所述第二复位电路用于响应所述第三复位信号端的信号将所述第一电源端的信号传输到所述第二节点。
8.根据权利要求7所述的像素驱动电路，其中，所述第一电源端共用所述第二电源端。
9.根据权利要求3所述的像素驱动电路，其中，所述耦合电路包括：
第三电容，连接于所述第一节点和所述第二电源端之间；
其中，所述第三电容的电容值大于所述第一电容的电容值，且所述第三电容的电容值大于所述第二电容的电容值。
10.根据权利要求3所述的像素驱动电路，其中，所述控制电路包括：
第五晶体管，栅极连接所述使能信号端，第一极连接所述第二电源端，第二极连接所述第二节点；
第六晶体管，栅极连接所述使能信号端，第一极连接所述第三节点，第二极连接所述第四节点。
11.根据权利要求7所述的像素驱动电路，其中，
所述第一复位电路包括：
第一晶体管，栅极连接所述第一复位信号端，第一极连接所述第一初始信号端，第二极连接所述第一节点；
所述第三复位电路包括：
第七晶体管，栅极连接所述第三复位信号端，第一极连接所述第二初始信号端，第二极连接所述第四节点；
所述第二复位电路包括：
第八晶体管，栅极连接所述第三复位信号端，第一极连接所述第一电源端，第二极连接所述第二节点；
其中，所述第一晶体管为N型晶体管，第七晶体管、第八晶体管为P型晶体管。
12.根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路还包括：控制电路、耦合电路、第一复位电路、第三复位电路、第二复位电路；
所述控制电路包括：
第五晶体管，栅极连接使能信号端，第一极连接第二电源端，第二极连接所述第二节点；
第六晶体管，栅极连接所述使能信号端，第一极连接所述第三节点，第二极连接第四节点；
所述耦合电路包括：
第三电容，连接于所述第一节点和所述第二电源端之间；
所述第一复位电路包括：
第一晶体管，栅极连接第一复位信号端，第一极连接第一初始信号端，第二极连接所述第一节点；
所述第三复位电路包括：
第七晶体管，栅极连接第三复位信号端，第一极连接第二初始信号端，第二极连接所述第四节点；
所述第二复位电路包括：
第八晶体管，栅极连接所述第三复位信号端，第一极连接第一电源端，第二极连接所述第二节点；
其中，所述第一晶体管、第二晶体管为氧化物晶体管，所述驱动晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管为低温多晶硅晶体管。
13.一种像素驱动电路驱动方法，用于驱动权利要求12所述的像素驱动电路，其中，包括：
在复位阶段，向所述使能信号端、第一复位信号端、第一栅极驱动信号端输入高电平信号，向所述第二栅极驱动信号端、第三复位信号端输入低电平信号；
在阈值补偿阶段：向所述使能信号端、第二栅极驱动信号端、第三复位信号端输入高电平信号，向所述第一复位信号端、第一栅极驱动信号端输入低电平信号；
在发光阶段：向所述第三复位信号端、第一栅极驱动信号端输入高电平信号，向所述使能信号端、第二栅极驱动信号端、第一复位信号端输入低电平信号。
14.一种显示面板，其中，所述显示面板包括权利要求2-12任一项所述的像素驱动电路。
15.一种显示面板，其中，所述显示面板包括像素驱动电路，所述像素驱动电路包括：
驱动晶体管；
N型的第二晶体管，栅极连接第二栅线和第三栅线，第一极连接所述驱动晶体管的栅极，第二极连接所述驱动晶体管的第二极；
P型的第四晶体管，栅极连接第一栅线，第一极连接数据线，第二极连接所述驱动晶体管的第一极；
第一电容，第一电极连接所述第一栅线，第二电极连接所述驱动晶体管栅极；
第二电容，第一电极连接所述第三栅线，第二电极连接所述驱动晶体管栅极；
其中，所述第一电容的电容值大于所述第二电容的电容值；
所述显示面板还包括：
衬底基板；
第一导电层，位于所述衬底基板的一侧，所述第一导电层包括第一导电部和所述第一栅线，所述第一导电部用于形成所述驱动晶体管的栅极，所述第一栅线在所述衬底基板上的正投影沿第一方向延伸；
第二导电层，位于所述第一导电层背离所述衬底基板的一侧，所述第二导电层包括所述第二栅线，所述第二栅线在所述衬底基板上的正投影沿所述第一方向延伸；
第二有源层，位于所述第二导电层背离所述衬底基板的一侧，所述第二有源层包括相连接的第一有源部和第三有源部，所述第一有源部用于形成所述第二晶体管的沟道区，所述第二栅线在所述衬底基板上的正投影覆盖所述第一有源部在所述衬底基板上的正投影；
第三导电层，位于所述第二有源层背离所述衬底基板的一侧，所述第三导电层包括所述第三栅线，所述第三栅线在所述衬底基板上的正投影沿所述第一方向延伸，所述第三栅线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板上的正投影；
第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括连接部，所述连接部分别通过过孔连接所述第一导电部和所述第三有源部；
其中，所述第一栅线包括第一延伸部，所述第一延伸部在所述衬底基板上的正投影与所述第三有源部在所述衬底基板上的正投影重合，所述第一延伸部用于形成所述第一电容的第一电极，所述第三有源部用于形成所述第一电容的第二电极；
所述第三栅线包括第三延伸部，所述连接部包括第四延伸部，所述第三延伸部在所述衬底基板上的正投影与所述第四延伸部在所述衬底基板上的正投影重合，所述第二电容的第一电极包括所述第三延伸部，所述第二电容的第二电极包括所述第四延伸部。
16.根据权利要求15所述的显示面板，其中，所述第三有源部在所述衬底基板上的正投影在所述第一方向上的尺寸大于第二有源部在所述衬底基板上的正投影在所述第一方向上的尺寸。
17.根据权利要求15所述的显示面板，其中，所述第二电容的第一电极还连接所述第二栅线，所述第二有源层还包括：
第二有源部，所述第二有源部连接于所述第一有源部和所述第三有源部之间；
所述第二栅线包括第二延伸部，所述第二延伸部在所述衬底基板上的正投影与所述第二有源部在所述衬底基板上的正投影重合，且所述第三栅线在所述衬底基板上的正投影位于所述第二有源部在所述衬底基板上的正投影的一侧，所述第二电容的第一电极还包括所述第二延伸部，所述第二电容的第二电极还包括所述第二有源部。
18.根据权利要求15所述的显示面板，其中，所述第一栅线用于提供的信号和所述第二栅线用于提供的信号极性相反。
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