CN102667948B - 减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压 - Google Patents

Abstract

在编程操作中，在被选字线上的被选存储元件被编程而在该被选字线上的未被选存储元件通过沟道升压被禁止编程。为提供充分但不过高的升压电平，可基于未被选存储元件的数据状态设置升压的量。能够为较低的数据状态提供较大量的升压，较低的数据状态代表较低阈值电压，因而更易受编程干扰的影响。可针对多个数据状态的各组使用共同升压方案。可通过调整用于沟道预充电操作及用于施加给字线的通过电压的电压幅度和时间而设置升压的量。在一种方法中，可使用未被选字线上的步进通过电压，以使用被选数据状态来调整沟道的升压。

Description

减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压

技术领域

本技术涉及非易失性存储器。

背景技术

半导体存储器变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器属于最流行的非易失性半导体存储器。闪速存储器也是EEPROM类型，相比于传统的完全特征化EEPROM，对于闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。

传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。在浮置栅极上设置控制栅极并与其绝缘。如此形成的晶体管的阈值电压(Vth)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间传导之前必须施加给控制栅极的最小电压量，由浮置栅极上的电荷电平控制。

一些EEPROM及闪速存储器设备具有带有浮置栅极的存储元件或存储单元，该浮置栅极用于存储两个程度的电荷，因此，存储元件可在两个状态(例如，已擦除状态和已编程状态)之间编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储元件可存储一位数据。

多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。

通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一连串脉冲而施加的。编程电压可施加给被选字线。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如0.2-0.4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组存储元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可针对元件的每个状态执行验证步骤，以确定该元件是否达到其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。

而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常Vpgm被施加给控制栅极并且位线被接地，这致使来自存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储元件的阈值电压升高，以使得认为其处于已编程状态。

然而，随着存储器设备尺寸的缩小，存储器设备中的电磁耦合效应变得越来越重要。

附图说明

图1a是NAND串的俯视图。

图1b是NAND串的等效电路图。

图2是NAND串的横截面图。

图3是示出三个NAND串的电路图。

图4是NAND闪速存储器存储元件阵列的框图。

图5是使用单行/列解码器及读/写电路的非易失性存储器系统的框图。

图6是示出感测块的一个实施例的框图。

图7a示出阈值电压分布的示例集合。

图7b示出阈值电压分布的示例集合以及双趟次编程。

图8示出在编程操作期间施加给被选字线的一连串编程和验证脉冲。

图9示出存储元件集合的多趟次编程操作。

图10示出表示沟道与浮置栅极耦合及浮置栅极与浮置栅极耦合的NAND串的横截面图。

图11示出在为被锁闭存储元件根据它们的数据状态使用不同升压(boosting)方案时对被选存储元件编程的过程。

图12示出为相应位线使用数据锁存器。

图13a-f示出允许被锁E状态存储元件与被锁A、B及C状态存储元件区分开的示例性锁存器值。

图14示出第一升压技术。

图15a示出随通过电压(pass voltage)而变的沟道升压电压。

图15b示出使用数据状态无关的升压技术时，随通过电压而变的阈值电压分布的扩宽。

图15c示出使用数据状态无关的升压技术时，随通过电压而变的阈值电压分布的宽度。

图16a示出关于全位线(All Bit Line，ABL)存储器体系结构将存储器阵列组织成块的示例。

图16b示出第二沟道升压技术。

图17示出第三沟道升压技术。

图18示出第四沟道升压技术。

具体实施方式

提供了一种使沟道升压优化以抵消电磁耦合效应的方法及非易失性存储系统。

在编程操作期间，通过对关联的衬底沟道区进行升压，可禁止先前已完成到目标数据状态的编程的未被选存储元件被进一步编程。重要的是使用适量的升压。如果升压太低，则被禁存储元件可能受到程序干扰，其中，其阈值电压升高至下一个更高数据状态，或者升高至存储元件无法被准确读取的电平。另一方面，如果升压太高，则电磁耦合效应可能过高地升高被选存储元件的阈值电压，导致阈值电压分布的不期望扩宽。已确定能够根据未被选存储元件的数据状态定制沟道升压电平，使得为一个或多个较低数据状态提供较高升压电平，而为一个或多个较高数据状态提供较低升压电平。在施加通过电压之前的时间段期间，和/或在施加通过电压时的时间段期间，使用用于位线、漏极侧选择栅极和/或漏极侧伪存储元件的特定电压来提供不同沟道升压方案。

适当存储器系统的一个示例使用NAND闪速存储器结构，该结构在两个选择栅极之间串联布置多个晶体管。串联的晶体管及选择栅极被称为NAND串。图1a是示出一个NAND串90的俯视图。图1b是该NAND串90的等效电路。示出的NAND串包括四个晶体管100、102、104和106，其串联且夹在第一选择栅极120和第二选择栅极122之间。选择栅极120将NAND串连接至位线126。选择栅极122将NAND串连接至源线128。通过分别向控制栅极120CG和122CG施加合适的电压可控制选择栅极120和122。晶体管100、102、104和106中的每个均具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG、102CG、104CG和106CG分别连接至字线WL3、WL2、WL1和WL0。在一个实施例中，晶体管100、102、104和106均为存储器单元。在其它实施例中，存储器单元可包括多个晶体管或者可与示出的不同。选择栅极120和122分别连接至漏极侧选择线SGD和源极侧选择线SGS。

图2提供上述NAND串的横截面图。NAND串的晶体管形成在p阱区140中。而该p阱区可在p型衬底144的n阱区142内。每个晶体管包括堆叠栅极结构，该堆叠栅极结构包括控制栅极(100CG、102CG、104CG和106CG)及浮置栅极(100FG、102FG、104FG和106FG)。浮置栅极被形成于氧化物或其它介电薄膜顶部的p阱的表面上。控制栅极在浮置栅极上方，其中内部多晶硅电介质层将控制栅极与浮置栅极分离。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在邻近单元之间共享，由此这些单元彼此串联连接以形成NAND串。这些N+掺杂层形成每个单元的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极及晶体管106的源极，N+掺杂层132用作晶体管106的漏极及晶体管104的源极，N+掺杂层134用作晶体管104的漏极及晶体管102的源极，N+掺杂层136用作晶体管102的漏极及晶体管100的源极，以及，N+掺杂层138用作晶体管100的漏极及晶体管120的源极。N+掺杂层125连接至NAND串的位线126，而N+掺杂层128连接至多个NAND串的共源极线。一些NAND串将包括8个、16个、32个、64个或更多的存储器单元。每个存储器单元能够在一个或多个位中存储以模拟或数字形式表现的数据。

除了NAND闪速存储器之外，还可使用其它类型的非易失性存储器。

作为编程操作的一部分，与未被选存储元件(例如未被选NAND串90)关联的衬底的沟道区的电势可被提升。未被选存储元件或NAND串可被称为被禁或被锁闭存储元件或NAND串，这缘于其在给定的编程操作的编程迭代中被禁止或被锁定而不能进行编程所致。例如在通过控制栅极和浮置栅极100CG/100FG、102CG/102FG、104CG/104FG和106CG/106FG提供的任何存储元件在编程操作中是未被选存储元件时，例如，在NAND串90是未被选NAND串时，可在衬底144的p阱140中提供沟道区141。沟道区141表示衬底中的传导路径，其在掺杂区130、132、134、136和138中及之间延伸。可以以不同方法实现升压。例如，在预充电操作(其在将通过电压施加给未被选字线之前出现)中，在位线126上供应的电压可经由漏极侧选择栅极晶体管120CG传送给沟道区141。在一个可能场景中，对于合适的位线电压，漏极侧选择栅极晶体管向沟道提供电压Vcg-Vth，其中Vcg是漏极侧选择栅极晶体管的控制栅极电压，且Vth是漏极侧选择栅极晶体管的阈值电压。漏极侧选择栅极晶体管可随后变得非传导，使得位线从沟道141被断开，且在沟道中保持经提升的电势。沟道升压还可通过向字线施加通过电压并保持漏极侧选择栅极晶体管处于非传导而实现。通过电压接入沟道，以升高沟道的电势。下面进一步详细讨论各种沟道升压方案。

图3是示出三个NAND串的电路图。使用NAND结构的闪速存储器系统的通常结构将包括若干NAND串。例如，在具有更多NAND串的存储器阵列中示出三个NAND串320、340和360。NAND串中的每一个均包括两个选择栅极和四个存储元件。尽管为了简明示出了四个存储元件，但是现代的NAND串可具有至多例如32或64个存储元件。

例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每个NAND串通过其选择栅极(例如，选择栅极327、347或367)连接至源极线370。选择线SGS被用于控制源极侧选择栅极。不同的NAND串分别通过在选择栅极322、342和362中的漏极侧选择晶体管来连接至相应的位线321、341和361。这些选择晶体管通过漏极选择线SGD控制。在其它实施例中，选择线未必要在NAND串之间共用；也就是说，不同的选择线能够提供给不同的NAND串。在衬底中可生成分别与NAND串320、340和360关联的示例沟道区329、330和331。注意到，存储元件和沟道区被示出为如同从它们的实际位置旋转90度。

按如下将字线连接至存储元件的控制栅极：WL3(存储元件323、343和363)、WL2(存储元件324、344和364)、WL1(存储元件325、345和365)及WL0(存储元件326、346和366)。每个字线连接行中的每个存储元件的控制栅极。或者，控制栅极可由字线自身提供。

当对闪速存储器存储元件编程时，向存储元件的控制栅极施加(例如，经由关联的字线)编程电压，并且将与存储元件关联的位线接地。来自沟道的电子被注入到浮置栅极。当电子在浮置栅极聚集时，浮置栅极变为带负电并且存储元件的Vth升高。

图4示出NAND存储元件(例如在图1a和图1b中所示的NAND存储元件)的阵列400的示例。沿着每一列，位线406与NAND串450的漏极侧选择栅极的漏极端子426耦合。沿着NAND串的每一行，源极线404可连接NAND串的源极选择栅极的所有源端子428。

存储元件的阵列被划分为大量的存储元件块。通常对于闪速EEPROM系统而言，块是擦除单位。也就是说，每一块包含被一起擦除的最小数量的存储元件。每一块通常被划分为数个页。页是编程的最小单位。一个或多个数据页通常被存储在一行存储元件中。例如，行通常包含数个交叉的页或者其可构成一页。页的所有存储元件将被一起读取或编程。大量的页形成块，数量在从8个页到例如32、64、128或更多页之间。在一些实施例中，一行NAND串包括块。

图5是使用单个行/列解码器及读/写电路的非易失性存储器系统的框图。根据一个实施例，存储器设备596具有用于对存储元件的页进行并行读取及编程的读/写电路。存储器设备596可包括一个或多个存储器管芯598。存储器管芯598包括二维存储元件阵列400、控制电路510及读/写电路565。在一些实施例中，存储元件阵列可以是三维的。存储元件阵列400可经由行解码器530通过字线以及经由列解码器560通过位线来寻址。读/写电路565包括多个感测块500并允许存储元件页被并行读取或编程。通常，在与一个或多个存储器管芯598相同的存储器设备596(例如，移动存储卡)中包括控制器550。经由线520在主机和控制器550之间以及经由线518在控制器和一个或多个存储器管芯598之间传送指令和数据。

控制器电路510与读/写电路565配合，以对存储器阵列400执行存储器操作。控制电路510包括状态机512、集成地址解码器514及功率控制模块516。状态机512提供存储器操作的芯片级控制。集成地址解码器514在主机或存储器控制器使用的地址与解码器530和560使用的硬件地址之间提供地址接口。功率控制模块516在存储器操作期间对供应给字线和位线的功率和电压进行控制。

在一些实施方式中，图5的一些组件可结合。在不同设计中，除了存储元件阵列400之外的一个或多个组件(单独或组合)可被看作管理或控制电路。例如，一个或多个管理或控制电路可包括控制电路510、状态机512、解码器514/560、功率控制516、感测块500、读/写电路565及控制器550等等中的任一个或组合。

在另一个实施例中，非易失性存储器系统使用双行/列解码器及读/写电路。在阵列的相对侧，以对称方式通过各种外围电路可实现对存储器阵列400访问。

图6是示出感测块的一个实施例的框图。个体感测块500被分割为核心部分(被称为感测模块580)以及共用部分590。在一个实施例中，针对每个位线具有单独的感测模块580，而针对多个感测模块580集合具有一个共用部分590。在一个示例中，感测块将包括一个共用部分590及八个感测模块580。组中的每个感测模块将经由数据总线572与关联的共用部分通信。

感测模块580包括感测电路570，该感测电路570确定在所连接的位线中的传传导流是否高于或低于预定阈值水平。感测模块580还包括位线锁存器582，该位线锁存器582用于设置关于所连接位线的电压状态。例如，在位线锁存器582中锁存的预定状态将导致所连接的位线被拉至指示编程禁止的状态(例如，1.5-3V)。

共用部分590包括处理器592、数据锁存器594集合，及耦合在数据锁存器594集合与数据总线520之间的I/O接口596。处理器592执行计算。例如，处理器592的功能之一是确定在被感测的存储元件中存储的数据以及将所确定的数据存储在数据锁存器集合中。又参见图12和图13a-f。数据锁存器594集合用于存储在读取操作期间由处理器592确定的数据位。数据锁存器594的集合还用于存储在编程操作期间从数据总线520输入的数据位。所输入的数据位代表将要被编程到存储器中的写入数据。I/O接口596在数据锁存器594和数据总线520之间提供接口。

在读取或其它感测期间，状态机512控制：给被寻址到的存储元件供应不同控制栅极电压。由于感测模块580步进通过与存储器所支持各种存储器状态对应的各种预定控制栅极电压，因此感测模块580可在这些电压之一处启动，并且将从感测模块580经由总线572向处理器592提供输出。此时，处理器592通过考虑感测模块的启动事件以及关于经由输入线593而从状态机施加的控制栅极电压的信息，确定作为结果的存储器状态。然后，处理器592为存储器状态计算二级制编码并将作为结果的数据位存储到数据锁存器594中。在核心部分的另一个实施例中，位线锁存器582既用作用于锁存感测模块580的输出的锁存器，又用作如上所述的位线锁存器。

在编程或验证期间，将待编程的数据通过数据总线520存储在数据锁存器594集合中。在状态机的控制下，编程操作包括向被寻址到的存储元件的控制栅极施加的一连串编程电压脉冲。在每个编程脉冲之后进行读回(验证)，以确定存储元件是否已经被编程到期望的存储器状态。处理器592监视与期望存储器状态相关的读回存储器状态。当这两个状态一致时，处理器592设置位线锁存器582，以使位线被拉至指示编程禁止的状态。即使在存储元件的控制栅极上出现编程脉冲，与位线耦合的该存储元件也会被禁止进行进一步编程。在其它实施例中，处理器最初加载位线锁存器582并且在验证过程期间感测电路将该位线锁存器582设置为禁止值。

数据锁存器堆栈594包括与感测模块对应的一堆数据锁存器。在一个实施例中，对于每个感测模块580，具有三个数据锁存器。数据锁存器可被实施为移位寄存器，使得其中存储的并行数据被转换为针对数据总线520的串行数据，反之亦然。与m个存储元件的读/写块对应的所有数据锁存器可链接在一起，以形成块移位寄存器，使得数据块能够以串行传送而被输入或输出。特别地，调整读/写模块组，使得其数据锁存器集合中的每一个将数据依次移入或移出数据总线，就像它们是用于整个读/写块的移位寄存器的一部分那样。

图7a示出用于四状态存储器设备的阈值电压分布的示例集合，其中每个存储元件存储两位数据。提供第一阈值电压(Vth)分布700以用于已擦除(E-状态)存储元件。三个Vth分布702、704和706分别表示已编程状态A、B和C。在一个实施例中，在E状态中的阈值电压以及在A、B和C分布中的阈值电压是正的。

还提供三个读取参考电压Vra、Vrb和Vrc以从存储元件读取数据。通过检验给定存储元件的阈值电压是否高于或低于Vra、Vrb和Vrc，系统可确定存储元件所处的状态(例如，编程中状态)。

进一步，提供三个验证参考电压Vva、Vvb和Vvc。当将存储元件编程到A状态、B状态或C状态时，系统将检验这些存储元件是否分别具有大于或等于Vva、Vvb和Vvc的阈值电压。

在一个实施例中，存储元件可从E状态被直接编程到已编程状态A、B或C中的任何一个，这称为全序列编程。例如，待编程的存储元件群体可首先被擦除，使得该群体中所有的存储元件皆处于E状态。然后，将使用诸如在图8中所示的一连串编程脉冲将存储元件直接编程到状态A、B或C。一些存储元件从E状态被编程到A状态，而其它存储元件从E状态被编程到B状态和/或从E状态被编程到C状态。

另一个选择是对一个或多个数据状态使用低验证电平和高验证电平。例如，对于A状态，VvaL及Vva分别是较低和较高的验证电平，而对于B状态，VvbL和Vvb分别是较低和较高的验证电平。在编程期间，当正被编程至作为目标状态的A状态的存储元件的Vth超过VvaL时，例如通过将相关联的位线电压升高至位于标称编程或非禁止电平(例如，0V)与全禁止电平(例如，4-6V)之间的电平(例如，0.6-0.8V)，在慢编程模式中，使存储元件的编程速度放慢。这通过避免阈值电压较大的步进而提供更高的准确性。当Vth达到Vva时，存储元件被锁定而不能被进一步编程。类似地，当正被编程到作为目标状态的B状态的存储元件Vth超过VvbL时，使存储元件的编程速度放慢，并且当Vth达到Vvb时，存储元件被锁定而不能被进一步编程。该编程技术已被称为快速趟次写入或双验证技术。注意到，在一种方法中，对最高状态不使用双验证电平，因为过高一些对于该状态通常是可接受的。而对高于已擦除状态并低于最高状态的已编程状态，可以使用双验证电平。

图7b示出对多状态存储元件进行编程的双趟次技术的示例，该多状态存储元件存储了下页和上页这两个不同页的数据。通过重复来自图7a的阈值电压分布700、702、704和706而示出四个状态。这些状态以及它们所表示的位是：E状态(11)、A状态(10)、B状态(00)和C状态(01)。对于E状态，两个页都存储“1”。对于A状态，下页存储“0”而上页存储“1”。对于B状态，两个页都存储“0”。对于C状态，下页存储“1”而上页存储“0”。注意到，尽管为每个状态分配了特定的位模式，但是也可分配不同的位模式。

在第一编程趟次中，根据要被编程到下逻辑页中的位，设置存储元件的阈值电压电平。如果该位是逻辑“1”，则不改变阈值电压，这是因为其由于已在先前被擦除而处于合适的状态。然而，如果待编程位是逻辑“0”，则将存储元件的阈值电平将被增加到A状态，如由箭头900所示。第一编程趟次就此结束。

在第二编程趟次中，根据正被编程到上逻辑页中的位而设置存储元件的阈值电压电平。如果上逻辑页位要存储的是逻辑“1”，则没有编程出现，这是因为存储元件处于状态E或状态A中之一，其中状态E和状态A两者取决于对下页位的编程而均携带上页位“1”。如果上页位要成为逻辑“0”，则改变阈值电压。如果第一趟次导致存储元件保持在E状态，则该存储元件在第二阶段被编程，由此阈值电压被增加到C状态内，如由箭头720所示。如果存储元件由于第一编程趟次而已经被编程到A状态，则存储元件在第二趟次中被进一步编程，由此阈值电压被增加到B状态内，如通过箭头710所示。第二趟次的结果是：在不改变下页的数据的情况下，将存储元件编程到指示对上页存储逻辑“0”的状态。

在一个实施例中，如果写入足够的数据以填满整个页，则系统可被建立为执行全序列写入。如果对于全页而言未写入足够的数据，则编程过程能够对下页进行编程，利用接收到的数据进行编程。当接收到后续数据时，系统此时将对上页编程。在又一个实施例中，如果后续接收到足够的数据以填充整个(或者，大部分的)字线的存储元件，则系统能够以对下页进行编程的模式开始写入，并且转换到全序列编程模式。

在另一可能编程技术中，在第一步骤中，对下页编程。如果下页要保持为数据“1”，则存储元件状态保持在E状态。如果该数据要被编程到“0”，则存储元件的电压的阈值被升高，使得存储元件被编程到在状态A和状态B之间延伸的中间分布。

在对上页编程中，如果存储元件处于E状态而上页要保持于“1”，则存储元件将保持在E状态。如果存储元件处于E状态而其上页数据要编程到“0”，则存储元件的阈值电压将被升高，使得存储元件处于A状态。如果存储元件处在中间阈值电压分布1012中且上页数据要保持于“1”，则存储元件将被编程到目标B状态。如果存储元件处于中间编程电压分布中且上页数据要变成数据“0”，则存储元件的阈值电压将被升高，使得存储元件处于C状态。

尽管编程示例示出了四个数据状态以及两个数据页，但是所教授的构思可应用到具有多于或少于四个状态以及多于或少于两个页的其它实施方式中。例如，通常设计并生成每存储元件具有八个或十六个状态的存储器设备。

而且，在讨论的示例性编程技术中，存储元件的Vth随着该存储元件被编程到目标数据状态而逐渐升高。然而，编程技术也可以使用在：存储元件的Vth随着该存储元件被编程到目标数据状态而逐渐降低中。也可使用测量存储元件电流的编程技术。本文的构思可适用不同编程技术。

图8示出在编程操作期间施加给被选字线的一连串的编程及验证脉冲。编程操作可包括多个编程迭代，其中每个迭代向被选字线施加由验证电压跟随的程序电压。在一个可能的方法中，程序电压在连续的迭代中步进。而且，编程电压可包括具有例如6-8V的通过电压(Vpass)电平的第一部分，第一部分后面跟随着具有例如12-25V的编程电平的第二部分。例如，第一编程脉冲800、第二编程脉冲802、第三编程脉冲804和第四编程脉冲806分别具有Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程电压，等等。可在每个编程脉冲之后提供一个或多个验证电压，例如示例验证电压Vva、Vvb和Vvc(808)。在一些情况中，由于不期望任何存储元件已经达到了最低编程状态(例如，A状态)，因此一个或多个初始编程脉冲后面并不跟随验证脉冲。随后，例如，编程迭代可使用用于A状态的验证脉冲，该验证脉冲后面跟随着使用用于A和B状态的验证脉冲的编程迭代，该编程迭代后面跟随着使用用于B和C状态的验证脉冲的编程迭代。

图9示出用于存储元件集合的多趟次编程操作。示出的部件可以是存储元件、字线和位线更大集合的子集。在一个可能的编程操作中，在WLn-1上的存储元件(例如，存储元件902、904和906)被编程在第一编程趟次中。由带圆圈的“1”表示这个步骤。接下来(“2”)，在WLn上的存储元件(例如，存储元件912、914和916)被编程在第一编程趟次中。在该示例中，当字线被选择来用于编程时，在每个编程脉冲之后出现验证操作。在WLn上的验证操作期间，向WLn施加一个或多个验证电压并且向包括WLn-1及WLn+1的剩余字线施加通过电压。通过电压用于导通(使传导)未被选存储元件，以使得能够对被选字线出现感测操作。接下来(“3”)，在WLn-1上的存储元件被编程在第二编程趟次中。接下来(“4”)，在WLn+1上的存储元件被编程在第一编程趟次中。结下来(“5”)，在WLn上的存储元件在第二编程趟次中被编程到它们相应的目标状态。

图10示出NAND串的横截面图，示出沟道与浮置栅极耦合以及浮置栅极与浮置栅极耦合。位线或NAND串的方向进入页面，且字线方向从左到右。字线1000延伸穿过多个NAND串。第一NAND串包括沟道区1016。在第一NAND串中的存储元件1010包括：控制栅极1012，其是字线1000的一部分；以及浮置栅极1014。第二NAND串包括沟道区1026。在第二NAND串中的存储元件1020包括：控制栅极1022，其是字线1000的一部分；以及浮置栅极1024。第三NAND串包括沟道区1036。在第三NAND串中的存储元件1030包括：控制栅极1032，其是字线1000的一部分；以及浮置栅极1034。

随着存储器设备按比例减小，存储元件对存储元件的干扰扮演越来越重要的角色。这些干扰之一是在编程期间沟道与浮置栅极的耦合。在全位线编程中，考虑经历编程的被选位线的被选存储元件1020。当在相同字线1000上的邻近位线的存储元件(例如，1010或1030)到达其目标数据状态时，该存储元件被锁定或禁止而不能被进一步编程。在下一个编程迭代中，被锁闭存储元件的衬底沟道区(例如，1016或1036)被升压，以防止在将编程脉冲施加给被选字线时该存储元件的浮置栅极(例如，1014或1034)增加。然而，沟道中被提升的电势耦合直到被选存储元件1020的浮置栅极1024，导致在施加编程脉冲时由该被选存储元件可见到的有效编程电压(Vpgm)的增加。这导致被选存储元件的Vth的跳跃比期望的更大。存储元件的Vth分布因此被非期望地加宽。除了这个沟道与浮置栅极耦合之外，浮置栅极到浮置栅极也能够增加被选存储元件可见到的有效Vpgm。这由从浮置栅极1014和/或1034与浮置栅极1024的耦合表示。

而且，如果被选存储元件的两个相邻的邻近存储元件被一起锁定，则在下一个编程迭代期间，它们的沟道将都被禁止。邻近沟道(例如，1016和1036)将被升压到Vchannel，使得它们的浮置栅极(例如，1014和1034)也被提升至更高的电势。无论沟道何时被升压，Vchannel的一部分都被耦合到浮置栅极并且因此升高浮置栅极电势。例如，邻近沟道1016和1036中的大约15％的Vchannel可分别与浮置栅极1014和1034耦合。Vchannel和邻近浮置栅极电势二者耦合到被选存储元件的浮置栅极1024并增加有效Vpgm。从沟道(1016和/或1036)到浮置栅极(1014和/或1034)的耦合以及从浮置栅极(1014和/或1034)到浮置栅极(1024)的耦合，耦合的量取决于Vchannel。

需要足够量的升压以防止在被锁闭存储元件上的编程干扰，但是太多的升压会导致Vth分布加宽，因而存在冲突。然而，能够基于被锁闭存储元件的数据状态而设置沟道升压，使得升压仅如需要的那么高。特别地，需要更高的Vchannel来禁止E状态存储元件以减小E-＞A失败，其可能在以下情况发生：如果E状态存储元件的浮置栅极由于编程干扰而接收额外电子，使得其Vth被升高到高于E状态分布且进入A状态分布。由于E状态存储元件具有低Vth以及因此相对较高的浮置栅极电势，所以它需要相对较高的Vchannel以减小到沟道电场的浮置栅极，从而防止电子被注入到浮置栅极。另一方面，对于已编程状态(例如，A、B和C状态)，由于浮置栅极电势相对较低，因此电子更难以被注入到浮置栅极，以使得禁止存储元件所需的Vchannel实质上更低。通过有选择地对具有较高已编程状态的被锁闭存储元件的沟道升压至相比具有已擦除状态或较低已编程状态的被锁闭存储元件更低的Vchannel电平，能够减小非期望的耦合效应，而仍然提供足够的升压量以防止编程干扰。通常，由于被选字线接收高编程电压Vpgm，因此对于当前该被选字线的存储元件，编程干扰是最成问题的。

为了减少耦合的其它方法包括对偶位线和奇位线分开进行编程，由此对于每个存储元件、邻近存储元件或邻近位线总是处于禁止状态。尽管这个方案是有效的，但是由于编程时间增加，该方案具有明显的性能损失。另一个方法是将用于仍在编程的存储元件的位线与沟道进行浮置。在邻近存储元件被锁定的情况下，浮置的位线和沟道耦合到使存储元件的编程放慢的更高值，并且由此对耦合进行自补偿。然而，该方法也使编程时间增加。

在所提出的方法中，通过对这些沟道的预充电进行抑制或阻止和/或通过减小这些沟道的有效Vpass，来减小当前被选字线的被禁较高状态存储元件(例如，A、B或C状态)的升压电势。该方法减小了由被选存储元件经历的耦合并且能够引起更紧凑的Vth分布，以致使更好的持久性和/或更好的性能。总体目标是：基于沟道的被禁存储元件的数据状态，尽量减小沟道升压电压，而不加剧编程干扰。

图11示出根据被锁闭存储元件的数据状态使用对被锁闭存储元件的不同升压方案来对被选存储元件进行编程的过程。在步骤1100处，编程操作开始用于被选字线WLn。在步骤1102处，编程迭代开始。在步骤1104处，读取未被选位线的锁存器以识别至少第一和第二组被选字线的未被选存储元件。未被选位线是与被选字线的未被选存储元件关联的位线。此处，未被选存储元件指代已经达到其目标数据状态且被禁止进一步编程的存储元件。例如，存储元件集合可与第一组中的WLn关联，该集合的第一存储元件子集可包括在第一组中的未被选E状态存储元件。注意到，E状态存储元件在编程开始时通常是未被选的。集合的第二存储元件子集可包括未被选A、B和C状态存储元件。这种分组是有效的，因为它将最易受编程干扰影响的E状态存储元件与已编程状态存储元件区分对待。而且，类似地处理已编程状态存储元件能够产生好的结果。还可能有三个或更多的组。在一个可能的方法中，为每个数据状态提供单独的组，以允许为每个数据状态定制沟道升压。

在具有八个数据状态(例如，状态E及A-G)的示例中，第一组可包括E状态，第二组可包括较低已编程状态例如A-C，并且第三组可包括较高已编程状态例如D-G。对于特定存储器设备，可确定组的最优数目以及分配给每组的数据状态。尽管具有更多的组往往改善方案的效率，但是也会导致开销成本和编程时间的增加。而且，如进一步结合图12讨论的，可被识别的组的数目受限于与每个位线关联的锁存器的数目。

步骤1106和1110可至少部分地并行发生，步骤1108和1112也是如此。在步骤1106处，为第一组未被选存储元件执行第一沟道预充电升压技术。在步骤1110处，为第二组未被选存储元件执行第二沟道预充电升压技术。下面进一步讨论的各种技术可用于获得不同的沟道预充电升压电平。预充电升压可包括：通常在向字线施加Vpass之前，经由位线向沟道供应电压而发生的升压。在步骤1108处，执行第一Vpass沟道升压技术，并且在步骤1112处，执行第二Vpass沟道升压技术。这些技术涉及经由使用施加给被选和未被选字线(例如，施加给与存储元件集合关联的所有字线)的通过电压的沟道升压。

在一个方法中，对于不同的未被选存储元件组，执行不同的预充电沟道升压技术以及执行共同Vpass升压技术。在另一个方法中，对于不同的未被选存储元件组，执行共同预充电沟道升压技术(或者没有预充电沟道升压技术)，以及执行不同的Vpass升压技术。Vpass升压可将第一和第二组的沟道区升压超过在步骤1106和1110中获得的预充电电平。在步骤1114处，Vpass保持在未被选字线上而Vpgm施加给被选字线。由于Vpgm仅施加给一个字线而Vpass通常施加给所有字线，因此Vpgm向沟道提供一些附加升压而程度却比Vpass更小。在步骤1116处，Vpass从未被选字线移除，且Vpgm从被选字线移除。在步骤1118处，执行一个或多个验证操作，以确定被选存储元件是否已经到达它们的目标数据状态。在判断步骤1120处，如果要执行下一个编程迭代，则过程在步骤1102处继续。如果没有下一个编程迭代，编程操作在步骤1122处完成。

图12示出数据锁存器对于各自位线的使用。通常，可为每个位线提供一个或多个数据锁存器，每个锁存器存储1位数据。锁存器识别出关联的存储元件何时到达了编程操作中的特定“里程碑”。例如，锁存器可识别出存储元件还没有完成编程(例如，该存储元件的Vth低于诸如图7a中的Vva、Vvb或Vvc的验证电平)，或者已经完成了编程(例如，该存储元件的Vth高于验证电平)。锁存器还可识别出存储元件的Vth是低于较低验证电平(例如，图7a中的Vval或Vvbl)、(例如在慢编程模式中)高于较低验证电平(例如，Vval或Vvbl)而低于较高或目标验证电平(例如，Vva、Vvb或Vvc)，或者高于较高或目标验证电平。

锁存器的第一集合1201被称为XDL锁存器，其包括锁存器1200、1202、1204、1206和1208。XDL锁存器可用于例如存储下页数据。当在关联存储元件中存储下页位时，XDL锁存器“翻转”(flip)。锁存器的第二集合1200被称为UDL锁存器，其包括锁存器1210、1212、1214、1216和1218。当关联存储元件处于慢编程模式中时(例如，当其Vth在较低验证电平和目标验证电平之间时)，UDL锁存器翻转。锁存器的第三集合1221被称作LDL锁存器，其包括锁存器1220、1222、1224、1226和1228。锁存器连接至表示性的位线BLi-2、BLi-1、BL、BLi+1及BLi+2。例如，LDL锁存器可用于存储上页数据。当关联存储元件完成编程时(例如，当其Vth超过诸如Vva、Vvb或Vvc的目标验证电平时)，LDL锁存器翻转。

在一些检测方案中，一旦任何存储元件被锁定，用于该存储元件的所有数据锁存器(XDL，LDL，UDL)就被设置为“1”。然而，这不允许在已经被锁定在不同数据状态的存储元件之间进行区分。例如，E状态存储元件不能与A、B或C状态存储元件区分开。为了在现有的存储器设备中实施数据状态相关的升压，可使用如本文提供的额外的锁存器或者修正检测方案。或者，新的存储器设备在设计初期就可具有这样的能力。

如提到的，当使用慢编程技术时，UDL锁存器存储关于关联存储元件是否已经通过诸如Vval或Vvbl的低验证电平的信息。当关联存储元件的Vth通过较低验证电平时，对应的UDL锁存器翻转到“1”，指示已经进入慢编程模式，并保持这种方式直至页完成编程为止。然而，一旦特定的存储元件已经通过较低和较高验证电平两者，则与该存储元件对应的其它两个数据锁存器(LDL和UDL)也翻转到“1”。在此处之后，对于该存储元件的UDL锁存器无需保持在“1”。因此，一旦存储元件已经通过相应的目标验证电平且退出慢编程模式，我们就可以将这些UDL锁存器重新设置为“0”。进一步，如果存储元件处于E状态，则XDL、LDL和UDL是“1”，而如果存储元件处于被禁A、B或C状态中，则它将具有XDL＝1、LDL＝1及UDL＝0。为了使该方案在现有的存储器设备中工作，可对慢编程进行锁定以及对编程验证方程式进行修改。

图13a-f示出允许被锁E状态存储元件与被锁A、B及C状态存储元件区分开的示例锁存器值。示出了一个示例实施方式，尽管变化也是可以的。用于特定存储器设备的实施方式应该考虑诸如以下因素：可用锁存器的数目、是否使用慢编程，以及，彼此区分开的数据状态的组的数目。

图13a根据在编程开始处的关联存储元件的目标数据状态而示出每个锁存器的位值。对于E状态存储元件，所有锁存器被设置为1。对于A状态存储元件，XDL、UDL和LDL锁存器被分别设置为1、0和0。对于B状态存储元件，所有锁存器被设置为0。对于C状态存储元件，XDL、UDL和LDL锁存器被分别设置为0、0和1。

图13b根据在A状态存储元件的Vth已经通过较低验证电平Vval之后的关联存储元件的目标数据状态而示出每个锁存器的位值。UDL位翻转到1。在执行验证操作之后，在每个编程迭代末尾处产生数据锁存器中的变化。

图13c根据在A状态存储元件的Vth已经通过目标验证电平Vva之后的关联存储元件的目标数据状态而示出每个锁存器的位值。UDL位翻转到0且LDL位翻转到1。

图13d根据在B状态存储元件的Vth已经通过较低验证电平VvbL之后的关联存储元件的目标数据状态而示出每个锁存器的位值。UDL位翻转到1。

图13e根据在B状态存储元件的Vth已经通过目标验证电平Vvb之后的关联存储元件的目标数据状态而示出每个锁存器的位值。XDL位翻转到1、UDL位翻转到0且LDL位翻转到1。

图13f根据在C状态存储元件的Vth已经通过目标验证电平Vvc之后的关联存储元件的目标数据状态而示出每个锁存器的位值。XDL位翻转到1。在存储元件的编程操作末尾处，用于E状态存储元件的XDL、UDL及LDL位的序列是1、1、1，而用于A、B和C状态存储元件的XDL、UDL及LDL位的序列是1、0和1。结果，存储器设备的控制电路能够在每个编程迭代的开始处读取锁存器，以将E状态存储元件与被锁A、B和C状态存储元件区分出，并且发起为数据状态或数据状态组定制的对应升压操作。这与所有锁存器在锁定后看起来一样(例如，1、1、1)且不识别数据状态或数据状态组的其它方法形成对照。而且，当UDL锁存器不再被需要时，本文提供的方法再利用UDL锁存器。也就是说，当存储元件在处入慢编程模式之后锁定时，与该存储元件对应的UDL位不再是有关的且能够用于其它目的。

图14示出第一沟道升压技术。本文附图中的波形并不一定是按比例的。如提到的，期望为未被选存储元件提供数据状态相关的沟道升压，使得该未被选存储元件以最优电平被升压，从而防止或减小编程干扰，同时避免了能够使被选存储元件的Vth升高的过度耦合。通常，在施加通过电压之前的时间段(也被称为预充电时间段)期间，和/或在当施加通过电压时的时间段期间，通过使用用于位线、漏极侧选择栅极和/或漏极侧伪存储元件的特定电压来提供沟道升压。在该示例中，时间段t0-t2表示在施加通过电压之前的时间段期间通过使用用于位线和漏极侧选择栅极的特定电压的升压，并且t2-t4表示在当施加通过电压时的时间段期间的升压。

当位线与沟道连通时可发生沟道的预充电。当栅极电压Vsgd超出源极电压和漏极电压的较低者的量达到晶体管的Vth时，晶体管在其源极和漏极之间是导电的。在一种情况下，Vsgd＝Vsg＞Vb1+Vth，且由于晶体管的漏极到源极路径保持传导，所以Vb 1的大部分传送至沟道。例如，沟道电势可以比Vb1小0.3-0.5V。作为示例，SGD晶体管的漏极(在Vb1处)连接到位线，而SGD晶体管的源极(在Vchannel处)连接到存储元件的串。为了说明，假设Vsg＝4V，Vb1＝2.5V且最初Vchannel＝0V。此处，Vchannel将升高至约2.5-0.3＝2.2V。

在第二种情况下，Vsgd＝Vsgd-nom＜Vb1+Vth，且当晶体管的漏极到源极路径最初是传导的时Vb1的一些传送给沟道，以用作Vsgd，直至Vchannel升高至使SGD非传导的点为止。Vchannel将升高至约Vsgd-nom-Vth-0.3V。例如，对于Vsgd-nom＝2.5V且Vth＝1V，Vchannel将升高至约2.5-1-0.3＝1.2V。在此，Vsgd-nom＝Vth+Vchannel，使得SGD变为非传导且沟道浮置。

在第三种情况下，Vsgd＝Vsgd-low＜Vb1+Vth，且当晶体管的漏极到源极路径最初是传导的时，Vb1的一些再次传送给沟道，以用作Vsgd，直至Vchannel升高至使SGD非传导的点为止。Vchannel将升高至约Vsgd-low-Vth-0.3V。例如，对于Vsgd-low＝1.5V且Vth＝1V，Vchannel将升高至约1.5-1-0.3＝0.2V。在此，Vsgd-low＝Vth+Vchannel，使得SGD变为非传导且沟道浮置。

当将通过电压施加给字线时，随着通过电压的步长，浮置的沟道被升压得更高，而未被浮置的沟道没有被升压得更高。

示出了编程迭代的一部分。具体地，在波形1400，共用漏极侧选择栅极电压(Vsgd)被提供给每个NAND串的漏极侧选择栅极。从t0至t1，Vsgd从0升高至Vsg。在波形1402处，对于被禁的低状态(例如，E状态)位线，也就是说，与低状态的未被选或被禁存储元件关联的位线，Vb1从0升高至Vdd。结果，Vb1的大部分传送给沟道，导致沟道区的预充电升压(例如，～2.2V)，如通过波形1412示出的。

在t1处，Vsgd从Vsg转变到标称值Vsgd-nom，该Vsgd-nom是用于在施加Vpgm时导致沟道浮置并保持预充电的期望电平。因此，t0至t2是用于低状态存储元件的预充电时间段。

对于被禁的高状态(例如，A、B或C状态)位线，也就是说，与高状态的未被选或被禁存储元件关联的位线，Vb1从t0至t1处于0V(波形1404)。结果，用于被禁的高状态位线的漏极侧选择栅极处于传导状态，且位线与NAND串的沟道区连通，沟道区从t0至t1接地，使得没有沟道升压出现(波形1414)。

还从t0至t1，被选位线，也就是与被选存储元件关联的位线，针对快编程模式处于0V(波形1406)，或者针对慢编程模式处于例如0.6V的抬高电平(波形1405)。被选字线(波形1408)及未被选字线(波形1410)处于0V。

在t1处，用于被禁的高状态的Vb1从0V增加到Vdd。结果，高状态存储元件的沟道被预充电(当Vsgd-nom使用时，波形1414)，在漏极侧选择栅极被切断并且对关联沟道进行浮置之前，位线电压的一些量到达沟道。因为选择栅极处于比Vsg更低的电平，所以Vchannel(高状态)小于Vchannel(低状态)，并且因此不能传送与用于低状态沟道相同程度的位线电压。因此，t1至t2是用于高状态存储元件的预充电时间段。可替选地，Vsgd从Vsg降低至Vsgd-low(波形1401)，其中Vsgd-low＜Vsgd-nom，使得沟道被预充电至比波形1414程度更小的～0.2V(波形1416)。当期望相对低的沟道升压时，该方法是理想的。

在t2处，向被选字线(波形1408)及未被选字线(波形1410)施加Vpass(例如，6-8V)。由于被选沟道正在浮置，Vpass与存储元件的沟道耦合，使得高状态存储元件与低状态存储元件的沟道电压被提升约相同的量。例如，可以将约0.5×Vpass耦合到沟道区。例如，对于Vpass＝8V，沟道电压在t2处可增加约4V。这在t2处为波形1412、1414和1416分别提供了例如～6.2V、～5.2V或～4.2V的Vchannel。

在t3处，将Vpgm(例如12-25V)施加给被选字线(波形1408)。该进一步的电压增加使高状态存储元件的沟道电压(波形1414或1416)和低状态存储元件的沟道电压(波形1412)又一次被提升大约相同的量，但是该量(例如，～1.5V)通常小于Vpass升高时的量。这为波形1412、1414和1416分别提供了例如～7.7V、～6.7V或～5.7V的Vchannel。针对从t1至t3施加Vsgd-low的情况(波形1401)，随着Vpass斜升而Vsdg斜升至Vsgd-nom，使得当施加Vpgm且开始编程时漏极侧选择栅极处于最优电平。甚至对于编程沟道，如果Vsgd-nom太低，可将漏极侧选择栅极切断，以使编程放慢。对于在Vsgd-nom处的Vsgd，所期望的位线电压(例如，0V或0.6V)保持在用于被选存储元件的沟道中。

如提到的，由于Vpgm仅施加给一个字线而Vpass施加给几乎所有的字线，因此Vpgm(例如，～1.5V)的升压效应小于Vpass(例如，～4V)的升压效应。但是通常，Vpgm和Vpass在总沟道升压电势中的贡献取决于所使用的升压方案类型。

在t4处，移除Vpass和Vpgm，且未被选存储元件的沟道电压将转变为约相同电平(例如，～1V)，并且由于所有未被选字线电压处于相同电平，因此所有漏极侧选择栅极电压处于相同电平。而且，在t4处沟道升压电平通常将小于从t0至t2的初始预充电电平。在t5之后，执行可包括一个或多个验证操作的编程迭代的保持部分。

结果，在从t3至t4的临界时间段，当施加Vpgm时，基于被禁存储元件的数据状态提供最优沟道升压电平。

一种选择是为每个被禁状态使用不同的Vsgd-low值以控制预充电的量，其中Vsgd-low的较低值导致较少的预充电。Vsgd-low的值越低，在漏极侧选择栅极被切断之前传送给沟道的位线电压就越小，并且因此用于对应沟道的预充电的量就越低。

图15a示出随着通过电压而变的沟道升压电压。通常，沟道电压是Vpass的非线性函数且取决于不同因素。Vpre-charge指出在预充电时间段中见到的升压水平。Vchannel通常随着Vpass增加(例如，以0.6的斜率)，直至饱和电压到达最大Vpass：Vpass-max(例如，8-9V)。因此，高Vpass能够导致更高的沟道升压，但是如上所述，沟道升压的电平应该根据数据状态定制，从而升压是充分的但是不过高。作为粗略的指导：Vchannel＝Vpre-charge+0.6×Vpass。

图15b示出使用不依赖数据状态的升压技术时，随通过电压而变的阈值电压分布的扩宽。针对B状态的示例状态，在编程期间随着Vpass电平的增加而见到Vth分布1502、1504和1506。Vth宽度表示分布宽度。通常，随着Vpass增加，所述分布在其上部末尾扩宽。随着Vpass增加，沟道升压变得更高，且被选存储元件与沟道到浮置栅极的耦合增加。这指出通过使用数据状态相关的升压技术，借由减小归结于高状态存储元件的Vpass的沟道升压，可使分布缩紧(变窄)。

图15c示出使用数据状态无关的升压技术时，随通过电压而变的阈值电压分布的宽度。曲线1510表示当使用沟道预充电时见到的Vth宽度，且曲线1512表示当没有使用沟道预充电时见到的Vth宽度。Vth随着Vpass增加。可以看到当没有预充电使用时Vth宽度变小。可通过对漏极侧选择栅极电压进行合适控制(例如，通过向控制栅极施加Vsgd-low)而阻止从位线到沟道的预充电。可替选地或者额外地，通过使用漏极侧伪字线及存储元件而阻止从位线到沟道的预充电，如结合图16a、图16b和图19讨论的。

例如，在图16a中，参见WLDD，漏极侧伪字线1652与漏极侧选择栅极线SGD1650相邻。WLDD连接至与每个NAND串中的漏极侧选择栅极相邻的漏极侧伪存储元件。在任何其它字线被编程之前，漏极侧伪存储元件例如在擦除操作之后可被预编程至数据状态(例如A状态)。当期望阻止预充电时，WLDD被设置的足够低，使得漏极侧伪存储元件处于非传导状态。在其它时间，当期望允许沟道预充电时，WLDD被设置的足够高，使得漏极侧伪存储元件处于传导状态。可将漏极侧伪字线1652和漏极侧选择栅极控制线1650分别认为是为漏极侧选择栅极所共用的和为漏极侧伪存储元件所共用的控制栅极线。还可提供与源极选择栅极线SGS相邻的源极侧伪字线1654。

图16a示出针对全位线存储器体系结构将存储器阵列组织成块的示例。描述了存储器阵列400的示例性结构。作为一个示例，示出了分割成1024块的NAND闪速存储器EEPROM。在每个块中存储的数据可同时被擦除。在一个实施例中，块是被同步擦除的存储元件的最小单位。在该示例中，在每个块中有与位线BL0、BL1，...BL8511对应的8512个列。在被称为全位线(ABL)结构的一个实施例中，块的所有位线能够在读取和编程操作期间被同时选择。沿着共用字线并且连接至任何位线的存储元件可在同一时间被编程或感测。

在提供的示例中，64个存储元件及两个伪存储元件被串联连接以形成NAND串。存在64个数据字线以及包括漏极侧伪字线WLDD和源极侧伪字线WLSD的两个伪字线，其中每个NAND串包括64个数据存储元件和两个伪存储元件。数据存储器单元可存储用户或系统数据，而伪存储器单元通常不用于存储用户或系统数据。伪存储器单元通常用于保护用户数据不会遭受能够引起编程干扰或持久性降低的特定阵列边缘效应的破坏。

NAND串的一个端子经由(连接至选择栅极漏极线SGD的)漏极侧选择栅极连接至对应的位线，且另一个端子经由(连接至选择栅极源极线SGS的)源极选择栅极连接至共用源极。

图16b示出第二沟道升压技术。波形1600、1604、1606、1607、1608、1610、1612和1614分别与图14中的波形1400、1402、1404、1405、1406、1408、1410和1412相同。波形1602表示施加给WLDD的电压Vwldd。在t0处，Vsgd从0V升高至Vsg(波形1600)，且Vwldd从0V升高至Vgp，例如～4V。Vwldd足够高以使漏极侧伪存储元件处于传导状态。利用施加的Vsg，例如～2.2V，预充电转移用于低状态被禁沟道(波形1614)，这是因为关联的Vb1为高所致(波形1604)，而预充电为转移用于高状态被禁沟道(波形1616)，这是因为关联的Vb1为0V所致(波形1606)。在该示例中，时间段t0至t3表示例如在施加通过电压之前的预充电时间段中，借由为位线、漏极侧选择栅极及漏极侧伪存储元件使用特定电压而进行的升压，且时间段t3至t5表示在施加通过电压时的时间段期间的升压。

在t1处，Vwldd从Vgp转变到～0V的电平，使得漏极侧伪存储元件处于非传导状态。这刚好在Vb1(被禁高状态)在t2处升高之前完成。当被禁高状态的Vb1在t2处升高时(波形1606)，预充电仍未转移用于高状态沟道(波形1616)。在我们开始于t3处使字线斜升至Vpass之前，Vb1应该处在Vdd，以保证沟道被切断且能够被升压。

在t3处，Vwldd被提升至Vgp，使得漏极侧伪存储元件处于传导状态。然而，漏极侧选择栅极是非传导的，因此沟道浮置且由于在t3处也施加了Vpass所以沟道被升压例如～4V。对于低状态沟道(1614)，升压增加了与对于高状态沟道大约相同的量(1616)，但是开始于较低电平例如～0V。

在t4处，当施加Vpgm时(1610)，低和高状态沟道的升压再次增加约相同的量，例如～1.5V。这为波形1614和1616分别提供了例如～7.7V和5.5V的Vchannel。

作为可替选的，可将Vsgd从t1至t4设置在Vsgd-low处，以保证从t1至t4针对高状态沟道本质上没有升压出现。这可导致针对高状态沟道的峰值加压电平低于在Vsgd-nom处设置Vsgd时。

模拟结果证实了：通过使用诸如Vgp＝4V的Vwldd，当伪漏极侧存储元件被编程到足够高的Vth(例如，用于A状态)时，伪漏极侧存储元件允许将预充电位线电压通至沟道。

结果，在从t4至t5的临界时间段期间，当施加Vpgm时，基于被禁存储元件的数据状态来提供最优沟道升压电平。

图17示出第三沟道升压技术。通过在多个步骤中而非一个步骤斜升Vpass，以能够在不同沟道中获得不同的沟道升压电平。特别地，可获得比图14a和图16b的升压方案中升压电平更低的升压电平。波形1700、1701、1702、1704、1705和1706分别与图14中的波形1400、1401、1402、1404、1405和1406相同。针对Vb1＝Vdd，当Vsgd升高至Vsg时，低状态被禁沟道在t0处被升压(波形1712)。当使用Vsgd-nom时(见波形1713)或者当使用Vsgd-low时(见波形1714)，高状态被禁沟道不被升压，直到t3为止。

在t2处，施加Vpass-low(波形1708和1710)，根据Vpass-low-0V步进的幅度，导致在被禁低状态沟道中更高的升压(波形1712)。因为漏极侧选择栅极是非传导的(因为Vb1(被禁低状态)＝Vdd)，因此在被禁低状态沟道中能够出现升压，所以该沟道浮置。因为漏极侧选择栅极是传导的(因为Vb1(被禁高状态)＝0V)，因此在被禁高状态沟道中不出现升压，所以该沟道接地。

在该示例中，时间段t0至t2表示在施加通过电压之前的预充电时间段期间，借由为位线和漏极侧选择栅极使用特定电压而进行的升压，并且时间段t2至t6表示当施加通过电压时的时间段期间的升压。

在t3处，针对被禁高状态沟道，Vb1被升高至Vdd，这在使用Vsgd-nom时导致～1.2V的沟道预充电(波形1713)，或者在使用Vsgd-low时导致～0.2V的沟道预充电(波形1714)。在t4处，施加Vpass(波形1708和1710)，随着ΔV＝Vpass-Vpass-low的幅值，导致了在被禁低状态沟道(波形1712)中以及在被禁高状态沟道(波形1713或1714)中更高的升压。在t5处，施加Vpgm(波形1708)，进一步导致了在被禁低状态沟道(波形1712)以及高状态沟道(波形1713和1714)中类似的升压。当在t5处使用Vsgd-low时，Vsgd从Vsgd-low转变到Vsgd-nom。

因此，波形1708和1710指出通过电压在多个步骤中步进。而且，波形1702和1704指出：在施加通过电压之前，用于被禁低状态存储元件的位线电压被升高，以及，在多个步骤的最终步骤之前，在多个步骤的一个步骤期间，用于被禁高状态存储元件的位线电压被升高。

具体地，通过电压首先在t2处从0V步进到低电平，并且又在t4处从Vpass-low步进到标称Vpass电平。因此，0＜Vpass-low＜Vpass。在第一个斜坡(在t2处)期间，用于被禁高状态的Vb1是0V，因此没有升压出现。一旦字线已经斜升至Vpass-low，则位线被充电升至Vdd(1704)。所有被禁存储元件的位线电压保持在Vdd，而字线从Vpass-low斜升至Vpass。在这个方法中，针对高状态被禁沟道，预充电被减小/消除。而且，由于它们的位线在从0V到Vpass-low的斜坡期间保持在0V，因此没有升压出现。替代的，针对这些高状态沟道，有效Vpass的摆幅或差异是ΔV＝Vpass-Vpass-low。因此，高状态沟道的经提升电势相对于低状态沟道减小。特别地，可获得比图14a和图16b的升压方案中的升压电平更低的升压电平。可在存储器设备上优化Vpass-low，以使高状态沟道升压优化。针对较大的升压，Vpass-low可被设置得较低，而针对较小的升压，Vpass-low可被设置得较高(对于给定Vpass)。可设置宽范围的有效Vpass电平。Vpass-low可以是在控制中(例如，在ROM熔丝中)设置的可配置参数。

作为示例，Vpass-low＝4V且Vpass＝8V，使得Vpass在t2和t4处步进，每步进致使～2V沟道升压。在t5处的Vpgm步进致使～1.5V沟道升压。在该示例中，在t5处的Vchannel针对波形1712、1713和1714分别是7.7V、4.7V和3.7V。

注意到，从t2至t3的延迟允许Vpass-low在Vb1(波形1704)被升高之前(例如，在2-3微秒中)到达并稳定在意欲电平处。

针对这个方法，当施加Vpgm时，从t5至t6，基于被禁存储元件的数据状态来提供最优沟道升压电平。

图18示出第四沟道升压技术。波形1800表示在使用Vsgd-nom的情况下的Vsgd，波形1830表示在将Vsgd-low用作可选项使用的情况下的Vsgd，波形1801表示用于被禁低状态存储元件的Vb1，波形1802表示用于被禁A状态存储元件的Vb1，波形1803表示用于被禁B状态存储元件的Vb1，波形1804表示用于被禁C状态存储元件的Vb1，波形1808表示被选字线电压，波形1810表示未被选字线电压，波形1812和1822等效表示低状态沟道升压，波形1814、1816和1818分别表示当使用Vsgd-nom时A状态、B状态和C状态沟道升压，以及，波形1824、1826和1828分别表示当使用Vsgd-low时A状态、B状态和C状态沟道升压。例如，如前面讨论的，未示出的Vb1(被选)是0V或0.6V。

在图17的示例中，类似地处理高状态沟道：一起充电及放电，以提供较简单的实施方式。然而，也可以有区别地处理不同的高状态或者高状态组。例如，不对所有高状态位线充电至Vdd(例如，如图17中在t3处的波形1704示出的)，而是当Vpass-low已经斜升了时，字线电压可在四个步骤中斜升，其中每个数据状态有一个步骤。在图18中，从0V到VpassA的斜坡能够在t2处出现，从VpassA到VpassB的斜坡能够在t4处出现，从VpassB到VpassC的斜坡能够在t6处出现，以及从VpassC到VpassD的斜坡能够在t8处出现。参见波形1808和1810。在t9处施加Vpgm。当字线稳定在VpassA时，用于被禁A状态存储元件的位线可在t3处升高；当字线稳定在VpassB时，用于被禁B状态存储元件的位线可在t5处升高；以及，当字线稳定在VpassC时，用于被禁C状态存储元件的位线可在t7处升高。以这种方式，通过调整VpassA、VpassB和VpassC，可对用于每个数据状态的有效Vpass摆幅或差异进行单独控制。

可替选地，作为每个已编程状态具有不同的中间Vpass值的替代，包括多于一个状态的状态组可以具有一个中间Vpass值。例如，中间值Vpass(A，B)可用于A及B状态，且中间值Vpass(C)可用于C状态。作为另一个示例，中间值VpassA可用于A状态，且中间值Vpass(B，C)可用于B和C状态。当使用多于四个数据状态时，可对应地修改该构思。例如，对于具有E状态和A-G已编程状态的8状态存储器设备，我们可以为A和B状态提供中间值Vpass(A，B)、为C和D状态提供中间值Vpass(C，D)以及为E、F和G状态提供中间值Vpass(E，F，G)。

通常，当沟道被浮置时(例如，当Vb1被升高时)，所经历的沟道升压的量是通过电压步长之和的函数。因此，被禁A状态沟道将以Vpass-VpassA的函数而被升压，被禁B状态沟道将以Vpass-VpassB的函数而被升压，以及，被禁C状态沟道将以Vpass-VpassC的函数而被升压。注意到，对于不同Vpass电压，步长可变化而无需统一。步长可以是数据状态的Vth的间隔的函数。而且，VpassA、VpassB和VpassC在存储器设备的控制中(例如，在ROM熔丝中)是可配置的。它们可被调整及优化。

当使用Vsgd-nom时，对于A状态、B状态和C状态存储元件，分别在t3、t5和t7经历例如1.2V的预充电(波形1814、1816和1818)。当使用Vsgd-low时，对于A状态、B状态和C状态存储元件，分别在t3、t5和t7经历例如0.2V的预充电(波形1824、1826和1828)。

作为示例，VpassA＝2V，VpassB-VpassA＝2V，VpassC-VpassB＝2V，以及，Vpass-VpassC＝2V。Vpgm在t5处的步进致使～1.5V沟道升压。在这个示例中，Vchannel在t9处是2.2+1+1+1+1+1.5＝7.7V(波形1812或1822)，并且对于Vsgd-nom，是1.2+1+1+1+1.5＝5.7V(波形1814)、1.2+1+1+1.5＝4.7V(波形1816)或者1.2+1+1.5＝3.7V(波形1818)。对于Vsgd-low，我们提供0.2+1+1+1+1.5＝4.7V(波形1824)、0.2+1+1+1.5＝3.7V(波形1826)或1.2+1+1.5＝2.7V(波形1828)。

注意到，不同的升压方案的部分可结合。例如，在图17和图18的升压方案中，可以提供如与图16b的波形1602结合讨论来控制的漏极侧伪存储元件。通过将该漏极侧伪存储元件编程至例如与A状态的Vth近似的Vth，这能够实现以完全阻止预充电。而且，如在图14、17和18中所示的所使用的Vsgd-low，可被应用到图16b的升压方案中。

在本文所描述技术的一个实施例中，用于操作非易失性存储系统的方法包括：执行至少一个编程迭代，在该至少一个编程迭代中，向被选字线施加编程脉冲。被选字线与在衬底上形成的存储元件集合中的存储元件子集连通，并且被选字线是与存储元件集合连通的多个字线中的一个字线。该方法进一步包括：在施加编程脉冲之前，确定在存储元件子集中的第一未被选存储元件具有处于一个或多个数据状态的第一组中的数据状态，确定在存储元件子集中的第二未被选存储元件具有处于一个或多个数据状态的第二组中的数据状态，使用与第一组关联的第一升压方案来对与第一未被选存储元件关联的衬底的第一沟道区进行升压，以及使用与第二组关联的第二升压方案来对与第二未被选存储元件关联的衬底的第二沟道区进行升压。

在另一个实施例中，非易失性存储系统包括：在衬底上形成的非易失性存储元件集合，其中存储元件集合中的存储元件子集包括第一和第二未被选存储元件，且衬底包括分别与所述第一和第二未被选存储元件关联的第一和第二沟道区。该系统进一步包括：与非易失性存储元件集合连通的字线集合，包括与存储元件子集连通的被选位线，其中该被选字线是与存储元件集合连通的多个字线中的一个字线。该系统进一步包括至少一个控制电路。该至少一个控制电路：(a)执行至少一个编程迭代，在该至少一个编程迭代中，向被选字线施加编程脉冲，及(b)在施加编程脉冲时之前，确定第一未被选存储元件具有处于一个或多个数据状态的第一组中的数据状态，确定第二未被选存储元件具有处于一个或多个数据状态的第二组中的数据状态，使用与第一组关联的第一升压方案来对与第一未被选存储元件关联的衬底的第一沟道区进行升压，及使用与第二组关联的第二升压方案来对与第二未被选存储元件关联的衬底的第二沟道区进行升压。

在另一个实施例中，非易失性存储系统包括：在衬底上形成的非易失性存储元件集合，其中存储元件集合中的存储元件子集包括第一和第二未被选存储元件，且衬底包括分别与所述第一和第二未被选存储元件关联的第一和第二沟道区。该系统进一步包括：与非易失性存储元件集合连通的字线集合，包括与存储元件子集连通的被选字线，其中该被选字线是与存储元件集合连通的多个字线中的一个字线。该系统进一步包括：(a)用于执行至少一个编程迭代的装置，在该至少一个编程迭代中，向被选字线施加编程脉冲，及(b)用于在施加编程脉冲时之前，确定第一未被选存储元件具有处于一个或多个数据状态的第一组中的数据状态、确定第二未被选存储元件具有处于一个或多个数据状态的第二组中的数据状态、使用与第一组关联的第一升压方案来对与第一未被选存储元件关联的衬底的第一沟道区进行升压，及使用与第二组关联的第二升压方案来对与第二未被选存储元件关联的衬底的第二沟道区进行升压的装置。

在另一个实施例中，提供用于操作非易失性存储系统的方法，该方法包括执行编程操作的一个部分，以将形成在衬底上的非易失性存储元件组中的存储元件编程到多个不同已编程状态，其中至少第一存储元件到达关联目标被编程数据状态，至少第二存储元件保持在已擦除状态，且至少第三存储元件朝着但未到达关联目标被编程数据状态而被编程。该方法进一步包括执行编程操作的后续部分，该后续部分包括执行编程迭代，在该编程迭代中，在向非易失性存储元件组施加编程脉冲之前：至少第一存储元件被锁定而不能进一步编程，与至少第一存储元件关联的衬底的第一沟道区被升压到第一电平，且与至少第二存储元件关联的衬底的第二沟道区被升压到比第一电平高的第二电平。

在另一个实施例中，非易失性存储系统包括形成在衬底上的非易失性存储元件组，以及至少一个控制电路。该至少一个控制电路执行编程操作的一个部分，以将存储元件编程到多个不同已编程状态，其中至少第一存储元件到达关联目标被编程数据状态，至少第二存储元件保持在已擦除状态，且至少第三存储元件朝着但未到达关联目标被编程数据状态而被编程。该至少一个控制电路执行编程操作的后续部分，该后续部分包括执行编程迭代，在该编程迭代中，在向非易失性存储元件组施加编程脉冲之前：至少第一存储元件被锁定而不能进一步编程，与至少第一存储元件关联的衬底的第一沟道区被升压到第一电平，且与至少第二存储元件关联的衬底的第二沟道区被升压到比第一电平高的第二电平。

在另一个实施例中，非易失性存储系统包括形成在衬底上的非易失性存储元件组，以及用于执行编程操作的一个部分以将存储元件编程到多个不同已编程状态的装置，其中至少第一存储元件到达关联目标被编程数据状态，至少第二存储元件保持在已擦除状态，且至少第三存储元件朝着但未到达关联目标被编程数据状态而被编程。还提供用于执行编程操作的后续部分的装置，该后续部分包括执行编程迭代，在该编程迭代中，在向非易失性存储元件组施加编程脉冲之前：至少第一存储元件被锁定而不能进一步编程，与至少第一存储元件关联的衬底的第一沟道区被升压到第一电平，且与至少第二存储元件关联的衬底的第二沟道区被升压到比第一电平高的第二电平。

提供用于执行本文所提供方法的对应方法、系统及计算机或处理器可读存储设备。

上文中提供了对本发明的具体描述以用于进行阐述和说明。但并非要穷举或者将本发明限于所公开的精确形式。根据以上教导，可实现很多修改和变型。上述实施例被选取用于最优地解释本发明的原理及其实际应用，从而使得本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最优地利用本发明。本发明的范围要由所附权利要求来定义。

Claims (16)

1.一种用于操作非易失性存储系统的方法，包括：

执行至少一个编程迭代，在所述至少一个编程迭代中，向被选字线施加编程脉冲，所述被选字线与形成在衬底上的存储元件集合中的存储元件子集连通，并且所述被选字线是与所述存储元件集合连通的多个字线中的一个字线；及

在施加所述编程脉冲之前，确定在所述存储元件子集中的第一未被选存储元件具有处于第一组一个或多个数据状态中的数据状态，确定在所述存储元件子集中的第二未被选存储元件具有处于第二组一个或多个数据状态中的数据状态，使用与所述第一组关联的第一升压方案对所述衬底的、与所述第一未被选存储元件关联的第一沟道区进行升压，并且使用与所述第二组关联的第二升压方案对所述衬底的、与所述第二未被选存储元件关联的第二沟道区进行升压。

2.根据权利要求1所述的方法，其中：

所述第一组和第二组中的至少一个与多个数据状态关联。

3.根据权利要求1或2所述的方法，其中：

与所述第一组关联的一个或多个验证电平低于与所述第二组关联的一个或多个验证电平；及

通过所述第一升压方案使所述第一沟道区升压到的电平高于通过所述第二升压方案使所述第二沟道区升压到的电平。

4.根据权利要求1或2所述的方法，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

所述第一升压方案涉及经由所述第一位线使所述第一沟道区升压，并随后经由施加给所述多个字线的通过电压使所述第一沟道区进一步升压；及

所述第二升压方案涉及经由所述第二位线使所述第二沟道区升压，所述第二沟道区经由所述第二位线被升压到的程度小于所述第一沟道区经由所述第一位线被升压到的程度，并且随后经由施加给所述多个字线的通过电压进一步使所述第二沟道区升压。

5.根据权利要求1或2所述的方法，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

第一升压方案和第二升压方案涉及经由施加给所述多个字线的通过电压分别使第一沟道区和第二沟道区升压，所述通过电压在多个步骤中施加，在施加所述通过电压之前升高所述第一位线的电压，且在所述多个步骤的最终步骤之前，在所述多个步骤的一个步骤期间升高所述第二位线的电压。

6.根据权利要求1或2所述的方法，其中：

第一存储元件与伪漏极侧存储元件及位线连通；及

所述第一升压方案涉及：通过控制所述伪漏极侧存储元件处于传导状态且随后处于非传导状态，经由第一位线使所述第一沟道区升压，并且随后经由施加给所述多个字线的通过电压使所述第一沟道区进一步升压。

7.根据权利要求1或2所述的方法，其中：

确定所述第一未被选存储元件具有处于所述第一组中的数据状态包括：访问与所述第一未被选存储元件关联的至少一个锁存器。

8.根据权利要求1或2所述的方法，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

所述第一升压方案涉及经由所述第一位线使所述第一沟道区升压，并且随后经由施加给所述多个字线的通过电压使所述第一沟道区进一步升压；及

所述第二升压方案排除经由所述第二位线对所述第二沟道区的升压，并且随后经由施加给所述多个字线的通过电压使所述第二沟道区升压。

9.一种非易失性存储系统，包括：

在衬底上形成的非易失性存储元件集合，所述存储元件集合中的存储元件子集包括第一未被选存储元件和第二未被选存储元件，且所述衬底包括分别与所述第一未被选存储元件和第二未被选存储元件关联的第一沟道区和第二沟道区；

与所述非易失性存储元件集合连通的字线集合，包括与所述存储元件子集连通的被选字线，其中所述被选字线是与所述存储元件集合连通的多个字线中的一个字线；及

至少一个控制电路，所述至少一个控制电路用于：(a)执行至少一个编程迭代，在所述至少一个编程迭代中，向所述被选字线施加编程脉冲，及(b)在施加所述编程脉冲时之前，确定所述第一未被选存储元件具有处于第一组一个或多个数据状态中的数据状态，确定所述第二未被选存储元件具有处于第二组一个或多个数据状态中的数据状态，使用与所述第一组关联的第一升压方案对所述衬底的、与所述第一未被选存储元件关联的第一沟道区进行升压，以及使用与所述第二组关联的第二升压方案对所述衬底的、与所述第二未被选存储元件关联的第二沟道区进行升压。

10.根据权利要求9所述的非易失性存储系统，其中：

第一组和第二组中的至少一个与多个数据状态关联。

11.根据权利要求9或10所述的非易失性存储系统，其中：

与所述第一组关联的一个或多个验证电平低于与所述第二组关联的一个或多个验证电平；及

通过所述第一升压方案使所述第一沟道区升压到的电平高于通过所述第二升压方案使所述第二沟道区升压到的电平。

12.根据权利要求9或10所述的非易失性存储系统，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

在所述第一升压方案中，至少一个控制电路经由所述第一位线使所述第一沟道区升压，并且随后经由施加给所述多个字线的通过电压使所述第一沟道区进一步升压；及

在所述第二升压方案中，至少一个控制电路经由所述第二位线使所述第二沟道区升压，其中，所述第二沟道区经由所述第二位线被升压到的程度小于所述第一沟道区经由所述第一位线被升压到的程度，并且随后经由施加给所述多个字线的通过电压使所述第二沟道区进一步升压。

13.根据权利要求9或10所述的非易失性存储系统，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

在第一升压方案和第二升压方案中，至少一个控制电路经由施加给所述多个字线的通过电压分别使第一沟道区和第二沟道区升压，所述通过电压在多个步骤中施加，在施加所述通过电压之前所述第一位线的电压被升高，且在所述多个步骤的最终步骤之前，在所述多个步骤的一个步骤期间升高所述第二位线的电压。

14.根据权利要求9或10所述的非易失性存储系统，其中：

第一存储元件与伪漏极侧存储元件和位线连通；及

在所述第一升压方案中，至少一个控制电路通过控制所述伪漏极侧存储元件处于传导状态且随后处于非传导状态，经由第一位线使所述第一沟道区升压，且随后经由施加给所述多个字线的通过电压使所述第一沟道区进一步升压。

15.根据权利要求9或10所述的非易失性存储系统，其中：

第一存储元件和第二存储元件分别与第一位线和第二位线连通；

在所述第一升压方案中，所述至少一个控制电路经由所述第一位线使所述第一沟道区升压，且随后经由施加给所述多个字线的通过电压进一步使所述第一沟道区升压；及

在所述第二升压方案中，至少一个控制电路排除经由所述第二位线对所述第二沟道区升压，且随后经由施加给所述多个字线的通过电压使所述第二沟道区升压。

16.一种非易失性存储系统，包括：

用于执行至少一个编程迭代的装置，在所述至少一个编程迭代中，向被选字线施加编程脉冲，所述被选字线与形成在衬底上的存储元件集合中的存储元件子集连通，且所述被选字线是与所述存储元件集合连通的多个字线中的一个字线；及

用于在施加所述编程脉冲之前确定所述存储元件子集中的第一未被选存储元件具有处于第一组一个或多个数据状态中的数据状态、确定所述存储元件子集中的第二未被选存储元件具有处于第二组一个或多个数据状态中的数据状态、使用与所述第一组关联的第一升压方案对所述衬底的与所述第一未被选存储元件关联的第一沟道区进行升压、及使用与所述第二组关联的第二升压方案对所述衬底的与所述第二未被选存储元件关联的第二沟道区进行升压的装置。