CN102364682B - 垂直双扩散mos晶体管测试结构及形成方法、测试方法 - Google Patents

Abstract

一种垂直双扩散MOS晶体管测试结构及形成方法、检测方法，所述测试结构具体包括：半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；位于所述第一源区和第二源区表面的源电极；位于所述第二区域的半导体衬底表面的漏测试电极。由于利用所述垂直双扩散MOS晶体管测试结构进行测试时只需要用测试探针进行测量，不需要利用测试卡盘与漏电极电接触，提高了测量精度。

Description

垂直双扩散MOS晶体管测试结构及形成方法、测试方法

技术领域

本发明涉及半导体技术领域，特别涉及一种垂直双扩散MOS晶体管测试结构及形成方法、测试方法。

背景技术

功率MOSFET(金属氧化物半导体场效应晶体管)是在MOS集成电路工艺基础上发展起来的新一代电力开关器件。其中，垂直双扩散金属氧化物半导体(VDMOS)晶体管由于具有输入阻抗高、开关速度快、工作频率高、热稳定性好等一系列特点，目前在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用。

请参考图1，为现有技术的垂直双扩散MOS晶体管的剖面结构示意图，具体包括：半导体衬底110，所述半导体衬底具有第一表面111和与所述第一表面111相对的第二表面112；位于所述半导体衬底第一表面111上的外延层120；位于所述外延层120表面的栅极结构130，所述栅极结构130包括位于所述外延层120表面的栅氧化层131，位于所述栅氧化层131表面的多晶硅栅132，位于所述栅氧化层131、多晶硅栅132侧壁的侧墙133，位于所述栅极结构130表面的金属硅化物栅电极134；位于所述栅极结构130两侧的外延层120内的第一阱区123和与所述第一阱区123相对的第二阱区124；位于所述第一阱区123内的第一源掺杂区121，位于所述第二阱区124内的第二源掺杂区122，位于所述第一源掺杂区121和第二源掺杂区122表面的金属硅化物源电极125；位于所述半导体衬底第二表面112的金属漏电极140。

更多关于垂直双扩散MOS晶体管的结构请参考公开号为CN101692426A的中国专利文献。

由于所述垂直双扩散MOS晶体管的源电极和漏电极在晶圆的不同表面引出，现有技术对所述垂直双扩散MOS晶体管的源漏导通电阻(RDSon)等数据进行测试时，通常将所述漏电极140放置在测试装置的测试卡盘表面，所述测试卡盘与漏电极140电接触，通过将测试探针与所述源电极125、栅电极134电接触，在所述源电极125和漏电极140之间施加测试电压，测试所述源电极125和漏电极140之间的电流，从而计算出所述垂直双扩散MOS晶体管的源漏导通电阻。但由于所述测试卡盘与漏电极之间的接触电阻较大，使得最终的测试结果与实际的器件参数有较大的误差。

发明内容

本发明解决的问题是提供一种垂直双扩散MOS晶体管测试结构及形成方法、测试方法，利用所述测试结构可精确地测试垂直双扩散MOS晶体管的源漏导通电阻，不会受到现有技术中测试卡盘和漏电极之间接触电阻的影响。

为解决上述问题，本发明技术方案提供了一种垂直双扩散MOS晶体管测试结构，包括：

半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；

位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；

位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；

位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；

位于所述第一源区和第二源区表面的源电极；

位于所述第二区域的半导体衬底表面的漏测试电极。

可选的，所述第一源区包括位于所述栅极结构一侧的半导体衬底内的第一阱区和位于所述第一阱区内的第一源掺杂区，所述第二源区包括位于所述栅极结构另一侧的半导体衬底内的第二阱区和位于所述第二阱区内的第二源掺杂区。

可选的，所述第一源掺杂区、第二源掺杂区的掺杂离子具有第一带电类型，所述第一阱区和第二阱区的掺杂离子具有与所述第一带电类型不同的第二带电类型。

可选的，所述第一源掺杂区、第二源掺杂区的掺杂离子浓度大于所述第一阱区、第二阱区的掺杂离子浓度。

可选的，所述半导体衬底的掺杂离子的类型与所述外延层的掺杂离子的类型相同，且所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。

可选的，所述外延层表面与第二区域的半导体衬底表面齐平。

可选的，所述栅电极、源电极、漏测试电极对应的测试垫位于晶圆的同一表面。

本发明技术方案还提供了一种垂直双扩散MOS晶体管测试结构的形成方法，包括：

提供半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；

对所述第一区域的半导体衬底进行刻蚀形成凹槽，在所述凹槽内填充满外延层；

在所述外延层表面形成栅极结构；

在所述栅极结构两侧的外延层内形成第一源区和与所述第一源区相对的第二源区；

在所述栅极结构表面形成栅电极，在所述第一源区和第二源区表面形成源电极，在所述第二区域的半导体衬底表面形成漏测试电极。

可选的，形成所述外延层的工艺包括：利用外延工艺在所述半导体衬底、凹槽表面形成外延材料，对所述外延材料进行化学机械抛光，直到暴露出所述第二区域的半导体衬底表面，位于所述凹槽内的外延材料形成外延层。

可选的，所述外延材料的厚度大于或等于所述凹槽的深度。

可选的，所述第一源区和第二源区的形成工艺包括：在所述栅极结构两侧的外延层内形成第一阱区和与所述第一阱区相对的第二阱区，在所述第一阱区内利用离子掺杂形成第一源掺杂区，在所述第二阱区内利用离子掺杂形成第二源掺杂区，所述第一阱区和第一源掺杂区构成第一源区，所述第二阱区和第二源掺杂区构成第二源区。

可选的，所述第一阱区和第二阱区的形成工艺包括：采用图形化的第二光刻胶层为掩膜，对所述栅极结构两侧的外延层进行离子注入；然后进行退火工艺，使所述注入离子横向扩散至所述栅极结构下方，形成第一阱区和第二阱区。

可选的，形成所述凹槽的工艺为湿法刻蚀或干法刻蚀。

本发明技术方案还提供了一种利用所述的垂直双扩散MOS晶体管测试结构的测试方法，包括：

将检测电压施加到所述垂直双扩散MOS晶体管测试结构的源电极和漏测试电极两端；

通过控制施加在所述栅电极上的电压大小，测量不同栅电极电压下源电极和漏测试电极两端的电流，根据检测电压和电流的大小测试源漏导通电阻数据。

与现有技术相比，本发明实施例具有以下优点：

由于形成垂直双扩散MOS晶体管的外延层位于半导体衬底第一区域的凹槽内，而漏测试电极位于半导体衬底第二区域表面，所述漏测试电极与栅电极、源电极位于晶圆的同一表面，当检测电压通过测试探针施加到所述源电极和漏测试电极两端，所述源电极和漏测试电极通过半导体衬底第二区域、位于外延层下方的第一区域的半导体衬底、外延层、沟道区电连接，从而使得源电极和漏测试电极两端产生电流，通过测的电流和测试电压获得器件的源漏导通电阻等数据。由于所述半导体衬底为重掺杂，半导体衬底的电阻很小，且利用测试探针电接触源电极和漏测试电极产生的接触电阻很小，使得源电极和漏测试电极之间测得的源漏导通电阻主要为沟道区和外延层的电阻，避免了现有技术中所述测试卡盘与漏电极之间的接触电阻对测试结果的影响，提高了测量精度。

进一步的，所述垂直双扩散MOS晶体管测试结构的漏测试电极、栅电极、源电极对应的测试垫位于晶圆的同一表面，便于测试探针的放置，且所述垂直双扩散MOS晶体管测试结构可使用一般的单面晶圆测试装置进行测试，提高了测试装置的通用性。

附图说明

图1是为现有技术的垂直双扩散MOS晶体管的剖面结构示意图；

图2是本发明实施例的垂直双扩散MOS晶体管测试结构的形成方法的流程示意图；

图3至图9为本发明实施例的垂直双扩散MOS晶体管测试结构的形成方法的剖面结构示意图。

具体实施方式

垂直双扩散MOS晶体管的源漏导通电阻(RDSon)与外延层、阱区、源掺杂区的参数密切相关，因此测试垂直双扩散MOS晶体管的源漏导通电阻是一项非常必要的测试。由于现有技术的垂直双扩散MOS晶体管的源电极和漏电极在晶圆的不同表面引出，对所述垂直双扩散MOS晶体管的源漏导通电阻等数据进行测试时，需要将测试装置的测试卡盘与漏电极电接触，将测试探针与源电极、栅电极电接触，通过对测试卡盘和测试探针施加电压，测试所述漏电极和源电极之间的电流，从而测得所述垂直双扩散MOS晶体管的源漏导通电阻。但是由于所述测试卡盘和漏电极之间的接触面并不是非常平整，使得两者的接触电阻较大，利用所述测试卡盘和测试探针对所述垂直双扩散MOS晶体管的源漏导通电阻进行测试，会使得测得的源漏导通电阻包含了所述测试卡盘和漏电极之间接触电阻，最终的测试结果与实际的器件参数有较大的误差。

为此，发明人经过研究提出了一种垂直双扩散MOS晶体管测试结构，具体包括：半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；位于所述外延层表面的栅极结构，位于所述栅极结构表面的栅电极；位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；位于所述第一源区和第二源区表面的源电极；位于所述第二区域的半导体衬底表面的漏测试电极。由于在本发明实施例的垂直双扩散MOS晶体管测试结构中，所述第二区域的半导体衬底表面的漏测试电极与栅电极、源电极位于晶圆的同一侧表面，使得在对所述垂直双扩散MOS晶体管测试结构进行测试时，只需要将测试探针与所述漏测试电极、栅电极、源电极对应的测试垫电连接，就可以测试所述垂直双扩散MOS晶体管的源漏导通电阻(RDSon)等数据，由于不存在现有技术中的测试卡盘与漏电极之间的接触电阻，利用本发明实施例的垂直双扩散MOS晶体管测试结构测得的测试结果更准确。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

本发明实施例首先提供了一种垂直双扩散MOS晶体管测试结构的形成方法，请参考图2，为所述垂直双扩散MOS晶体管测试结构的形成方法的流程示意图，具体包括：

步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；

步骤S102，对所述第一区域的半导体衬底进行刻蚀形成凹槽，在所述凹槽内填充满外延层；

步骤S103，在所述外延层表面形成栅极结构；

步骤S104，在所述栅极结构两侧的外延层内形成第一源区和与所述第一源区相对的第二源区；

步骤S105，在所述栅极结构表面形成栅电极，在所述第一源区和第二源区表面形成源电极，在所述第二区域的半导体衬底表面形成漏测试电极。

图3至图9为本发明实施例的垂直双扩散MOS晶体管测试结构的形成方法的剖面结构示意图。

请参考图3，提供半导体衬底210，所述半导体衬底210具有第一区域I和与所述第一区域I相对的第二区域II。

所述半导体衬底210为硅衬底或硅锗衬底，其掺杂浓度为重掺杂。所述半导体衬底210内的掺杂离子具有第一带电类型，为N型掺杂离子或P型掺杂离子其中一种，所述N型掺杂离子为磷离子、砷离子，所述P型掺杂离子为硼离子。在本实施例中，所述半导体衬底210的掺杂离子为N型掺杂离子。

所述半导体衬底210具有第一区域I和与所述第一区域I相对的第二区域II。所述第一区域I和第二区域II相邻或相隔。在后续工艺中，所述半导体衬底210的第一区域I形成垂直双扩散MOS晶体管，在所述半导体衬底210的第二区域II表面形成漏测试电极。在实际的半导体器件制造过程中，所述半导体衬底210具有一个或多个第一区域I和第二区域II，在本实施例中，以一个第一区域I和一个与所述第一区域I相邻的第二区域II做示范性说明，所述第一区域和第二区域的数量和位置不应限制本发明的范围。

请参考图4，对所述第一区域I的半导体衬底210进行刻蚀形成凹槽211。

形成所述凹槽211的具体工艺为：在所述半导体衬底210表面形成光刻胶层(未图示)；对所述光刻胶层进行曝光显影，形成图形化的第一光刻胶层(未图示)，所述图形化的第一光刻胶层的开口暴露出所述半导体衬底210的第一区域；利用所述图形化的第一光刻胶层为掩膜对所述半导体衬底210的第一区域I进行刻蚀形成凹槽211。所述凹槽211的区域即为所述半导体衬底210的第一区域I。所述刻蚀工艺为干法刻蚀或湿法刻蚀。

请一并参考图4和图5，在所述凹槽211内填充满外延层220。

形成所述外延层220的具体工艺为：利用外延工艺在所述半导体衬底210、凹槽211表面形成外延材料(未图示)，所述外延材料的厚度大于或等于所述凹槽211的深度，使得所述外延材料填充满所述凹槽211；对所述外延材料进行化学机械抛光，直到暴露出所述第二区域II的半导体衬底210表面，位于所述凹槽211内的外延材料形成外延层220。

所述外延层220的材料为轻掺杂的硅，所述外延层220的掺杂浓度小于所述半导体衬底210的掺杂浓度，且所述外延层220的掺杂离子的类型与所述半导体衬底210的掺杂离子的类型相同，都具有第一带电类型。在本实施例中，所述外延层220的掺杂离子为N型掺杂离子。

所述外延层220表面与所述第二区域II的半导体衬底210表面齐平。所述外延层220和第二区域II的半导体衬底210的平整表面为后续的形成的半导体结构提供了一个平整的基底，使得后续形成的半导体结构成品率高。

在其他实施例中，在所述外延层220和第二区域II的半导体衬底210之间形成浅沟槽隔离结构，使得后续形成的源掺杂区与第二区域II的半导体衬底之间接近半导体衬底表面的位置不容易导通或击穿。

请参考图6，在所述外延层220表面形成栅极结构230。

所述栅极结构230包括位于所述外延层表面的栅氧化层(未图示)、位于所述栅氧化层表面的栅多晶硅层(未图示)和位于所述栅氧化层、栅多晶硅层侧壁表面的侧墙(未图示)。由于形成所述栅极结构的方式很多，为本领域技术人员的公知技术，在此不作详述，且本领域技术人员可以根据需要选择合适的栅极结构，因此所述栅极结构的类型不应限制本发明的保护范围。

请参考图7，在所述栅极结构230两侧的外延层220内形成第一阱区223和与所述第一阱区223相对的第二阱区224。

所述第一阱区223、第二阱区224位于所述外延层内且分别位于所述栅极结构230两侧，所述第一阱区223、第二阱区224的表面与所述外延层220的表面齐平。所述第一阱区223、第二阱区224的形成工艺包括：采用图形化的第二光刻胶层251为掩膜，所述图形化的第二光刻胶层251暴露出的外延层区域与栅极结构相邻，且所述暴露出的外延层区域与所述外延层边缘的最小间距大于或等于后续形成的沟道区的长度；以所述图形化的第二光刻胶层251为掩膜，对所述栅极结构230两侧暴露出的外延层区域进行离子注入；然后进行退火工艺，形成第一阱区223、第二阱区224，所述退火工艺使得注入离子横向扩散至所述栅极结构下方。

所述第一阱区223、第二阱区224的掺杂离子具有与所述第一带电类型相反的第二带电类型，所述第二带电类型也为N型掺杂离子或P型掺杂离子其中一种。在本实施例中，所述第一阱区223、第二阱区224的掺杂离子为P型掺杂离子。

在其他实施例中，所述第一阱区223、第二阱区224也可以在形成所述栅极结构之前形成。

请参考图8，在所述第一阱区223内利用离子掺杂形成第一源掺杂区221，在所述第二阱区224内利用离子掺杂形成第二源掺杂区222。

形成所述第一源掺杂区221和第二源掺杂区222的具体工艺包括：以所述图形化的第三光刻胶层252为掩膜，对所述栅极结构230两侧暴露出的外延层区域进行离子注入，形成第一源掺杂区221和第二源掺杂区222，所述第一源掺杂区221位于第一阱区223内，所述第二源掺杂区222位于第二阱区224内。所述第一源掺杂区221和第二源掺杂区222为重掺杂，其中掺杂离子具有第一带电类型，与所述半导体衬底210、外延层220的掺杂离子的种类相同，与所述第一阱区223、第二阱区224的掺杂离子的种类相反。所述第一源掺杂区221、第二源掺杂区222的掺杂离子的浓度大于所述第一阱区223、第二阱区224的掺杂离子的浓度。其中，所述第三光刻胶层252暴露出的区域可以与第二光刻胶层251暴露出的区域相同，也可以与第二光刻胶层251暴露出的区域不同。在其他实施例中，利用第二光刻胶层251进行离子注入形成第一源掺杂区221、第二源掺杂区222。

所述第一阱区223和位于所述第一阱区223内的第一源掺杂区221构成第一源区，所述第二阱区224和位于第二阱区224内的第二源掺杂区222构成第二源区。在一实施例中，所述垂直双扩散MOS晶体管测试结构的第一源区、第二源区、栅极结构可与其他区域的垂直双扩散MOS晶体管同时形成，通过测试所述垂直双扩散MOS晶体管测试结构来获得实际电路中的垂直双扩散MOS晶体管。在其他实施例中，所述垂直双扩散MOS晶体管测试结构也可作为半导体器件在实际的电路中使用。

所述第一阱区223边缘与第一源掺杂区221边缘之间且位于栅极结构230下方的区域构成第一沟道区225，所述第二阱区224边缘与第二源掺杂区222边缘之间且位于栅极结构230下方的区域构成第二沟道区226。其中，所述第一源掺杂区221、第二源掺杂区222与所述外延层220边缘的最小间距大于或等于所述第一沟道区225、第二沟道区226的长度，避免使得第一源掺杂区和第一阱区之间靠近外延层边缘的耗尽区、第二源掺杂区和第二阱区之间靠近外延层边缘的耗尽区过薄，避免使得所述第一源掺杂区221、第二源掺杂区222与第二区域II的半导体衬底210之间不会被击穿或短路，造成器件的损坏。

在其他实施例中，当所述外延层和第二区域的半导体衬底之间形成有浅沟槽隔离结构时，形成的第一源掺杂区和第二源掺杂区。

请参考图9，在所述栅极结构230表面形成栅电极241，在所述第一源掺杂区221和第二源掺杂区222表面形成源电极242，在所述第二区域II的半导体衬底210表面形成漏测试电极243。

形成所述栅电极241、源电极242、漏测试电极243的工艺包括：在第二区域II的半导体衬底210、外延层220、栅极结构230表面利用溅射工艺形成第一金属层(未图示)；利用光刻工艺除去部分第一金属层，在所述第一源掺杂区221、第二源掺杂区222的表面，在所述栅极结构230的表面，在所述第二区域II的半导体衬底210表面形成金属层；对所述金属层进行退火处理形成金属硅化物，所述金属硅化物通过后续工艺形成的互连结构与芯片表面的触点相连，形成电极，其中，位于所述栅极结构230表面的金属硅化物形成栅电极241，位于所述第一源掺杂区221、第二源掺杂区222的表面的金属硅化物形成源电极242，位于所述第二区域II的半导体衬底210表面的金属硅化物形成漏测试电极243。在后续工艺中，所述栅电极241、源电极242、漏测试电极243在晶圆表面对应的形成测试垫，所述测试垫位于晶圆的同一表面。

据此，本发明实施例还提供了一种垂直双扩散MOS晶体管测试结构，请参考图9，具体包括：半导体衬底210，所述半导体衬底210具有第一区域I和与所述第一区域I相对的第二区域II；位于所述第一区域I的半导体衬底210内的凹槽211(请参考图4)，所述凹槽211内填充满外延层220，所述外延层220表面与第二区域II的半导体衬底210表面齐平；位于所述外延层220表面的栅极结构230，位于栅极结构230表面的栅电极241；位于所述栅极结构230两侧的外延层220内的第一源区和与所述第一源区相对的第二源区，所述第一源区包括位于所述栅极结构230一侧的外延层220内的第一阱区223和位于所述第一阱区223内的第一源掺杂区221，所述第二源区包括位于所述栅极结构230另一侧的外延层220内的第二阱区224和位于所述第二阱区224内的第二源掺杂区222；位于所述第一源区和第二源区表面的源电极242；位于所述第二区域II的半导体衬底210表面的漏测试电极243，其中，所述栅电极241、源电极242、漏测试电极243对应的测试垫位于晶圆的同一表面。

所述第一源掺杂区221、第二源掺杂区222的掺杂离子具有第一带电类型，所述第一阱区223和第二阱区224的掺杂离子具有与所述第一带电类型不同的第二带电类型。所述第一源掺杂区221、第二源掺杂区222的掺杂离子浓度大于所述第一阱区223、第二阱区224的掺杂离子浓度。在本实施例中，所述第一阱区223和第二阱区224的掺杂离子为N型掺杂离子，第一源掺杂区221和第二源掺杂区222的掺杂离子为P型掺杂离子。

所述半导体衬底210的掺杂离子的类型与所述外延层220的掺杂离子的类型相同，都具有第一带电类型，且所述半导体衬底210的掺杂浓度大于所述外延层220的掺杂浓度。在本实施例中，所述半导体衬底210、外延层220的掺杂离子为N型掺杂离子。

本发明实施例还提供了一种利用所述垂直双扩散MOS晶体管测试结构进行测试的方法，具体步骤包括：

将检测电压施加到所述垂直双扩散MOS晶体管测试结构的源电极和漏测试电极两端；

通过控制施加在所述栅电极上的电压大小，测量不同栅电极电压下源电极和漏测试电极两端的电流，根据检测电压和电流的大小测试源漏导通电阻等数据。

在其他实施例中，还可以利用开尔文连接法对所述述垂直双扩散MOS晶体管测试结构的源电极和漏测试电极两端进行测试，由于利用开尔文连接法可避免测试导线的电阻对源漏导通电阻的影响，可提高测试出的电阻精度。由于开尔文连接法为本领域技术人员的公知技术，在此不作赘述。

当检测电压施加到所述垂直双扩散MOS晶体管测试结构的源电极242和漏测试电极243两端，所述垂直双扩散MOS晶体管测试结构中的漏测试电极243通过第二区域II的半导体衬底210与第一区域I的半导体衬底210电学连接，通过控制栅电极电压使得第一沟道区225、第二沟道区226开启，所述源电极242通过第一沟道区225、第二沟道区226与外延层220电连接并与第一区域I的半导体衬底210电学连接，从而使得源电极242和漏测试电极243两端产生电流。根据所述检测电压和电流的大小可测试源漏导通电阻等数据。由于所述半导体衬底210为重掺杂，半导体衬底210的电阻很小，且利用测试探针电接触源电极242和漏测试电极243产生的接触电阻很小，使得源电极242和漏测试电极243之间测得的源漏导通电阻主要为沟道区和外延层的电阻，避免了现有技术中所述测试卡盘与漏电极之间的接触电阻对测试结果的影响，提高了测量精度，且所述垂直双扩散MOS晶体管测试结构的测试垫都位于晶圆的同一面，便于测试探针的放置，且所述垂直双扩散MOS晶体管测试结构可使用一般的单面晶圆测试装置进行测试，提高了测试装置的通用性。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种垂直双扩散MOS晶体管测试结构，其特征在于，包括：

半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；

位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；

位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；

位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；

位于所述第一源区和第二源区表面的源电极；

位于所述第二区域的半导体衬底表面的漏测试电极；

其中，所述半导体衬底为重掺杂；所述漏测试电极与栅电极、源电极位于晶圆的同一表面。

2.如权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述第一源区包括位于所述栅极结构一侧的半导体衬底内的第一阱区和位于所述第一阱区内的第一源掺杂区，所述第二源区包括位于所述栅极结构另一侧的半导体衬底内的第二阱区和位于所述第二阱区内的第二源掺杂区。

3.如权利要求2所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述第一源掺杂区、第二源掺杂区的掺杂离子具有第一带电类型，所述第一阱区和第二阱区的掺杂离子具有与所述第一带电类型不同的第二带电类型。

4.如权利要求3所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述第一源掺杂区、第二源掺杂区的掺杂离子浓度大于所述第一阱区、第二阱区的掺杂离子浓度。

5.如权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述半导体衬底的掺杂离子的类型与所述外延层的掺杂离子的类型相同，且所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。

6.如权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述外延层表面与第二区域的半导体衬底表面齐平。

7.如权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述栅电极、源电极、漏测试电极对应的测试垫位于晶圆的同一表面。

8.一种垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；

对所述第一区域的半导体衬底进行刻蚀形成凹槽，在所述凹槽内填充满外延层；

在所述外延层表面形成栅极结构；

在所述栅极结构两侧的外延层内形成第一源区和与所述第一源区相对的第二源区；

在所述栅极结构表面形成栅电极，在所述第一源区和第二源区表面形成源电极，在所述第二区域的半导体衬底表面形成漏测试电极；

其中，所述半导体衬底为重掺杂；所述漏测试电极与栅电极、源电极位于晶圆的同一表面。

9.如权利要求8所述的垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，形成所述外延层的工艺包括：利用外延工艺在所述半导体衬底、凹槽表面形成外延材料，对所述外延材料进行化学机械抛光，直到暴露出所述第二区域的半导体衬底表面，位于所述凹槽内的外延材料形成外延层。

10.如权利要求9所述的垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，所述外延材料的厚度大于或等于所述凹槽的深度。

11.如权利要求8所述的垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，所述第一源区和第二源区的形成工艺包括：在所述栅极结构两侧的外延层内形成第一阱区和与所述第一阱区相对的第二阱区，在所述第一阱区内利用离子掺杂形成第一源掺杂区，在所述第二阱区内利用离子掺杂形成第二源掺杂区，所述第一阱区和第一源掺杂区构成第一源区，所述第二阱区和第二源掺杂区构成第二源区。

12.如权利要求11所述的垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，所述第一阱区和第二阱区的形成工艺包括：采用图形化的第二光刻胶层为掩膜，对所述栅极结构两侧的外延层进行离子注入；然后进行退火工艺，使所述注入离子横向扩散至所述栅极结构下方，形成第一阱区和第二阱区。

13.如权利要求8所述的垂直双扩散MOS晶体管测试结构的形成方法，其特征在于，形成所述凹槽的工艺为湿法刻蚀或干法刻蚀。

14.一种利用如权利要求1至7任意一项所述的垂直双扩散MOS晶体管测试结构的测试方法，其特征在于，包括：

将检测电压施加到所述垂直双扩散MOS晶体管测试结构的源电极和漏测试电极两端；

通过控制施加在所述栅电极上的电压大小，测量不同栅电极电压下源电极和漏测试电极两端的电流，根据检测电压和电流的大小测试源漏导通电阻数据。