CN101868919B - 缓冲器和显示装置 - Google Patents

Abstract

具备：缓冲器部(32)，其具有包括相互串联连接的n沟道型的2个晶体管(4、6)的第1串联电路、包括相互串联连接的n沟道型的2个晶体管(5、7)的第2串联电路以及电容(101)；和反转信号生成部(31)，其仅采用n沟道型的沟道极性的晶体管(1～3)构成，生成输入信号的反转信号，输入信号输入到晶体管(6)的栅极和晶体管(7)的栅极，由反转信号生成部(31)生成的反转信号输入到晶体管(4)的栅极，从第2串联电路的2个晶体管彼此的连接点(OUT)输出输出信号，由此实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。

Description

缓冲器和显示装置

技术领域

本发明涉及包括单极性的沟道晶体管的缓冲器。 

背景技术

液晶显示装置使用变换电源电压电平的电平移位器、得到相对于输入信号等倍的输出的放大电路那样的以低输出阻抗输出广义的放大信号的所谓的缓冲器。当这种缓冲器包括CMOS晶体管时，需要分别形成p沟道和n沟道的工艺，因此为了简化工序，也有仅以n沟道等单极性的沟道晶体管来构成缓冲器的情况(例如参照专利文献1)。 

图18和图19表示仅使用了n沟道晶体管的缓冲器的结构例。该缓冲器是具有输入端子In、Inb的两相输入的结构。 

如图18所示，晶体管201、202、203的源极与VSS连接。因此，在输入端子In输入VDD，输入端子Inb输入VSS的情况下，具有与输入端子In连接的栅极的晶体管201、202、203成为导通状态。另外，晶体管204的漏极与VDD连接。因此，与输入端子Inb连接的晶体管204成为截止状态。随之，作为晶体管201和晶体管204的连接点的点210的电位成为VSS。点210连接到与晶体管202在VDD侧串联连接的晶体管205的栅极和与晶体管203在VDD侧串联连接的晶体管206的栅极。晶体管205、206的漏极与VDD连接。 

因此，晶体管205、206成为截止状态。 

晶体管206处于截止状态，晶体管203处于导通状态，因此输出端子OUT输出VSS。 

如图19所示，在输入端子In输入VSS，输入端子Inb输入VDD的情况下，晶体管201、202、203成为截止状态。另外，晶体管204成为导通状态。随之，点210的电位成为VDD-晶体管204的阈值电压Vth。随着点210的电位上升，晶体管205成为导通状态，漏极电流增加。当点210的电位成为VDD-晶体管204的阈值电压Vth时，晶 体管204成为截止状态。 

在晶体管205的栅极与源极之间设有自举电容101。当与晶体管205的源极连接的点211的电位上升时，由于自举电容101的效应，点210的电位升压。只要设计为点210的电位由于该升压而成为VDD+晶体管205的阈值电压Vth以上，就能够使点211的电位不降低阈值电压Vth的量而上升到VDD。另外，在晶体管202的漏极与栅极之间设有电容100。 

另外，晶体管206的栅极也输入有点210的电位，因此输出端子OUT也不降低阈值电压Vth的量而输出VDD。 

然后，图20和图21表示仅使用了n沟道晶体管的缓冲器的另一结构例。该缓冲器是仅有输入端子In的单相输入的结构。它是去掉图18和图19的输入端子Inb，将晶体管204的栅极与漏极相互连接起来的结构。 

如图20所示，在输入端子In输入VDD的情况下，晶体管201、202、203成为导通状态。因此，点210的电位成为VSS。因此，晶体管204的漏极/源极间电压即栅极/源极间电压成为VDD-VSS，晶体管204成为导通状态。晶体管204成为导通状态，因此产生流过晶体管204的直通电流。设计晶体管204与晶体管201的尺寸比，使得点210的电位接近VSS。另外，点210的电位输入到晶体管205、206的栅极，由此晶体管205、206成为截止状态。晶体管203处于导通状态、晶体管206处于截止状态，因此从输出端子OUT输出VSS。 

如图21所示，在输入端子In输入VSS的情况下，晶体管201、202、203成为截止状态。晶体管204保持与图20的情况相同的导通状态。随之，点210的电位从VSS升高到VDD-晶体管204的阈值电压Vth。随着点210的电位上升，晶体管205成为导通状态，漏极电流增加。当点210的电位成为VDD-晶体管204的阈值电压Vth时，晶体管204成为截止状态。 

在该状态下当点211的电位上升时，由于自举电容101的效应，点210的电位升压。只要设计为点210的电位由于该升压而成为VDD+晶体管205的阈值电压Vth以上，就能够使点211的电位不降低 阈值电压Vth的量而上升到VDD。 

另外，晶体管206的栅极上也输入有点210的电位，因此输出端子OUT上也不降低阈值电压Vth的量而输出VDD。 

如上述图20和图21所示，在单相输入的缓冲器的情况下会产生直通电流，因此需要抑制消耗电流。实际上采用如下对策：将晶体管204的沟道宽度W设计得较小，或者用高电阻值的电阻代替晶体管204来抑制直通电流。 

图22表示将晶体管204换成高电阻值的电阻T的结构。电阻T使得直通电流变小。在输入端子In输入VDD的情况下和输入端子In输入VSS的情况下的输出端子OUT的电位分别与图20和图21相同。专利文献1：日本国公开专利公报“特开2003-179476号公报(公开日：2003年6月27日)” 

发明内容

然而，在将以往的包括单极性沟道晶体管的缓冲器设为单相输入的图22的结构中，利用高电阻值的电阻T抑制直通电流，因此点210的电位上升到VDD需要较长的时间。因此，点210的电位输入到晶体管205、206的栅极，因此从输入端子In输入VSS到晶体管205、206成为导通状态需要较长的时间。其结果是，在输出端子OUT连接较大的电容性负载的情况下，输出端子OUT的输出会发生延迟。 

为了减小这种延迟，需要将高电阻值的电阻换成低电阻，或者加大代替该电阻而使用的晶体管的沟道宽度W，来加大缓冲器的驱动能力，但是这在结果上取消了抑制直通电流的对策，会导致消耗电流增加。 

本发明是鉴于上述以往的问题点而完成的，其目的在于实现包括单极性的沟道的晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器和具备该缓冲器的显示装置。 

为了解决上述课题，本发明的缓冲器是对输入信号进行阻抗变换来输出输出信号的缓冲器，其特征在于：具备：缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电 路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管、所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，上述输入信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

根据上述发明，设置在第1串联电路的2个晶体管彼此的连接点与第2串联电路的2个晶体管彼此的连接点之间的第1电容具有自举电容的功能，因此即使第1串联电路的晶体管的驱动能力较小，也能够通过电位的升压来充分地驱动第2串联电路中的栅极与第1串联电路连接的晶体管。并且，在第1串联电路中不需要流过特别大的电流，因此能够抑制直通电流，并且输出电压的生成不用花费较长的时间。另外，即使是输入端子为1个的单相输入，也能够由反转信号生成电路生成输入信号的反转信号来输入到第1串联电路，因此缓冲器部能够不降低阈值电压的量而生成输出电压。 

根据以上说明，具有如下效果：能够实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。 

为了解决上述课题，本发明的缓冲器是对输入信号进行阻抗变换来输出输出信号的缓冲器，其特征在于：具备：缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联 连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，上述输入信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

根据上述发明，设置在第1串联电路的2个晶体管彼此的连接点与第2串联电路的2个晶体管彼此的连接点之间的第1电容具有自举电容的功能，因此即使第1串联电路的晶体管的驱动能力较小，也能够通过电位的升压而充分地驱动第2串联电路中的栅极与第1串联电路连接的晶体管。并且，在第1串联电路中，不需要流过特别大的电流，因此能够抑制直通电流，并且输出电压的生成不用花费较长的时间。另外，即使是输入端子为1个的单相输入，也能够由反转信号生成电路生成输入信号的反转信号来输入到第1串联电路，因此缓冲器部能够不降低阈值电压的量而生成输出电压。 

根据以上说明，具有如下效果：能够实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第1晶体管、第2晶体管、第3晶体管以及第2电容，上述第3晶体管的栅极被输入上述输入信号，上述第2晶体管与上述第3晶体管串联连接，上述第1晶体管的栅极与漏极相互连接，上述第1晶体管的源极与上述第2晶体管的栅极连接，上述第2电容连接在上述第1晶体管的源极与上述第2晶体管和上述第3晶体管的连接点之间，上述第1晶体管的漏极和上述第2晶体管的漏极与上述反转信 号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，从上述第2晶体管和上述第3晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：第2电容具有自举电容的功能，因此能够不降低晶体管的阈值电压的量而得到反转信号。因此，输入该反转信号的缓冲器部能够容易地不随着降低阈值电压的量而输出输出信号。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第1晶体管、第2晶体管群、第3晶体管以及第2电容，上述第3晶体管的栅极被输入上述输入信号，上述第2晶体管群包括多个级联连接的晶体管，并且与上述第3晶体管串联连接，上述第1晶体管的栅极与漏极相互连接，上述第1晶体管的源极与上述第2晶体管群的各晶体管的栅极连接，上述第2电容连接在上述第1晶体管的源极与上述第2晶体管群和上述第3晶体管的连接点之间，上述第1晶体管的漏极和上述第2晶体管群的成为漏极的一侧的一端与上述反转信号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，从上述第2晶体管群和上述第3晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：第2电容具有自举电容的功能，因此能够不降低晶体管的阈值电压的量而得到反转信号。因此，输入该反转信号的缓冲器部能够容易地不随着阈值电压的量的降低而输出输出信号。 

另外，具有如下效果：由于具备包括多个级联连接的晶体管的第2晶体管群，因此能够加大电流路径的电阻而抑制直通电流。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第4晶体管和电阻，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管与上述电阻相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述电阻的上述第4晶体管侧的相反侧的一端与上述反转信号生成 部的高电源和低电源中的另一方连接，从上述第4晶体管和上述电阻的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用了电阻，因此不需要自举电容，能够减小电路的布设面积，并且不需要对晶体管导致的阈值电压的量的降低进行补偿的结构。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第4晶体管和栅极与漏极相互连接的第5晶体管，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管与上述第5晶体管相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述第5晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，从上述第4晶体管和上述第5晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用连接成二极管的第5晶体管作为电阻，因此不需要自举电容，能够减小电路的布设面积。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备：第4晶体管和第5晶体管群，该第5晶体管群相对于栅极与漏极相互连接的连接成二极管的晶体管，由其它1个以上的晶体管与上述连接成二极管的晶体管的源极侧级联连接而成，上述其它1个以上的晶体管的各栅极与上述连接成二极管的晶体管的栅极连接，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管和上述第5晶体管群在上述第5晶体管群的成为源极的一侧的一端相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述连接成二极管的晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，从上述第4晶体管和上述第5晶体管群的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用具有连接成二极管的晶体管的级联连接的第5晶体管群作为电阻，因此不需要自举电容，能够减小电路的布设面积。 

为了解决上述课题，本发明的缓冲器是对输入信号进行阻抗变 换来输出输出信号的缓冲器，其特征在于：具备：缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，所述第1串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；输入信号电平变换部，其构成为仅包含n沟道型沟道极性的晶体管作为晶体管，输出将上述输入信号进行电平变换得到的信号即电平变换信号；以及反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，输入由上述输入信号电平变换部生成的上述电平变换信号，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，由上述输入信号电平变换部生成的上述电平变换信号还输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

根据上述发明，设置在第1串联电路的2个晶体管彼此的连接点与第2串联电路的2个晶体管彼此的连接点之间的第1电容具有自举电容的功能，因此即使第1串联电路的晶体管的驱动能力较小，也能够通过电位的升压而充分地驱动第2串联电路中的栅极与第1串联电路连接的晶体管。并且，在第1串联电路中不需要流过特别大的电流，因此能够抑制直通电流，并且输出电压的生成不用花费较长的时间。另外，即使是输入端子为1个的单相输入，也能够由反转信号生成电路生成反转信号来输入到第1串联电路，因此缓冲器部能不降低阈值电压的量而生成输出电压。 

根据以上说明，具有如下效果：能够实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。 

另外，具有如下效果：通过具备输入信号电平变换部，能够避免产生因输入信号的电平不同而使缓冲器部的输入输入信号的晶体管不成为截止状态的问题。 

为了解决上述课题，本发明的缓冲器是对输入信号进行阻抗变换来输出输出信号的缓冲器，其特征在于：具备：缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；输入信号电平变换部，其构成为仅包含p沟道型沟道极性的晶体管作为晶体管，输出将上述输入信号进行电平变换得到的信号即电平变换信号；以及反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，输入由上述输入信号电平变换部生成的上述电平变换信号，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，由上述输入信号电平变换部生成的上述电平变换信号还输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

根据上述发明，设置在第1串联电路的2个晶体管彼此的连接点与第2串联电路的2个晶体管彼此的连接点之间的第1电容具有自举电容的功能，因此即使第1串联电路的晶体管的驱动能力较小，也能够通过电位的升压而充分地驱动第2串联电路中的栅极与第1串联电路连接的晶体管。并且，在第1串联电路中不需要流过特别大的电流，因此能够抑制直通电流，并且输出电压的生成不用花费较长的时间。另外，即使是输入端子为1个的单相输入，也能够由反转信号生成电路生成反转信号来输入到第1串联电路，因此缓冲器 部能够不降低阈值电压的量而生成输出电压。 

根据以上说明，具有如下效果：能够实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。 

另外，具有如下效果：通过具备输入信号电平变换部，能够避免产生因输入信号的电平不同而使缓冲器部的输入输入信号的晶体管不成为截止状态的问题。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第1晶体管、第2晶体管、第3晶体管以及第2电容，上述第2晶体管与上述第3晶体管串联连接，上述第1晶体管的栅极与漏极相互连接，上述第1晶体管的源极与上述第2晶体管的栅极连接，上述第2电容连接在上述第1晶体管的源极与上述第2晶体管和上述第3晶体管的连接点之间，上述第1晶体管的漏极和上述第2晶体管的漏极与上述反转信号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，上述第3晶体管的栅极被输入上述电平变换信号，从上述第2晶体管和上述第3晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：第2电容具有自举电容的功能，因此能够不降低晶体管的阈值电压的量而得到反转信号。因此，输入该反转信号的缓冲器部能够容易地不随着阈值电压的量的降低而输出输出信号。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第1晶体管、第2晶体管群、第3晶体管以及第2电容，上述第3晶体管的栅极被输入上述输入信号，上述第2晶体管群包括多个级联连接的晶体管，并且与上述第3晶体管串联连接，上述第1晶体管的栅极与漏极相互连接，上述第1晶体管的源极与上述第2晶体管群的各晶体管的栅极连接，上述第2电容连接在上述第1晶体管的源极与上述第2晶体管群和上述第3晶体管的连接点之间，上述第1晶体管的漏极和上述第2晶体管群的成为漏极的一侧的一端与 上述反转信号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，上述第3晶体管的栅极被输入上述电平变换信号，从上述第2晶体管群和上述第3晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：第2电容具有自举电容的功能，因此能够不降低晶体管的阈值电压的量而得到反转信号。因此，输入该反转信号的缓冲器部能够容易地不随着阈值电压的量的降低而输出输出信号。 

另外，具有如下效果：具备包括多个级联连接的晶体管的第2晶体管群，因此能够加大电流路径的电阻而抑制直通电流。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第4晶体管和电阻，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管与上述电阻相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述电阻的上述第4晶体管侧的相反侧的一端与上述反转信号生成部的高电源和低电源中的另一方连接，上述第4晶体管的栅极被输入上述电平变换信号，从上述第4晶体管和上述电阻的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用了电阻，因此不需要自举电容，能够减小电路的布设面积，并且不需要对晶体管导致的阈值电压的量的降低进行补偿的结构。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第4晶体管和栅极与漏极相互连接的第5晶体管，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管与上述第5晶体管相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述第5晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，上述第4晶体管的栅极被输入上述电平变换信号，从上述第4晶体管和上述第5晶体管的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用连接 成二极管的第5晶体管作为电阻，因此不需要自举电容，能够减小电路的布设面积。 

为了解决上述课题，本发明的缓冲器的特征在于：上述反转信号生成部具备第4晶体管和第5晶体管群，该第5晶体管群相对于栅极与漏极相互连接的连接成二极管的晶体管，由其它1个以上的晶体管与上述连接成二极管的晶体管的源极侧级联连接而成，上述其它1个以上的晶体管的各栅极与上述连接成二极管的晶体管的栅极连接，上述第4晶体管的栅极被输入上述输入信号，上述第4晶体管与上述第5晶体管群在上述第5晶体管群的成为源极的一侧的一端相互串联连接，上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述连接成二极管的晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，上述第4晶体管的栅极被输入上述电平变换信号，从上述第4晶体管和上述第5晶体管群的连接点输出上述反转信号。 

根据上述发明，具有如下效果：为了得到反转信号而使用具有连接成二极管的晶体管的级联连接的第5晶体管群作为电阻，因此不需要自举电容，能够减小电路的布设面积。 

为了解决上述课题，本发明的缓冲器的特征在于：上述输入信号电平变换部具备：分别包括晶体管的第1电平变换部晶体管、第2电平变换部晶体管、第3电平变换部晶体管、第4电平变换部晶体管以及第5电平变换部晶体管；和包括电容的第1电平变换部电容和第2电平变换部电容，上述第2电平变换部晶体管与上述第3电平变换部晶体管串联连接，上述第1电平变换部晶体管的栅极与漏极相互连接，上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管的栅极连接，上述第1电平变换部电容连接在上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点之间，上述第2电平变换部电容的一端与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点连接，上述第4电平变换部晶体管的漏极和栅极与上述第2电平变换部电容的另一端连接，上述第5电平变换部晶体管的漏极与上述第2电平变 换部电容的另一端连接，上述第1电平变换部晶体管的漏极和上述第2电平变换部晶体管的漏极与上述反转信号生成部的高电源和低电源中的一方连接，上述第3电平变换部晶体管的源极、上述第4电平变换部晶体管的源极和上述第5电平变换部晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，上述第3电平变换部晶体管的栅极被输入上述输入信号，上述第5电平变换部晶体管的栅极能够输入将上述第5电平变换部晶体管在导通状态与截止状态之间进行切换的信号，从上述第2电平变换部电容的另一端输出上述电平变换信号。 

根据上述发明，在输入信号电平变换部中，第5电平变换部晶体管的栅极被输入将第5电平变换部晶体管置为导通状态的信号，接着输入将第5电平变换部晶体管置为截止状态的信号，由此能够将第2电平变换部电容的另一端置为与第5电平变换部晶体管的源极连接的高电源或低电源的电位。 

并且，在第3电平变换部晶体管的栅极被输入将第3电平变换部晶体管置为导通状态的输入信号的情况下，能够通过第2电平变换部电容的降压效应或升压效应，将反转信号生成部中的输入电平变换信号的第3晶体管和缓冲器部的第1串联电路和第2串联电路中的输入电平变换信号的各晶体管可靠地置为截止状态。 

另外，在第3电平变换部晶体管的栅极被输入将第3电平变换部晶体管置为导通状态的输入信号的情况下，通过第2电平变换部电容的降压效应或升压效应，即使第2电平变换部电容的另一端的电位要成为将反转信号生成部中的输入电平变换信号的第3晶体管和缓冲器部的第1串联电路和第2串联电路中的输入电平变换信号的各晶体管置为截止状态的电位，由于第4晶体管成为导通状态，也能够保持这些晶体管的截止状态。 

根据以上说明，具有如下效果：能够将反转信号生成部中的输入电平变换信号的第3晶体管和缓冲器部的第1串联电路和第2串联电路中的输入电平变换信号的各晶体管可靠地置为截止状态。 

为了解决上述课题，本发明的缓冲器的特征在于：第3电容与 上述第2串联电路的上述2个晶体管彼此的连接点连接。 

根据上述发明，具有如下效果：缓冲器的输出电压对与第2串联电路的上述2个晶体管彼此的连接点连接的电容进行充电，因此不会急剧地上升。因此，能够充分地进行连接在第1串联电路与第2串联电路之间的自举电容导致的第1串联电路中的电位升压，因此，能够可靠地得到没有不降低阈值电压的量的输出电压。 

为了解决上述课题，本发明的缓冲器的特征在于：具备：作为上述缓冲器的第1缓冲器；以及作为上述缓冲器的第2缓冲器，上述第2缓冲器的第2串联电路中的被输入电平变换信号的上述晶体管的栅极，被输入上述第1缓冲器的上述输出信号来代替上述电平变换信号。 

根据上述发明，具有如下效果：能够得到相位相互反转的2个输出电压，针对不因在面板内生成的反转信号加大消耗电流而需要驱动能力较大的信号的情况，将一方缓冲器的输出电压用于驱动另一方缓冲器的第2串联电路的晶体管，因此能够正常地输出2个输出电压。 

为了解决上述课题，本发明的显示装置的特征在于：具备上述缓冲器。 

根据上述发明，具有如下效果：能够实现能抑制功耗、充分地驱动负载的显示装置。 

为了解决上述课题，本发明的显示装置的特征在于：源极驱动器的输出电路具备上述缓冲器。 

根据上述发明，具有如下效果：能够实现具备能抑制功耗、充分地驱动负载的源极驱动器的显示装置。 

为了解决上述课题，本发明的显示装置的特征在于：栅极驱动器的输出电路具备上述缓冲器。 

根据上述发明，具有如下效果：能够实现具备能够抑制功耗、充分地驱动负载的栅极驱动器的显示装置。 

为了解决上述课题，本发明的显示装置的特征在于：生成提供给源极驱动器和栅极驱动器供给的信号的电路中所包含的逆变器 具备上述缓冲器。 

根据上述发明，具有如下效果：能够实现具备能够抑制功耗、充分地驱动负载的逆变器的显示装置。 

为了解决上述课题，本发明的显示装置的特征在于：生成提供给源极驱动器和栅极驱动器供给的信号的电路中所包含的电平移位电路具备上述缓冲器。 

根据上述发明，具有如下效果：能够实现具备能够抑制功耗、充分地驱动负载的电平移位电路的显示装置。 

通过以下给出的记载可以足够了解本发明的其它目的、特征及优点。另外，通过参照附图的说明可以明白本发明的优点。 

附图说明

图1表示本发明的实施方式，是表示第1缓冲器的结构的电路图。 

图2表示本发明的实施方式，是表示第2缓冲器的结构的电路图。 

图3是表示第1反转信号生成部的第1动作的电路图。 

图4是表示第1反转信号生成部的第2动作的电路图。 

图5是表示第2反转信号生成部的第1动作的电路图。 

图6是表示第2反转信号生成部的第2动作的电路图。 

图7是表示缓冲器部的第1动作的电路图。 

图8是表示缓冲器部的第2动作的电路图。 

图9是表示缓冲器部的结构的详细说明的电路图。 

图10表示本发明的实施方式，是表示第3缓冲器的结构的电路图。 

图11是表示输入信号电平变换部的第1动作的电路图。 

图12是表示输入信号电平变换部的第2动作的电路图。 

图13是表示输入信号电平变换部的第3动作的电路图。 

图14表示本发明的实施方式，是表示第4缓冲器的结构的电路图。 

图15表示本发明的实施方式，是表示第5缓冲器的结构的电路图。 

图16表示本发明的实施方式，是表示第6缓冲器的结构的电路图。 

图17表示本发明的实施方式，是表示显示装置的结构的框图。 

图18表示以往技术，是表示以往的第1缓冲器的结构和第1动作的电路图。 

图19表示以往技术，是表示以往的第1缓冲器的结构和第2动作的电路图。 

图20表示以往技术，是表示以往的第2缓冲器的结构和第1动作的电路图。 

图21表示以往技术，是表示以往的第2缓冲器的结构和第2动作的电路图。 

图22表示以往技术，是表示以往的第3缓冲器的结构和动作的电路图。 

图23是表示第1缓冲器具备的第1反转信号生成部的变形例的结构的电路图。 

图24是表示由晶体管构成第2反转信号生成部的电阻的情况下的第2缓冲器的结构的电路图。 

图25是表示图24的第2反转信号生成部的变形例的结构的电路图。 

图26是表示图25的第2反转信号生成部的第1动作的电路图。 

图27是表示图25的第2反转信号生成部的第2动作的电路图。 

图28是表示第6缓冲器的动作的电路图。 

图29表示本发明的实施方式，是表示第7缓冲器的结构的电路图。 

图30表示本发明的实施方式，是表示第8缓冲器的结构的电路图。 

附图标记说明

1、/1：晶体管(第1晶体管)；2、/2：晶体管(第2晶体管)；3、 /3：晶体管(第3晶体管)；21、22、23、24、25、26、27、28：缓冲器；100、/100：电容(第2电容)；101、/101：电容(第1电容)；102、/102：电容；151：液晶显示装置(显示装置)；A、AA、AB：晶体管(第4晶体管)；T：电阻；Ta：晶体管(第5晶体管、连接成二极管的晶体管)；a～e、/a～/e：晶体管(第1电平变换部晶体管～第5电平变换部晶体管)；103、/103：电容(第1电平变换部电容)；104、/104：电容(第2电平变换部电容) 

具体实施方式

根据图1～图17和图23～图30如下说明本发明的一个实施方式。 

图17表示本实施方式的液晶显示装置(显示装置)151的结构。 

液晶显示装置151在面板152上具备像素区域153、源极驱动器154、栅极驱动器155、缓冲/电平移位电路156、电源电路157以及端子158…。源极驱动器154具备输出电路154a，向像素区域153的各源极总线输出数据信号。栅极驱动器155具备输出电路155a，为了向像素区域153的各像素写入来自源极驱动器154的数据信号而向栅极总线输出选择信号。输出电路154a、155a包括从输入信号生成等倍的数据信号的作为低输出阻抗放大电路的缓冲器。缓冲/电平移位电路156具备对逆变器等的信号的衰减进行校正的等倍的放大电路、对信号的电源电压电平进行变换的电平移位电路等作为低输出阻抗放大电路的缓冲器，将通过这种缓冲器的信号供给到源极驱动器154和栅极驱动器155。这样，该缓冲器对输入信号进行阻抗变换来输出输出信号。电源电路157生成数据信号的基准电压、相对电压、辅助电容电压等。端子158…是用于向面板152上的上述各电路输入信号、电源的端子。 

其次，说明上述缓冲器的结构。 

图1表示缓冲器21的结构。 

缓冲器21具备反转信号生成部31和缓冲部32。缓冲器21是具有1个输入端子INB的单相输入缓冲器，是采用单极性沟道、在此是n沟道型晶体管来构成的。晶体管可采用TFT、形成在硅基板上的场 效应晶体管。 

反转信号生成部31是生成具有与从输入端子INB输入的信号的极性相反的极性的信号、即是作为将高和低相互替换的极性的信号的反转信号的电路，具备晶体管1～3和电容100。另外，表示上述反转信号的高/低的电平的信号电平可通过任意决定了反转信号生成部31内的电源电压来任意决定。反转信号的定义也适用于以下所述的所有反转信号生成部。电容(第2电容)100是自举电容。电源包括高电源的VDD和低电源的VSS。晶体管(第1晶体管)1的漏极与VDD连接，栅极与漏极连接。晶体管1的源极与电容100的一方端子连接。晶体管(第2晶体管)2的漏极与VDD连接，栅极与晶体管1的源极连接。晶体管2的源极与晶体管(第3晶体管)3的漏极和电容100的另一方端子连接。晶体管3的源极与VSS连接，栅极与输入端子INB连接。晶体管2和晶体管3的连接点是反转信号生成部31的输出端子11。 

缓冲部(缓冲器部)32具备晶体管4～7和电容101、102。电容(第1电容)101是自举电容。缓冲部32具有低输出阻抗的输出部，是对从输入端子INB输入的信号实施阻抗变换的电路。电源包括高电源的VDD和低电源的VSS。晶体管4的漏极与VDD连接，栅极与反转信号生成部31的输出端子11连接。晶体管6的漏极与晶体管4的源极连接，栅极与输入端子INB连接。晶体管6的源极与VSS连接。晶体管5的漏极与VDD连接，栅极与晶体管4的源极连接，将其连接点设为点12。晶体管7的漏极与晶体管5的源极连接，栅极与输入端子INB连接。晶体管7的源极与VSS连接。电容101连接在晶体管4的源极与晶体管5的源极之间。晶体管5和晶体管7的连接点是缓冲部32的输出端子OUT。另外，电容102连接在输出端子OUT与VSS之间。 

在上述结构中，晶体管4和晶体管6相互串联连接，构成第1串联电路。另外，晶体管5和晶体管7相互串联连接，构成第2串联电路。 

上述电容100、101也可以由寄生电容构成，电容102也可以由寄生电容构成。 

在由寄生电容构成电容100、101的情况下，满足以下条件即可。 

在图1和图2中，由寄生电容构成电容101的情况下，设： 

Ca＝(晶体管4的寄生电容)+(晶体管6的寄生电容)+(晶体管5的栅极与晶体管4的源极和晶体管6的漏极之间的配线的电容)， 

Cg＝(晶体管5的导通电容(＝相对于源极/漏极的栅极电容))， 

V＝VDD-VSS：升压时的晶体管5的源极的电位变化量， 

ΔV＝(Cg/(Ca+Cg))×V：升压的点12的电压， 

则在设计缓冲部32时，设计为使： 

VDD-(晶体管4的阈值电压Vth+ΔV)＞VDD+(晶体管5的阈值电压)……(1)。 

在仅用Cg就满足式(1)的情况下，为了构成电容101，仅寄生电容就足够了，但是假如不满足时，为了构成电容101，只要设计为增加自举用电容来可靠地满足式(1)即可。 

另外，在图1中，由寄生电容构成电容100的情况下，设： 

Ca＝(晶体管1的寄生电容)+(晶体管2的栅极与晶体管1的源极之间的配线的电容)， 

Cg＝(晶体管2的导通电容(＝相对于源极/漏极的栅极电容))， 

V＝VDD-VSS：升压时的点11的电位变化量， 

ΔV＝(Cg/(Ca+Cg))×V：升压的点10的电压， 

则设计反转信号生成部31时，设计为使得： 

VDD-(晶体管1的阈值电压Vth+ΔV)＞VDD+(晶体管2的阈值电压)……(2)。 

在仅用Cg就满足式(2)的情况下，为了构成电容100，仅寄生电容就足够了，但是假如不满足时，为了构成电容101，只要设计为增加自举用电容来可靠地满足式(2)即可。 

另外，图2表示缓冲器22的结构。 

缓冲器22具备反转信号生成部33和缓冲部32。缓冲器22是具有1个输入端子INB的单相输入缓冲器，采用单极性沟道、在此是n沟道型晶体管来构成的。缓冲部32与缓冲器21的缓冲部32相同。 

反转信号生成部33具备晶体管A和电阻T。电源包括高电源的 VDD和低电源的VSS。电阻T是高电阻值的电阻，一端与VDD连接。晶体管(第4晶体管)A的漏极与电阻T的另一端连接，栅极与输入端子INB连接。晶体管A的源极与VSS连接。作为电阻T和晶体管A的连接点的点Z是反转信号生成部33的输出端子。 

然后，下面说明上述缓冲器21、22的各电路的动作。 

图3和图4表示缓冲器21的反转信号生成部31的动作。 

如图3所示，在输入端子INB输入输入信号的高侧的电压VDDA的情况下，设定成VDDA-VSS在晶体管3的阈值电压Vth以上，晶体管3成为导通状态。晶体管1的栅极被输入有VDD，设有电容100，因此当点11的电位下降时点10的电位也下降。当点10的电位成为VDD-晶体管1的阈值电压Vth以下时，晶体管1成为导通状态，因此从VDD向晶体管1流过漏极电流，点10的电位上升。其结果是，在点10的电位上升到VDD-晶体管1的阈值电压Vth的时刻，晶体管1成为截止状态。最终，点10的电位成为电位为VDD-晶体管1的阈值电压Vth。晶体管2的栅极被输入电位为VDD-晶体管1的阈值电压Vth，点11的电位为VSS，由此晶体管2成为导通状态。这样，晶体管2、3成为导通状态，因此产生通过晶体管2、3的直通电流。在此，只要晶体管2采用抑制驱动能力的结构，就能够抑制消耗电流。为了降低晶体管2的驱动能力，如图23所示，晶体管2也可以由晶体管2a和晶体管2b那样具有相同沟道极性的多个纵叠的晶体管、即级联连接的晶体管构成晶体管2，由此提高电流路径的电阻，抑制直通电流。在该情况下，如图23所示，将纵叠的各晶体管的栅极与点10连接即可。晶体管2a和晶体管2b构成第2晶体管群。 

如图4所示，在输入端子INB输入输入信号的低侧的电压VSS的情况下，晶体管3成为截止状态。点11的电位上升到VDD-晶体管2的阈值电压Vth。点10的电位成为VDD-晶体管1的阈值电压Vth，晶体管1成为截止状态。在该状态下当点11的电位上升时，电容100使点10的电位升压。因此，只要设计为使点10的电位由于升压而从VDD-晶体管1的阈值电压Vth成为VDD+晶体管2的阈值电压Vth以上，则点11的电位不从VDD降低阈值电压Vth的量而输出为VDD。 

图5和图6表示缓冲器22的反转信号生成部33的动作。 

如图5所示，在输入端子INB输入VDDA的情况下，晶体管A成为导通状态。因此，点Z的电位成为VSS。此时产生直通电流，但是设有高电阻值的电阻T，因此能够抑制直通电流。 

如图6所示，在输入端子INB输入VSS的情况下，晶体管A成为截止状态。由此，电流从电阻T通过点Z流向缓冲部32侧。该电流较小，因此点Z的电位成为VDD。 

这样，在反转信号生成部33中存在使用电阻T代替晶体管的部分，因此能够减小电路的布设面积。 

另外，图24表示缓冲器22a的结构。 

缓冲器22a具备反转信号生成部33a和缓冲部32。在反转信号生成部33a中，由晶体管(第5晶体管)Ta构成缓冲器22的反转信号生成部33的电阻T。晶体管Ta是n沟道型晶体管，漏极与VDD连接，并且源极与晶体管A的漏极即点Z连接。另外，晶体管Ta是栅极与漏极相互连接的连接成二极管的晶体管。缓冲部32与缓冲器21的缓冲部32相同。 

在反转信号生成部33a中，在晶体管Ta被连接成二极管从而产生直通电流，但是想抑制该直通电流的情况下，如图25所示，在晶体管Ta上纵叠即级联连接晶体管Tb等具有相同沟道极性的其它晶体管即可。纵叠的级数不限于上述的2级，一般可以是多级。在该情况下，晶体管Tb的栅极与晶体管Ta的栅极连接，被施加VDD。另外，晶体管Tb的漏极与晶体管Ta的源极连接，晶体管Tb的源极与晶体管A的漏极即点Z连接。晶体管Ta和晶体管Tb构成第5晶体管群。 

图26和图27表示具有图25的结构的反转信号生成部33a的动作。 

如图26所示，在输入端子INB输入VDDA的情况下，晶体管A成为导通状态。点Z的电位成为VSS。此时，电流路径中产生直通电流，但是，晶体管Ta和晶体管Tb是纵叠的，因此能够加大晶体管Ta和晶体管Tb的总路径的电阻，由此能够抑制直通电流。 

如图27所示，在输入端子INB输入VSS的情况下，晶体管A成 为截止状态。因此，流过晶体管Ta和晶体管Tb的电流从点Z流向缓冲部32侧。由此，点Z的电位成为VDD-阈值电压Vth而输出。后续的缓冲部的结构能够按照从该VDD降低阈值电压Vth的量的输出来设计。 

具备图24和图25的结构的反转信号生成部33a的缓冲器在反转信号生成部33a中具备连接成二极管的晶体管，因此不需要具备反转信号生成部31那样的电容，能够相应地减小布设面积。 

图7和图8表示缓冲器21、22的缓冲部32的动作。 

如图7所示，在输入端子INB输入VDDA的情况下，设定成VDDA-VSS在晶体管6、7的阈值电压Vth以上，晶体管6、7成为导通状态。晶体管4的栅极从反转信号生成部31或者33的点11或者Z输入VSS，因此晶体管4成为截止状态。因此，点12的电位成为VSS。晶体管5的栅极被输入VSS，因此晶体管5成为截止状态。其结果是，输出端子OUT输出VSS。 

如图8所示，在输入端子INB输入VSS的情况下，晶体管6、7成为截止状态。晶体管4的栅极从反转信号生成部31或者33的点11或者Z输入VDD，但是设定为VDD-VSS在晶体管4的阈值电压Vth以上，因此晶体管4成为导通状态。因此，点12的电位从VSS上升到VDD-晶体管4的阈值电压Vth。因此，晶体管5由于栅极被输入VDD-晶体管4的阈值电压Vth而成为导通状态。随之，输出端子OUT的电位慢慢上升到VDD-晶体管5的阈值电压Vth。当点12的电位上升到VDD-晶体管4的阈值电压Vth时，晶体管4成为截止状态。在该状态下当输出端子OUT的电位上升时，电容101使点12的电位升压。因此，只要设计为使点12的电位由于升压而从VDD-晶体管4的阈值电压Vth成为VDD+晶体管5的阈值电压Vth以上，则输出端子OUT输出没有降低阈值电压Vth的量的VDD。 

下面，图9表示缓冲部32的电容102的功能。 

在缓冲部32中，通过设置电容102来延迟晶体管5成为导通状态而输出端子OUT的电位从VSS上升到VDD的时间。由此，先将晶体管4置为导通状态，使点12的电位上升到VDD-晶体管4的阈值电压 Vth之后，晶体管4成为截止状态。当晶体管4成为截止状态为止，当由于晶体管5的导通状态导致输出端子OUT的电位接近VDD时，电容101无法使点12的电位充分升压。于是，有可能导致向输出端子OUT的输出从VDD降低阈值电压Vth的量，因此按上述方式设置电容102，为了使输出端子OUT的电位上升到VDD而花费时间，能够可靠地进行自举。 

下面，图10表示其它缓冲器23的结构。 

缓冲器23具备反转信号生成部31、反转信号生成部34以及缓冲部32。反转信号生成部31和缓冲部32与缓冲器21、22中说明了的或者本实施方式中叙述的其它结构相同。图1和图2中说明了的缓冲器21、22是将以VDDA/VSS电平输入了的输入信号进行电平移位而以VDD/VSS电平进行输出的缓冲器。但是，在用缓冲器21、22以高于VSS的VSSA输入了输入信号的情况下，晶体管3、6、7无法置为截止状态。与此相对，在缓冲器23中，利用反转信号生成部34将输入信号的VSSA电平移位到VSS。 

反转信号生成部(输入信号电平变换部)34具备晶体管(第1电平变换部晶体管)a、晶体管(第2电平变换部晶体管)b、晶体管(第3电平变换部晶体管)c、晶体管(第4电平变换部晶体管)d、晶体管(第5电平变换部晶体管)e、电容(第1电平变换部电容)103以及电容(第2电平变换部电容)104。电容103是自举电容。电源包括高电源的VDD和低电源的VSSA。晶体管a的漏极与VDD连接，栅极与漏极连接。晶体管a的源极与电容103的一方端子连接。晶体管b的漏极与VDD连接，栅极与晶体管a的源极连接。晶体管b的源极与晶体管c的漏极和电容103的另一方端子连接。晶体管c的源极与VSSA连接，栅极与输入端子IN连接。电容104的一方端子与作为晶体管b和晶体管c的连接点的点14连接。晶体管d的漏极与栅极和电容104的另一方端子连接，源极与VSSA连接。晶体管e的漏极与电容104的上述另一方端子连接，栅极与端子INIT连接。晶体管e的源极与VSSA连接。作为晶体管d、e和电容104的上述另一方端子的连接点的点15是反转信号生成部34的输出端子。 

图11～图13表示反转信号生成部34的动作。 

如图11所示，反转信号生成部34中有初始化过程，端子INIT输入VDDA。此时，晶体管e成为导通状态，点15的电位成为VSSA。因此，晶体管d在栅极上输入VSSA而成为截止状态。用虚线包围的电路是与反转信号生成部31相同的结构，不同的是在晶体管c的栅极上从输入端子INV输入SSA。 

如图12所示，接着，在端子INIT输入VSSA，将晶体管e设为截止状态。并且，在输入端子IN输入VDDA的情况下，进行与图3相同的动作。因此，点14的电位从VDD变为VSSA。由于该降压，由电容104使点15的电位也从VSSA降压。只要设计为使在点15降压后的电位低于VSS，就能够将图10的晶体管3、6、7可靠地设为截止状态。 

如图13所示，在与图12同样地对端子INIT输入VSSA的状态下，在输入端子IN输入VSSA的情况下，进行与图4相同的动作。因此，点14的电位从VSSA变为VDD。当点14的电位升压到VDD时，电容104使点15的电位也从VSSA升压。此时，当点15的电位成为VSSA+晶体管d的阈值电压Vth以上时，晶体管d成为导通状态，因此会控制为点15的电位不会变成VSSA+晶体管d的阈值电压Vth以上。因此，如图12所示，在输入端子IN输入VDDA的情况下，点15的电位由于电容104而降压，会可靠地降压到VSS以下。 

以上的缓冲器全部仅采用极性为n沟道型晶体管来构成，但是，如图14和图15所示，也能够仅采用p沟道型晶体管来构成。 

图14所示的缓冲器24具备反转信号生成部35和缓冲部36，是将缓冲器21的极性从n型反转为p型的缓冲器。带斜杠的各附图标记对应于缓冲器21的相同附图标记。电源包括高电源的VDDA和低电源的VSS。 

图15所示的缓冲器25具备反转信号生成部35、37和缓冲部36，是将缓冲器23的极性从n型反转为p型的缓冲器。带斜杠的各附图标记对应于缓冲器23的相同附图标记。电源在反转信号生成部35和缓冲部36中包括高电源VDD和低电源VSS，在反转信号生成部37中包 括高电源的VDDA和低电源的VSS。 

另外，不限于上述例子，所有的缓冲器都能够分别以n沟道型和p沟道型来实现。 

图16表示是输出具有相位相互反转的关系的2个信号作为缓冲器的输出的缓冲器26的结构。 

缓冲器26具有A系统的缓冲器(第1缓冲器)和B系统的缓冲器(第2缓冲器)的个2系统的缓冲器。A系统对从输入端子IN输入的信号进行电平移位来输出端子INB输出。B系统对从输入端子IN输入的信号进行电平移位来从输出端子IN输出。A系统和B系统两者基本上都采用缓冲器22的结构，在缓冲器22的对应附图标记之后对A系统附加A，对B系统附加B。其中，晶体管AB的栅极和晶体管6B的栅极与电阻TA和晶体管AA的连接点连接，晶体管7B的栅极与晶体管5A和晶体管7A的连接点连接。通过采用这样的结构，能够得到以下优点。 

即，晶体管7B需要以较大的驱动能力进行驱动，因此当要以驱动晶体管6B的信号SB进行驱动时，将TA设为高电阻来抑制直通电流，因此驱动能力不足。因此，用从晶体管5A和晶体管7A的连接点取出的驱动能力较大的信号SA来驱动晶体管7B。因此，能够快速地驱动需要较大的驱动能力的晶体管7B，能够将输出端子IN的电位快速地拉到VEE。 

另外，也能够构成将图16的缓冲器26进行改进所得的方式的缓冲器。 

如图28所示，在图16的缓冲器26的输入端子IN输入作为低侧的电压比VEE低的VSS的信号的该VSS的情况下，晶体管6A的栅极输被入VSS。另外，晶体管5A的栅极与电容101A的连接点20的电位由于作为自举电容的电容101A而升压，成为比VDD高的电位。因此，在晶体管6A的栅极/漏极间产生非常高的电压差VH，有时会超过晶体管的耐压。 

在这种电压差VH成为问题的情况下，构成图29所示的缓冲器27即可。缓冲器27是在缓冲器26中将晶体管6A的栅极不与输入端子 IN连接而是与电阻TB和晶体管AB的连接点ZB连接的缓冲器。由此，在输入端子IN输入VSS输入的情况下，晶体管AA成为截止状态，由此使电阻TA与晶体管AA的连接点ZA的电位成为VDD，因此晶体管AB成为导通状态，点ZB的电位成为VEE。因此，VEE＞VSS，因此在晶体管6A的栅极/漏极间会产生比电压差VH小的电压差VI，因此能够避免超过晶体管的耐压的问题。 

另外，在图16的缓冲器26中电压差VH成为问题的情况下，也可以构成图30所示的缓冲器28。缓冲器28是在缓冲器26中在晶体管6A的漏极与连接点20之间级联地插入晶体管8A所得的缓冲器。晶体管8A与其它晶体管的沟道极性相同。晶体管8A的栅极与VDD连接。 

由此，在输入端子IN输入VSS的情况下，连接点20的电位会比VDD高，而晶体管6A的漏极的电位会比VDD低。因此，在晶体管6A的栅极/漏极间会产生比VDD-VSS小的电压差VJ，能够避免超过晶体管的耐压的问题。 

本发明不限于上述实施方式，可在权利要求给出的范围内进行各种变更。即，将在权利要求给出的范围内适当地改变后的技术方案进行组合所获得的实施方式也包含在本发明的技术范围中。例如也可以适用于EL显示装置。 

如上所述，本发明的缓冲器是对输入信号进行阻抗变换来输出输出信号的缓冲器，具备：缓冲器部，其具有包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管的第1串联电路、包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管的第2串联电路以及设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间的第1电容；和反转信号生成部，其构成为作为晶体管仅包含n沟道型沟道极性的晶体管，生成具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号的反转信号，上述输入信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极， 由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

另外，如上所述，本发明的缓冲器是对输入信号进行阻抗变换来输出输出信号的缓冲器，具备：缓冲器部，其具有包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管的第1串联电路、包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管的第2串联电路以及设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间的第1电容；和反转信号生成部，其构成为作为晶体管仅包含p沟道型沟道极性的晶体管，生成具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号的反转信号，上述输入信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号。 

通过如上说明，具有以下效果：能够实现包括单极性沟道晶体管、能够抑制消耗电流并且加大负载的驱动能力的单相输入的缓冲器。 

本说明书中说明的具体实施方式或实施例归根到底是为了明确本发明的技术内容，不应当仅限于这样的具体例而狭义地解释，而是可以在本发明的精神和所记载的权利要求的范围内进行各种变更来实施。 

工业上的可利用性

本发明特别适用于液晶显示装置。 

Claims (19)

1.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备第4晶体管和电阻，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述电阻相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述电阻的上述第4晶体管侧的相反侧的一端与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述电阻的连接点输出上述反转信号。

2.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备第4晶体管和栅极与漏极相互连接的第5晶体管，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述第5晶体管相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述第5晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述第5晶体管的连接点输出上述反转信号。

3.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备：

第4晶体管；和

第5晶体管群，其相对于栅极与漏极相互连接的连接成二极管的晶体管，由其它1个以上的晶体管与上述连接成二极管的晶体管的源极侧级联连接而成，

上述其它1个以上的晶体管的各栅极与上述连接成二极管的晶体管的栅极连接，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述第5晶体管群在上述第5晶体管群的成为源极的一侧的一端相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述连接成二极管的晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述第5晶体管群的连接点输出上述反转信号。

4.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备第4晶体管和电阻，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述电阻相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述电阻的上述第4晶体管侧的相反侧的一端与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述电阻的连接点输出上述反转信号。

5.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备第4晶体管和栅极与漏极相互连接的第5晶体管，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述第5晶体管相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述第5晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述第5晶体管的连接点输出上述反转信号。

6.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；和

反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

上述输入信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述反转信号生成部具备：

第4晶体管；和

第5晶体管群，其相对于栅极与漏极相互连接的连接成二极管的晶体管，由其它1个以上的晶体管与上述连接成二极管的晶体管的源极侧级联连接而成，

上述其它1个以上的晶体管的各栅极与上述连接成二极管的晶体管的栅极连接，

上述第4晶体管的栅极被输入上述输入信号，

上述第4晶体管和上述第5晶体管群在上述第5晶体管群的成为源极的一侧的一端相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述连接成二极管的晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

从上述第4晶体管和上述第5晶体管群的连接点输出上述反转信号。

7.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，所述第1串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的n沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；

输入信号电平变换部，其构成为仅包含n沟道型沟道极性的晶体管作为晶体管，输出将上述输入信号进行电平变换得到的信号即电平变换信号；以及

反转信号生成部，其构成为所包含的晶体管仅为包含n沟道型沟道极性的晶体管，被输入由上述输入信号电平变换部生成的上述电平变换信号，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

由上述输入信号电平变换部生成的上述电平变换信号还输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极和上述第2串联电路的上述低电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述输入信号电平变换部具备：分别包括晶体管的第1电平变换部晶体管、第2电平变换部晶体管、第3电平变换部晶体管、第4电平变换部晶体管以及第5电平变换部晶体管；和包括电容的第1电平变换部电容和第2电平变换部电容，

上述第2电平变换部晶体管与上述第3电平变换部晶体管串联连接，

上述第1电平变换部晶体管的栅极与漏极相互连接，

上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管的栅极连接，

上述第1电平变换部电容连接在上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点之间，

上述第2电平变换部电容的一端与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点连接，

上述第4电平变换部晶体管的漏极和栅极与上述第2电平变换部电容的另一端连接，

上述第5电平变换部晶体管的漏极与上述第2电平变换部电容的另一端连接，

上述第1电平变换部晶体管的漏极和上述第2电平变换部晶体管的漏极与上述反转信号生成部的高电源和低电源中的一方连接，

上述第3电平变换部晶体管的源极、上述第4电平变换部晶体管的源极以及上述第5电平变换部晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第3电平变换部晶体管的栅极被输入上述输入信号，

上述第5电平变换部晶体管的栅极能够输入将上述第5电平变换部晶体管在导通状态和截止状态之间进行切换的信号，

从上述第2电平变换部电容的另一端输出上述电平变换信号。

8.一种缓冲器，对输入信号进行阻抗变换来输出输出信号，其特征在于：

具备：

缓冲器部，其具有第1串联电路、第2串联电路以及第1电容，其中，所述第1串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第2串联电路包括在高电源与低电源之间相互串联连接的p沟道型沟道极性的2个晶体管，所述第1电容设置在上述第1串联电路的上述2个晶体管彼此的连接点与上述第2串联电路的上述2个晶体管彼此的连接点之间；

输入信号电平变换部，其构成为仅包含p沟道型沟道极性的晶体管作为晶体管，输出将上述输入信号进行电平变换得到的信号即电平变换信号；以及

反转信号生成部，其构成为所包含的晶体管仅为包含p沟道型沟道极性的晶体管，被输入由上述输入信号电平变换部生成的上述电平变换信号，生成反转信号，所述反转信号具有与上述输入信号的极性相反的极性并且是任意决定了信号电平的信号，

由上述输入信号电平变换部生成的上述电平变换信号还输入到上述第1串联电路的上述高电源侧的上述晶体管的栅极和上述第2串联电路的上述高电源侧的上述晶体管的栅极，

由上述反转信号生成部生成的上述反转信号输入到上述第1串联电路的上述低电源侧的上述晶体管的栅极，

从上述第2串联电路的上述2个晶体管彼此的连接点输出上述输出信号，

上述输入信号电平变换部具备：分别包括晶体管的第1电平变换部晶体管、第2电平变换部晶体管、第3电平变换部晶体管、第4电平变换部晶体管以及第5电平变换部晶体管；和包括电容的第1电平变换部电容和第2电平变换部电容，

上述第2电平变换部晶体管与上述第3电平变换部晶体管串联连接，

上述第1电平变换部晶体管的栅极与漏极相互连接，

上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管的栅极连接，

上述第1电平变换部电容连接在上述第1电平变换部晶体管的源极与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点之间，

上述第2电平变换部电容的一端与上述第2电平变换部晶体管和上述第3电平变换部晶体管的连接点连接，

上述第4电平变换部晶体管的漏极和栅极与上述第2电平变换部电容的另一端连接，

上述第5电平变换部晶体管的漏极与上述第2电平变换部电容的另一端连接，

上述第1电平变换部晶体管的漏极和上述第2电平变换部晶体管的漏极与上述反转信号生成部的高电源和低电源中的一方连接，

上述第3电平变换部晶体管的源极、上述第4电平变换部晶体管的源极以及上述第5电平变换部晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第3电平变换部晶体管的栅极被输入上述输入信号，

上述第5电平变换部晶体管的栅极能够输入将上述第5电平变换部晶体管在导通状态和截止状态之间进行切换的信号，

从上述第2电平变换部电容的另一端输出上述电平变换信号。

9.根据权利要求7或8所述的缓冲器，其特征在于：

上述反转信号生成部具备第1晶体管、第2晶体管、第3晶体管以及第2电容，

上述第2晶体管与上述第3晶体管串联连接，

上述第1晶体管的栅极与漏极相互连接，

上述第1晶体管的源极与上述第2晶体管的栅极连接，

上述第2电容连接在上述第1晶体管的源极与上述第2晶体管和上述第3晶体管的连接点之间，

上述第1晶体管的漏极和上述第2晶体管的漏极与上述反转信号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第3晶体管的栅极被输入上述电平变换信号，

从上述第2晶体管和上述第3晶体管的连接点输出上述反转信号。

10.根据权利要求7或8所述的缓冲器，其特征在于：

上述反转信号生成部具备第1晶体管、第2晶体管群、第3晶体管以及第2电容，

上述第2晶体管群包括多个级联连接的晶体管，并且与上述第3晶体管串联连接，

上述第1晶体管的栅极与漏极相互连接，

上述第1晶体管的源极与上述第2晶体管群的各晶体管的栅极连接，

上述第2电容连接在上述第1晶体管的源极与上述第2晶体管群和上述第3晶体管的连接点之间，

上述第1晶体管的漏极和上述第2晶体管群的成为漏极的一侧的一端与上述反转信号生成部的高电源和低电源中的一方连接，上述第3晶体管的源极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第3晶体管的栅极被输入上述电平变换信号，

从上述第2晶体管群和上述第3晶体管的连接点输出上述反转信号。

11.根据权利要求7或8所述的缓冲器，其特征在于：

上述反转信号生成部具备第4晶体管和电阻，

上述第4晶体管与上述电阻相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述电阻的上述第4晶体管侧的相反侧的一端与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第4晶体管的栅极被输入上述电平变换信号，

从上述第4晶体管和上述电阻的连接点输出上述反转信号。

12.根据权利要求7或8所述的缓冲器，其特征在于：

上述反转信号生成部具备第4晶体管和栅极与漏极相互连接的第5晶体管，

上述第4晶体管与上述第5晶体管相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述第5晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第4晶体管的栅极被输入上述电平变换信号，

从上述第4晶体管和上述第5晶体管的连接点输出上述反转信号。

13.根据权利要求7或8所述的缓冲器，其特征在于：

上述反转信号生成部具备：

第4晶体管；和

第5晶体管群，其相对于栅极与漏极相互连接的连接成二极管的晶体管，由其它1个以上的晶体管与上述连接成二极管的晶体管的源极侧级联连接而成，

上述其它1个以上的晶体管的各栅极与上述连接成二极管的晶体管的栅极连接，

上述第4晶体管和上述第5晶体管群在上述第5晶体管群的成为源极的一侧的一端相互串联连接，

上述第4晶体管的源极与上述反转信号生成部的高电源和低电源中的一方连接，上述连接成二极管的晶体管的漏极与上述反转信号生成部的高电源和低电源中的另一方连接，

上述第4晶体管的栅极被输入上述电平变换信号，

从上述第4晶体管和上述第5晶体管群的连接点输出上述反转信号。

14.根据权利要求7或8所述的缓冲器，其特征在于：

第3电容与上述第2串联电路的上述2个晶体管彼此的连接点连接。

15.一种显示装置，其特征在于：

具备权利要求1～14中的任一项所述的缓冲器。

16.根据权利要求15所述的显示装置，其特征在于：

源极驱动器的输出电路具备上述缓冲器。

17.根据权利要求15或16所述的显示装置，其特征在于：

栅极驱动器的输出电路具备上述缓冲器。

18.根据权利要求15或16所述的显示装置，其特征在于：

生成提供给源极驱动器和栅极驱动器的信号的电路中所包含的逆变器具备上述缓冲器。

19.根据权利要求15或16所述的显示装置，其特征在于：

生成提供给源极驱动器和栅极驱动器供给的信号的电路中所包含的电平移位电路具备上述缓冲器。

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