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CN101739117B - 半导体集成电路器件 - Google Patents

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CN101739117B CN200910222437.9A CN200910222437A CN101739117B CN 101739117 B CN101739117 B CN 101739117B CN 200910222437 A CN200910222437 A CN 200910222437A CN 101739117 B CN101739117 B CN 101739117B
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Abstract

本发明提供一种半导体集成电路器件。本发明涉及在无需大大增加低功率消耗结构中的电路布局面积的情况下执行精细低电压控制。在将一区域转变到低速模式的情况中，系统控制器分别将请求信号和使能信号输出到功率开关控制器和低功率驱动电路，以关断功率开关并且执行控制使得虚拟参考电势的电压电平变成约0.2V至约0.3V。该区域在电源电压与虚拟参考电势之间的电压下操作，从而将它控制在低速模式中。

Description

半导体集成电路器件
相关申请的交叉引用
于2008年11月14日提交的第2008-291929号日本专利申请的公开内容，包括说明书、说明书附图和说明书摘要，通过整体引用而结合于此。
技术领域
本发明涉及一种用于降低半导体集成电路器件的功率消耗的技术，并且更具体地涉及一种有效用于高精度地减少如下半导体集成电路器件中的功率消耗的技术，该半导体集成电路器件具有其中执行低功率消耗控制的多个电源区域。
背景技术
近年来，对于更低功率消耗的需求与日俱增。作为一种用于减少功率消耗的技术，例如已知一种划分芯功率区域(core powerregion)(例如按照逻辑块)、按照划分的区域来控制电源的通/断状态并且在低速操作等情况下控制电源电压VDD以减少功率消耗的技术。
在该消耗功率减少技术中，例如半导体集成电路器件的操作状态取决于软件的控制，而芯功率区域上的通/断控制由对半导体集成电路器件执行控制的系统控制器等控制。待控制的电源电压是从半导体集成电路器件以外供应的。
在一种减少这一类半导体集成电路器件中的功率消耗的技术中，例如使用如下基本单元，在该基本单元中在横向方向上提供的两个低阈值p沟道MOS晶体管和在横向方向上提供的两个低阈值n沟道MOS晶体管布置于竖直方向上，高阈值p沟道MOS晶体管布置于与p沟道MOS晶体管相邻的上侧上，而高阈值n沟道MOS晶体管布置于与低阈值n沟道MOS晶体管相邻的下侧上(例如，参见专利文献1(日本专利待审公开第10(1998)-125878号)。
发明内容
然而，本发明的发明人已经发现用于减少半导体集成电路器件中的功率消耗的技术中的以下问题。
由于向芯供应的电源电压根据所需操作速度等而互不相同，所以在低速操作模式中希望供应多个电压电平的电源电压。在这一情况中，不同电源电压需要用于供应电源电压的多个电源线，从而布局面积增加。另外，布线网络中的电阻变高，并且有可能出现电源电压降等。
本发明的一个目的在于提供一种能够在无需大大增加用于减少功率消耗的结构中的电路布局面积的情况下执行精细低电压控制的技术。
本发明的上述和其它目的及新颖特征将从说明书和附图的描述中变得清楚。
在本申请中公开的有代表性的发明的概况将简述如下。
作为本发明一个实施例的一种半导体集成电路器件包括：第一功率线，电源电压供应到该第一功率线；第二功率线，参考电压供应到该第二功率线；第三功率线，参考电势供应到该第三功率线；功率区域，耦合于第一功率线与第二功率线之间并且控制在不同的低功率消耗模式中；参考电压调节器，用于基于控制信号将参考电压供应到第二功率线；功率开关控制单元，耦合于第二功率线与第三功率线之间并且根据控制信号使第二功率线和第三功率线导通或者非导通；以及功率消耗控制单元，用于确定功率区域中每一个的操作状态并且控制参考电压调节器和功率开关控制单元。在作为低功率消耗模式之一的低速模式中，功率消耗控制单元控制使得参考电压调节器将参考电压供应到第二功率线，并且控制使得功率开关控制单元使第二功率线和第三功率线非导通以使在低速模式中的任意功率区域在供应到第一功率线的电源电压与供应到第二功率线的参考电压之间操作。在作为低功率消耗模式之一的待命模式中，功率消耗控制单元控制使得停止参考电压调节器的操作，并且控制使得功率开关控制单元使第二功率线和第三功率线非导通，以中断向在待命模式中的任意功率区域供应电源电压。在正常操作模式中，功率消耗控制单元停止参考电压调节器的操作，控制使得功率开关控制单元使第二功率线和第三功率线非导通，并且使在正常操作模式中的任意功率区域在供应到第一功率线的电源电压与供应到第三功率线的参考电势之间操作。
作为本发明另一实施例的一种半导体集成电路器件包括：第一功率线，电源电压供应到该第一功率线；第二功率线，参考电压供应到该第二功率线；第三功率线，参考电势供应到该第三功率线；功率区域，耦合于第一功率线与第二功率线之间并且控制在不同的低功率消耗模式中；参考电压调节器，用于基于控制信号将参考电压供应到第二功率线；功率开关控制单元，耦合于第二功率线与第三功率线之间，并且根据控制信号使第二功率线和第三功率线导通或者非导通或者设置参考电压；以及功率消耗控制单元，用于确定功率区域中每一个的操作状态，并且控制参考电压调节器和功率开关控制单元。在作为低功率消耗模式之一的低速模式中，功率消耗控制单元控制使得参考电压调节器控制功率开关的栅极以将参考电压供应到第二功率线，控制使得功率开关控制单元使第二功率线和第三功率线非导通，使在低速模式中的任意功率区域在供应到第一功率线的电源电压与供应到第二功率线的参考电压之间操作。在作为低功率消耗模式之一的待命模式中，功率消耗控制单元控制使得停止参考电压调节器的操作，控制使得功率开关控制单元使第二功率线和第三功率线非导通，并且中断向在待命模式中的任意功率区域供应电源电压。在正常操作模式中，功率消耗控制单元停止参考电压调节器的操作，控制使得功率开关控制单元使第二功率线和第三功率线导通，并且使在正常操作模式中的任意功率区域在供应到第一功率线的电源电压与供应到第三功率线的参考电势之间操作。
作为本发明又一实施例的一种半导体集成电路器件包括：第一功率线，电源电压供应到该第一功率线；第二功率线，参考电压供应到该第二功率线；第三功率线，参考电势供应到该第三功率线；功率区域，耦合于第一功率线与第二功率线之间并且控制在不同的低功率消耗模式中；功率开关控制单元，耦合于第二功率线与第三功率线之间并且根据控制信号使第二功率线和第三功率线导通或者非导通；以及功率消耗控制单元，用于确定功率区域中每一个的操作状态，并且控制功率开关控制单元以及从外部耦合的并且基于控制信号将参考电压供应到第二功率线的参考电压调节器。在作为低功率消耗模式之一的低速模式中，功率消耗控制单元控制使得参考电压调节器控制功率开关的栅极，控制将参考电压供应到第二功率线，控制使得功率开关控制单元使第二功率线和第三功率线非导通，并且使在低速模式中操作的任意功率区域在供应到第一功率线的电源电压与供应到第二功率线的参考电压之间操作。在作为低功率消耗模式之一的待命模式中，功率消耗控制单元控制使得停止参考电压调节器的操作，控制使得功率开关控制单元使第二功率线和第三功率线非导通，并且中断向在待命模式中的任意功率区域供应电源电压。在正常操作模式中，功率消耗控制单元停止参考电压调节器的操作，控制使得功率开关控制单元使第二功率线和第三功率线导通，并且使在正常操作模式中的任意功率区域在供应到第一功率线的电源电压与供应到第三功率线的参考电势之间操作。
将简述本中请中的其它发明的概况。
在根据本发明的任一半导体集成电路器件中，功率开关控制单元包括由耦合于第二功率线与第三功率线之间的多个晶体管制成的开关单元以及用于控制开关单元的操作的开关控制单元。开关控制单元包括：逻辑单元，用于基于从功率消耗控制单元输出的控制信号来生成开关控制信号；以及反相器单元，用于基于从逻辑单元输出的开关控制信号来生成用于控制开关单元的操作的驱动控制信号。反相器单元包括由P沟道MOS制成的用于驱动高功率的第一晶体管、由P沟道MOS制成的用于驱动低功率的第二晶体管以及由N沟道MOS制成的第三晶体管，并联耦合的第一晶体管和第二晶体管串联耦合到第三晶体管。当功率消耗控制单元输出用于将模式从待命模式重置成正常操作模式的控制信号时，逻辑单元执行控制以驱动第二晶体管持续任意时段并且此后驱动第一晶体管。
在根据本发明的任一半导体集成电路器件中，半导体集成电路器件具有其中安装有至少两个半导体芯片的系统级封装配置，并且参考电压调节器由单个半导体芯片配置。
另外，在根据本发明的任一半导体集成电路器件中，参考电压调节器生成的参考电压经由在半导体芯片之外形成的功率总线供应到第二功率线。
在本申请中公开的发明中的有代表性的发明获得的效果将简述如下。
(1)可以在功率区域单元基础上执行高精度低功率消耗控制。
(2)可以速度更高地执行从功率区域中的低速模式到正常操作模式的重置。
(3)根据上述(1)和(2)这两点，可以实现功率消耗的最优减少而不降低半导体集成电路器件中的性能。
附图说明
图1是示出了根据本发明第一实施例的半导体集成电路器件的配置例子的说明图。
图2是示出了图1的半导体集成电路器件的芯片布局例子的布局图。
图3A至图3D是示出了为图1的半导体集成电路器件提供的低功率驱动电路中的布局例子的说明图。
图4是示出了为图1的半导体集成电路器件提供的功率开关控制器的配置的说明图。
图5是示出了为图1的半导体集成电路器件提供的功率开关控制器和低功率驱动电路对虚拟参考电势的电压控制例子的说明图。
图6是示出了根据本发明第一实施例的功率开关控制器的另一配置例子的说明图。
图7是示出了为图1的半导体集成电路器件提供的功率关闭控制单元的操作例子的时序图。
图8是示出了根据本发明第二实施例的半导体集成电路器件的配置例子的说明图。
图9是示出了安装图8的半导体集成电路器件和低功率驱动电路的图像例子的说明图。
图10是根据本发明第三实施例的半导体集成电路器件的顶视图。
图11是沿着图10的A-B取得的横截面。
图12是示出了为图10的半导体集成电路器件提供的半导体芯片例子的横截面。
图13是根据本发明第四实施例的半导体集成电路器件的顶视图。
图14是沿着图13的线A-B取得的横截面。
图15是示出了根据本发明第五实施例的半导体集成电路器件的配置例子的顶视图。
图16是示出了根据本发明第五实施例的半导体集成电路器件的另一配置例子的说明图。
图17是示出了根据本发明第六实施例的半导体集成电路器件的配置例子的说明图。
图18是示出了根据本发明第七实施例的半导体集成电路器件的配置例子的说明图。
图19是示出了用于为根据本发明第八实施例的半导体器件提供的半导体芯片的虚拟参考电势的功率馈线例子的说明图。
图20是示出了为根据本发明第九实施例的半导体集成电路器件提供的外引线的形成例子的说明图。
图21是根据本发明第九实施例的半导体集成电路器件的横截面。
图22是示出了为根据本发明第十实施例的半导体集成电路器件提供的虚拟参考电势总线例子的说明图。
具体实施方式
1.实施例概述
下文将具体描述本发明的实施例。在用于说明实施例的所有图中，作为规则，将相同标号指定给相同构件并且将不给出它们的重复说明。
第一实施例
图1是示出了根据本发明第一实施例的半导体集成电路器件的配置例子的说明图。图2是示出了图1的半导体集成电路器件的芯片布局例子的布局图。图3A至图3D是示出了为图1的半导体集成电路器件提供的低功率驱动电路中的布局例子的说明图。图4是示出了为图1的半导体集成电路器件提供的功率开关控制器的配置的说明图。图5是示出了为图1的半导体集成电路器件提供的功率开关控制器和低功率驱动电路对虚拟参考电势的电压控制例子的说明图。图6是示出了根据本发明第一实施例的功率开关控制器的另一配置例子的说明图。图7是示出了为图1的半导体集成电路器件提供的功率关闭控制单元的操作例子的时序图。
在第一实施例中，半导体集成电路器件1如图1中所示包括作为电源区域的区域21至25、不确定性传播防止电路3至5、功率开关控制器6至8、低功率驱动电路9和10、功率开关11至13以及系统控制器14。
区域21至25例如是视功能块而定的区域，例如，区域21至23由CPU(中央处理单元)、DSP(数字信号处理器)、RAM(随机存取存储器)等组成。区域24例如是时钟系统的逻辑电路区域，而区域25由模拟电路等配置。区域24和25是其中没有执行低功率消耗控制并且被持续供应电源电压的区域。
区域21和22经由不确定性传播防止电路3相互耦合，区域22和23经由不确定性防止电路4相互耦合，而区域23和24经由不确定性防止电路5相互耦合。电源电压VDD耦合到区域21至24以便供应该电源电压。区域25耦合于模拟电源电压VCCA与模拟参考电势VSSA之间。
功率关闭控制单元PC由用于执行功率开关控制的功率开关控制器6至8、作为参考电压调节器的低功率驱动电路9和10、用于执行功率开关控制的功率开关11至13以及作为功率消耗控制单元的系统控制器14配置。
功率开关11耦合于区域21与参考电势VSS之间，功率开关12耦合于区域22与参考电势VSS之间，而功率开关13耦合于区域23与参考电势VSS之间。
另外，低功率驱动电路9耦合到功率开关11与区域21之间的耦合部分，而耦合点变成虚拟参考电势VSSM1。低功率驱动电路10耦合到功率开关12与区域22之间的耦合部分，而耦合点变成虚拟参考电势VSSM2。
低功率驱动电路9基于从系统控制器14输出的使能信号EN1来控制虚拟参考电势VSSM1的电压电平。低功率驱动电路10基于从系统控制器14输出的使能信号EN2来控制虚拟参考电势VSSM2的电压电平。
例如通过并联耦合多个N沟道MOS(金属氧化物半导体)晶体管来配置各功率开关11至13。功率开关控制器6控制功率开关11的通(导通)/断(非导通)操作。功率开关控制器7控制功率开关12的通/断操作，而功率开关控制器8控制功率开关13的通/断操作。
系统控制器14耦合到功率开关控制器6至8以及低功率驱动电路9和10。功率开关控制器6至8以及低功率驱动电路9和10基于系统控制器14的控制来操作。系统控制器14控制半导体集成电路器件1的操作。
在半导体集成电路器件1中，通过接通/关断在区域21至23与参考电势VSS之间提供的功率开关11至13来执行内部功率关闭，由此在待命模式中减少泄漏电流(亚阈值泄漏、栅极隧道泄漏、GIDL(栅致漏极泄漏)等)。
在接收到从系统控制器14输出的请求信号REQ时，功率开关控制器6至8对功率开关执行通/断控制。在完成控制过程时，功率开关控制器6至8将功率恢复完成信号ack输出到系统控制器14。
按照需要，电平移位器插入于系统控制器14与功率开关控制器6至8之间。电平移位器执行电源电压VCC到电源电压VDD的转换。
当在低功率消耗控制之下实现功率关闭时，来自断电区域的所有输出信号变得不确定。因而，按照来自系统控制器14的控制信号，在不确定性传播防止电路3至5中固定信号电平以防止由于对通电区域的不确定性传播造成的错误操作。
如上所述，按照功能块(区域21至23)执行半导体集成电路器件1的功率关闭，并且通过与系统控制器14的信号交换(handshake)来实现电源关闭/恢复。
另外，虚拟参考电势VSSM1和VSSM2的电压电平分别由低功率驱动电路9和10控制，从而虚拟参考电势视半导体集成电路器件1的操作模式而定的电压电平由系统控制器14的指令控制。
例如，在正常操作模式中高速使用CPU、DSP等。在转变到待命模式或者低速模式的情况中，变成参考电压的任意电压由低功率驱动电路9和10施加到虚拟参考电势VSSM1和VSSM2。
由于在从其中功率由功率开关关闭的待命模式转变到高速模式时的恢复过程需要一段进程时间，所以另外将低功率驱动电路应用到希望迅速恢复到高速操作的区域也是有效的。
图2是示出了图1的半导体集成电路器件中的芯片布局例子的布局图。
在图2中，区域23布置于半导体芯片26中的左上部分中，而区域22布置于半导体芯片26中的右上部分中。在区域23与22之间布置不确定性传播防止电路5。
不确定性传播防止电路3布置于区域22之下，而区域21布置于不确定性传播防止电路3之下。区域24布置于区域23之下，而区域25布置于区域24之下。不确定性传播防止电路5布置于区域24与21之间。
功率开关13布置于区域23的两侧上，而功率开关12布置于区域22的两侧上。功率开关11布置于区域21的两侧上。
系统控制器14布置于区域24的上部中，而功率开关控制器6至8布置于系统控制器14中。
低功率驱动电路10布置于在区域23的右侧上布置的功率开关13之下，而低功率驱动电路9布置于在区域21的左侧上布置的功率开关13之上。
图3A至图3D是图示了低功率驱动电路9(10)中的布局例子的说明图。
低功率驱动电路9(10)的布局不限于图2中所示布局。例如，低功率驱动电路9(10)可以如图3A中所示布置于区域21(23)上或者区域21(23)上和下，或者如图3B中所示布置于在区域21(23)的两侧上布置的功率开关11(13)的两侧上。
另外，低功率驱动电路9(10)可以如图3C中所示布置于区域21(23)的四个拐角处，或者如图3D中所示布置于在区域21(23)的两侧上布置的功率开关11(13)的布局区域中。
在如图3C中所示在区域21(23)的四个拐角布置低功率驱动电路9(10)的情况中，可以驱动四个低功率驱动电路9(10)，或者可以根据低功率驱动电路9(10)的能力驱动四个低功率驱动电路9(10)中的任意一个或者多个低功率驱动电路。
将参照图4描述功率开关控制器6的配置。
如图中所示，功率开关控制器6包括逻辑单元15和晶体管16至18。逻辑单元15基于系统控制器14的请求信号REQ来控制晶体管16至18的操作。
晶体管16和17由P沟道MOS制成。作为第一晶体管的晶体管16是用于大驱动电流的晶体管。作为第二晶体管的晶体管17是用于小驱动电流的晶体管。晶体管18由N沟道MOS制成。
电源电压VCC供应到各晶体管16和17的耦合部分之一。晶体管18的连接部分之一耦合到各晶体管16和17的另一耦合部分。参考电势VSS供应到晶体管18的另一耦合部分。
晶体管16至18具有反相器配置。晶体管16和17与晶体管18之间的耦合部分是输出部分。栅极信号GATE从该输出部分输出到功率开关11。
监视信号MONI供应到逻辑单元15。监视信号MONI是如下晶体管(图2中的节点“a”)的栅极电势监视信号，该晶体管作为功率开关11的与功率开关控制器6最远的部件。
逻辑电路15实现响应于监视信号MONI来监视功率开关11的栅极电势。在恢复功率时，逻辑单元15通过驱动用于驱动小电流的晶体管17来抑制浪涌电流(由于累积nF量级的电荷，所以大电流在虚拟参考电势VSSM与参考电势VSS之间流动)并且此后切换成接通用于驱动大电流的晶体管16。此后，逻辑单元15检测监视信号MONI的电势(例如电源电压VCC×功率的约90％)并且将功率恢复完成信号ack(例如有效高)输出到系统控制器14。
参照图4，已经描述功率开关控制器6的配置。功率开关控制器7和8具有类似配置。
图5是示出了控制虚拟参考电势VSSM的电压的例子的说明图。
该图示出了关注半导体集成电路器件1中的区域21、功率开关控制器6、低功率驱动电路9和功率开关单元11(图1)的例子。区域23、功率开关控制器8、低功率驱动电路10和功率开关单元13中的操作也与上述类似。
低功率驱动电路9包括调节器，该调节器包括运算放大器19以及晶体管20和21。运算放大器19的负(-)侧输入端子耦合到由p沟道MOS制成的晶体管20的输入部分之一，而参考电势Vref供应到运算放大器9的正(+)侧输入端子。
来自系统控制器14的使能信号EN1输入到晶体管20的栅极，而由N沟道MOS制成的晶体管21的耦合部分之一耦合到晶体管20的另一耦合部分。
运算放大器19的输出部分耦合到晶体管21的栅极，而参考电势VSS耦合到晶体管21的另一连接部分。在晶体管20和21的连接部分中获得虚拟参考电势VSSM1。
区域21和配置功率开关11的多个晶体管Tsw中的各晶体管的连接部分之一耦合到虚拟参考电势VSSM1。参考电势VSS耦合到各晶体管Tsw的另一连接部分。从功率开关控制器6输出的栅极信号GATE供应到晶体管Tsw的栅极。
在图5中，当使能信号EN1处于低电平时，功率开关控制器6输出低电平信号(断电操作)。虚拟参考电势VSSM1的电压电平由运算放大器19控制成例如约0.2V至0.3V的低电压。区域21被控制在低速模式(低功率消耗模式)中。
当使能信号EN1变成高电平信号时，虚拟参考电势VSSM1变成开路，从功率开关控制器6输出的栅极信号GATE变成高电平信号(＝电源电压VCC)，而虚拟参考电势VSSM1被控制成低电平信号(＝参考电势VSS)。
如上所述，在正常操作模式中，功率关闭控制单元PC使功率开关11导通并且将虚拟参考电势VSSM1的电压电平设置成参考电势VSS。在低速模式中，功率关闭控制单元PC使功率开关11导通并且将虚拟参考电势VSSM1设置成低电压电平(约0.2V至0.3V)。
在待命模式中，功率关闭控制单元PC使功率开关11非导通并且将虚拟参考电势VSSM1的电压电平设置成悬浮状态。
通常，从待命模式恢复到正常操作模式需要微秒量级的时间。在低速模式中，通过将低电压施加到虚拟参考电势VSSM1，将电源电势降低到某一程度，由此实现与从待命模式恢复到正常操作模式相比大大缩短电源电压VDD电平所需要的时间。因此，可以时间更短地恢复到正常操作模式。
例如，通过将电源电压VDD从约1.2V降低到约1.0V，电源电流IDD可以比电源电流IDD∝(栅极-源极电压-阈值电压Vth)减少40％至50％(饱和区域)。
当电源电势降低时，时钟信号的频率变低而操作速度也降低。由于它通过功率消耗P∝V2(电源电压)×f(时钟频率)来表达，所以可以降低在进入低速模式的区域中作为逻辑部件的CMOS等中的贯通电流(passing-through current)，从而可以减少功率消耗。
虽然已经参照图5描述了个别地驱动功率开关11和虚拟参考电势VSSM1的情况，但是例如如图6中所示，可以用混合方式驱动功率开关11和虚拟参考电势VSSM1。
在这一情况下，功率开关控制器6具有例如与采取对策应对浪涌电流的图4中所示配置相似的配置。功率开关控制器6设置有作为低功率驱动电路9的运算放大器。
在运算放大器的负(-)侧输入端子获得虚拟参考电势VSSM1，而参考电压Vref输入到运算放大器的正(+)侧输入端子。功率开关控制器6的逻辑单元15耦合到运算放大器的输出部分。
运算放大器19的输出部分耦合到(虽然未示出)作为功率开关11的部件的晶体管的栅极、各晶体管16和17的另一耦合部分以及晶体管18的耦合部分之一。
在图6中，例如当功率开关控制器6的栅极信号GATE处于低电平(断电操作)时，低功率驱动电路10变成激活。当使能信号EN1变成低电平时，虚拟参考电势VSSM1的电平变成低电压(约0.2V至0.3V)，而区域21中的操作被设置成低速(低速模式)。当使能信号EN1变成高电平时，虚拟参考电势VSSM1进入开路状态。
在从低速模式恢复到正常模式时，栅极信号GATE变成高电平(恢复通操作)，使能信号EN1变成高电平，低功率驱动电路9变成非激活，而向虚拟参考电势VSSM1供应的功率被中断。
作为低功率消耗控制的低功率驱动(低速模式)被应用到的区域(功能模块)例子是其中执行高速和低速低功率操作并且有可能低速操作的区域，比如CPU或者高速总线。
另一方面，并非如此适合的功能模块包括需要根据协议等来恒速操作的打印机接口、USB、外围电路如低速总线等。然而，本发明不限于这些模块。
图7是示出了功率关闭控制单元PC的操作例子的时序图。
图7从上至下示出了从系统控制器14输出的使能信号EN1、从系统控制器14输出的请求信号REQ、从功率开关控制器6输出的栅极信号GATE和虚拟参考电势VSSM的信号时序。
首先，在半导体集成电路器件1启动(时段T1)时，当接通功率开关11时，首先接通晶体管17以启动功率开关11同时抑制浪涌电流。此后，接通晶体管16，从而将功率开关11固定成具有可靠性的操作状态。
此后，在正常操作(时段T2)中，电源电压VDD变成最高(具有全幅度(VDD到VSS))。随后，在待命操作(时段T0)中，请求信号REQ变成低电平，而功率开关控制器6关断功率开关11。
通过该操作，没有向区域21供电，并且获得休眠模式。这时，虚拟参考电势VSSM变成等于电源电压VDD。在从待命操作转变成作为低速模式的低功率操作(时段T3)时，请求信号REQ变成高电平，并且从系统控制器14输出的使能信号EN1变成高电平。
低功率驱动电路9将虚拟参考电势VSSM例如控制成约0.2V至约0.3V，由此作为低速模式在低功率对区域21进行操作。
根据第一实施例，低功率驱动电路9和10控制虚拟参考电势VSSM的电压电平，由此实现向区域21和23供应的电源电压VDD的电压电平。因而，可以实现更精细的低功率消耗控制。
与关断功率开关11的情况相比，可以速度更高地恢复到正常操作。
第二实施例
图8是示出了根据本发明第二实施例的半导体集成电路器件的配置例子的说明图。图9是示出了图8的半导体集成电路器件和低功率驱动电路的安装图像例子的说明图。
第二实施例涉及一种通过从第一实施例的半导体集成电路器件1(图1)的配置中除去低功率驱动电路9和10所获得的配置。用于对区域21的虚拟参考电势VSSM的电压进行变化的低功率驱动电路9从外部耦合到半导体集成电路器件1。
如图8中所示，半导体集成电路器件1设置有电源端子Pvdd、接地端子Pvss和第二接地端子Pvssm。低功率驱动电路9经由第二接地端子Pvssm耦合到布置在区域21中的环形虚拟参考电势线22。
低功率驱动电路9由放大器9a和开关9b制成，而参考电压Vref输入到放大器9a的正(+)侧输入端子。放大器9a的输出部分耦合到放大器9a的负(-)侧输入端子。
放大器9a的输出部分耦合到开关9b的耦合部分之一，而第二接地端子Pvssm耦合到开关9b的另一耦合部分。使能信号EN1经由作为外部端子的使能端子Pen输入到开关9b的控制端子。
开关9b基于向控制端子输入的使能信号EN1来执行通/断操作并且控制经由第二接地端子Pvssm将放大器9a生成的电压施加到虚拟参考电势线22。其它配置与第一实施例的图5和图6的配置相似。
优选地，出于将虚拟参考电势VSSM控制成相对低的电压这一原因，考虑到功率噪声，将低功率驱动电路9布置成使得消除布线电阻的影响。优选地，考虑到寄生元件，将低功率驱动电路9布置成尽可能地靠近区域21。
参照图8，已经描述对区域21中的虚拟参考电势VSSM的电压进行变化的情况。在以与第一实施例相似的方式也对区域23中的虚拟参考电势VSSM的电压进行变化的情况中，重新提供低功率驱动电路(10)以及低功率驱动电路10耦合到的未示出的第二接地端子和使能端子就足够了。
图9是示出了安装图8中的半导体集成电路器件1和低功率驱动电路9的图像例子的说明图。
半导体集成电路器件1和由功率IC等制成的低功率驱动电路9安装于印刷布线板23上。低功率驱动电路9的输出端子和半导体集成电路器件1的第二接地端子Pvssm经由形成在印刷布线板23上的导线24相互耦合。
低功率驱动电路9的控制端子和半导体集成电路器件1的使能端子Pen经由形成印刷布线板23上的导线25相互耦合。
利用该配置，在第二实施例中，通过在半导体集成电路器件1的外部提供低功率驱动电路9，可以更稳定地执行对虚拟参考电势VSSM的电源控制，并且可以提高低功率消耗控制的精度。
第三实施例
图10是根据本发明第三实施例的半导体集成电路器件的顶视图。图11是沿着图10的A-B取得的横截面。图12是示出了为图10的半导体集成电路器件提供的半导体芯片例子的横截面。
在前述第二实施例中，已经描述将低功率驱动电路9从外部耦合到半导体集成电路器件1的例子。在第三实施例中，将描述通过在单个封装中容纳低功率驱动电路9和半导体集成电路器件1来获得的半导体集成电路器件1a的例子。
图10是半导体集成电路器件1a的顶视图，而图11是沿着图10的A-B取得的横截面。
如图10和图11中所示，半导体集成电路器件1a是如下系统级封装，该系统级封装具有配置半导体集成电路器件1的半导体芯片26和配置低功率驱动电路9的半导体芯片27。
半导体集成电路器件1a具有安装板28。半导体芯片26安装于安装板28的中心部分中，而半导体芯片27安装于半导体芯片26的左侧上。
为半导体芯片26和27提供的多个电极经由凸块29耦合到安装板28的主表面上形成的对应电极。安装板28的主表面上形成的电极经由安装板28中形成的布线图案、通孔等，耦合到安装板28的背面上形成的任意外部端子28a。
安装板28上安装的半导体芯片26和27及它们的外围由密封树脂30密封，由此形成封装。
半导体芯片26设置有两个第二接地端子Pvssm。这两个第二接地端子Pvssm和半导体芯片27的输出端子经由安装板28上形成的布线图案P1相互耦合。
半导体芯片26的使能端子Pen和半导体芯片27的使能信号EN1的输入端子经由安装板28上形成的布线图案P2相互耦合。
图12是示出了为图10的半导体集成电路器件1a提供的半导体芯片26的例子的横截面。
在半导体芯片26中，如图中所示，I/O区域26a形成于半导体芯片26的主表面侧上的外围部分中，而由逻辑电路等制成的芯区域26b被形成为由I/O区域26a包围。按阵列布置的多个凸块29形成于半导体芯片26的主表面中。凸块29例如是如下焊料凸块，这些焊料凸块是球形焊料等。
通过在系统级封装配置中形成半导体集成电路器件1a和低功率驱动电路9，与其中半导体集成电路器件1a和低功率驱动电路9从外部耦合于印刷布线板上的情况相比可以大大减少寄生电容、寄生电阻等。因此，可以执行对虚拟参考电势VSSM的更高精度的控制。
因此，在第三实施例中，通过具有系统级封装配置的半导体集成电路器件1a，可以实现高效的低功率消耗控制。
此外，利用系统级封装配置可以降低部件成本。
第四实施例
图13是根据本发明第四实施例的半导体集成电路器件的顶视图。图14是沿着图13的线A-B取得的横截面。
在第四实施例中，将描述一种供应虚拟参考电势VSSM的技术。虽然在第三实施例中经由布线图案P1(图11)供应虚拟参考电势VSSM，但是也可以使用电源总线来供应它。
图13是半导体集成电路器件1b的顶视图，而图14是沿着图13的线A-B取得的横截面。图13和图14示出了其中形成封装的状态。
半导体集成电路器件1b例如由QFP(四方扁平封装)、QFN(四方扁平无引线封装)等制成。
将半导体集成电路器件1b形成为如下系统级封装，该系统级封装与设置有半导体芯片26和配置低功率驱动电路9的半导体芯片27的第三实施例的半导体集成电路器件1a(图10和图11)的系统级封装相同。半导体芯片26安装于基底31上，而半导体芯片27安装于半导体芯片26的左侧上。
用于供应电源电压VDD的框形电源总线32形成于半导体芯片26的外围侧上。用于供应虚拟参考电势VSSM的框形虚拟参考电势总线33形成于电源总线32的外围侧上。用于供应参考电势VSS的框形参考电势总线34形成于虚拟参考电势总线33的外围侧上和半导体芯片27的外围侧上。
多个引线35形成于基底31的四侧的外围上。为半导体芯片26提供的两个第二接地端子Pvssm以最短距离经由键合线36和36a耦合到虚拟参考电势总线33。
虚拟参考电势总线33经由键合线37耦合到半导体芯片27的输出端子。电源总线32经由键合线38耦合到引线35a。在多个引线35中，引线35b和键合线39被分配为电源端子，而参考电势总线34、引线35c、键合线40和半导体芯片27被分配为接地端子。
半导体芯片26和27、电源总线32、虚拟参考电势总线33、参考电势总线34、键合线36、36a、37至40等用树脂密封，由此形成封装。
如上所述，通过使用虚拟参考电势总线33，可以从与半导体芯片26的第二接地端子Pvssm最近的位置供应虚拟参考电势VSSM。因此，可以稳定地控制虚拟参考电势VSSM。
另外，可以减少半导体芯片26中用于虚拟参考电势VSSM的布线区域，并且可以减少半导体芯片26中电源布线的占用面积。
第五实施例
图15是示出了根据本发明第五实施例的半导体集成电路器件的配置例子的顶视图。图16是示出了根据本发明第五实施例的半导体集成电路器件的另一配置例子的说明图。
在第五实施例中，除了低功率驱动电路9不是由半导体芯片而是由电源IC形成之外，以与第四实施例相似的方式将半导体集成电路器件1c形成为封装如QFP或者QFN。
在这一情况下，在半导体集成电路器件1c中，如图15中所示，半导体芯片26安装于基底31的中心部分中。在半导体芯片26的外围部分中形成框形虚拟参考电势总线33以便包围半导体芯片26。
在虚拟参考电势总线33的外围部分中形成框形参考电势总线34以便包围虚拟参考电势总线33。在参考电势总线34的外围部分中形成框形电源总线32以便包围参考电势总线34。
多个电极按阵列形成于半导体芯片26的顶面上。形成多个内引线67。内引线67从封装延伸并且变成外引线68。
形成为电源IC的低功率驱动电路9的外部端子耦合到虚拟参考电势总线33、参考电势总线34和电源总线32。虚拟参考电势总线33经由键合线39耦合到半导体芯片26的第二接地端子Pvssm，而参考电势总线34经由键合线40耦合到半导体芯片26的接地端子Pvss。
另外，电源总线32经由键合线41耦合到半导体芯片26的电源端子Pvdd。用于电源的内引线69经由键合线42耦合到低功率驱动电路9的电源部分，从而电源电压VCC供应到低功率驱动电路9。虽然未示出，但是半导体芯片26的另一电极部分和任意内引线67也经由键合线相互耦合。
如上所述，通过将低功率驱动电路9布置为用于虚拟参考电势总线33、参考电势总线34和电源总线32的电源IC，可以高效利用总线以上的空间，并且可以将半导体集成电路器件1c小型化。
作为电源IC的低功率驱动电路9可以不布置于总线以上而是可以如图16中所示安装于半导体芯片26上。在这一情况下，虚拟参考电势VSSM经由键合线42耦合到虚拟参考电势总线33。
利用该配置，可以将半导体集成电路器件1c进一步小型化。
第六实施例
图17是示出了根据本发明第六实施例的半导体集成电路器件的配置例子的说明图。
在第六实施例中，将描述一种在与第一实施例中所示相同的芯片上提供低功率驱动电路9的情况下向虚拟参考电势总线33供电的技术。假设封装形式以与前述第四和第五实施例相似的方式为QFP、QFN等。
在这一情况下，如图17中所示在半导体芯片26的外围侧上形成框形虚拟参考电势总线33以便包围半导体芯片26。在虚拟参考电势总线33的外围侧上形成框形参考电势总线34以便包围虚拟参考电势总线33。
在参考电势总线34的外围侧上形成框形电源总线32以便包围参考电势总线34。在电源总线32的外围侧上形成多个内引线67。
低功率驱动电路9布置于半导体芯片26的左上部分中。在低功率驱动电路9之下，从半导体芯片26的上部至下部形成用于输出从低功率驱动电路9输出的虚拟参考电势VSSM的电极43。
电极43经由键合线44耦合到虚拟参考电势总线33。虚拟参考电势VSSM输入到的电极45形成于半导体芯片26之下。
电极45经由键合线46耦合到虚拟参考电势总线33。因此，经由电极43、键合线44、虚拟参考电势总线33、电极45和键合线46供应从低功率驱动电路9输出的虚拟参考电势VSSM。
同样在这一情况下，通过在半导体芯片26的外围部分中形成虚拟参考电势总线33，可以将虚拟参考电势VSS高效供应到希望控制在低速模式中的任意区域。
第七实施例
图18是示出了根据本发明第七实施例的半导体集成电路器件的配置例子的说明图。
在第七实施例中，将描述一种在存在希望控制在低速模式中的多个区域的情况下经由虚拟参考电势总线33供电的技术。
这里假设例如存在希望控制在低速模式中的三个区域47至49。在这一情况下，如图18中所示，在半导体芯片26的外围侧上，形成框形虚拟参考电势总线33以便包围半导体芯片26。在虚拟参考电势总线33a的外围侧上，形成框形虚拟参考电势总线33b以便包围虚拟参考电势总线33a。在虚拟参考电势总线33b的外围侧上，形成框形虚拟参考电势总线33c以便包围虚拟参考电势总线33b。
虚拟参考电势总线33a将虚拟参考电势VSSM1供应到区域48。虚拟参考电势总线33b将虚拟参考电势VSSM2供应到区域47。虚拟参考总线33c将虚拟参考电势VSSM3供应到区域49。在各区域47至49的两侧上形成功率开关11。
在图18中，在半导体集成电路器件1中，假设如在图9的情况下一样从外部供应虚拟参考电势VSSM1至VSSM3。例如，功率经由键合线50至52从内引线37b至37d供应到虚拟参考电势总线33a至33c。
通过从外部供应虚拟参考电势VSSM1至VSSM3，在密封封装之后，可以容易地任意控制虚拟参考电势VSSM1至VSSM3的电平。
第八实施例
图19是示出了用于为根据本发明第八实施例的半导体器件提供的半导体芯片的虚拟参考电势的功率馈线例子的说明图。
在第八实施例中，将描述用于在半导体芯片26中馈送虚拟参考电势VSSM1至VSSM3的导线。
图19是示出了半导体芯片26的最高级金属导线的布局例子的说明图。
从半导体芯片26的左侧至右侧，按照相等间隔形成多个直线形导线53和54。导线53是用于参考电势VSS的导线，而导线54是用于电源电压VDD的导线。
在区域47的上部中，从区域47的左侧至右侧按照相等间隔形成作为用于虚拟参考电势VSSM1的导线的导线55。在区域48的上部中，从区域48的左侧至右侧按照相等间隔形成作为用于虚拟参考电势VSSM2的导线的导线56。在区域49的上部中，从区域49的左侧至右侧按照相等间隔形成作为用于虚拟参考电势VSSM3的导线的导线57。
如上所述，在区域47至49中仅分离用于虚拟参考电势VSSM3的导线55至57，而不分离作为用于馈送电源电压的干线的导线53和54。利用该配置，可以减少布局面积。
第九实施例
图20是示出了为根据本发明第九实施例的半导体集成电路器件提供的外引线的形成例子的说明图。图21是根据本发明第九实施例的半导体集成电路器件的横截面。
在第九实施例中，将描述形成参考电势总线34作为外引线的情况的例子。
在这一情况下，如图20和图21中所示，半导体芯片26安装于基底31的中心部分中。在基底31中，在半导体芯片26的中心部分中形成框形虚拟参考电势总线33以便包围半导体芯片26。
在虚拟参考电势总线33的外围侧上，形成框形电源总线32以便包围虚拟参考电势总线33。类似地，在电源总线32的外围侧上，形成框形参考电势总线34。
多个电极形成于半导体芯片26的外围部分中。任意电极和在半导体芯片26的外围附近形成于基底31中的虚拟参考电势总线33、电源总线32和参考电势总线34经由键合线58相互耦合。
半导体芯片26的其它电极经由参考电势总线34的外围中提供的引线35和键合线70耦合。参考电势总线34的四个拐角延伸形成引线59至62。
基底31、半导体芯片26、虚拟参考电势总线33、电源总线32、参考电势总线34、引线35、引线59至62、键合线58和70等由密封树脂30密封，由此形成封装。
虚拟参考电势总线33、电源总线32和参考电势总线34例如通过带、热分离粘合剂(heat splitter adhesive)等粘合。
第十实施例
图22是示出了为根据本发明第十实施例的半导体器件提供的虚拟参考电势总线例子的说明图。
在前述第七实施例(图18)中，已经描述经由三个框形虚拟参考电势总线33供电的技术。在第十实施例中，作为第七实施例的一种修改，将描述一种经由分割的框形参考电势总线33供电的技术。
在这一情况下，如图22中所示，在半导体芯片26的外围侧上，形成框形电源总线32以便包围半导体芯片26。在电源总线32的外围侧上，形成框形参考电势总线34。
在电源总线32的上侧与参考电势总线34的上侧之间，形成直线形虚拟参考电势总线33a。在电源总线32的右侧与参考电势总线34的右侧之间形成直线形虚拟参考电势总线33b。在电源总线32的下侧与参考电势总线34的下侧之间，形成直线形虚拟参考电势总线33c。另外，在电源总线32的左侧与参考电势总线34的左侧之间，形成直线形虚拟参考电势总线33d。
虚拟参考电势总线33a至33d经由键合线63至66将虚拟参考电势VSSM1至VSSM4供应到为半导体芯片26提供的四个第二接地端子Pvssm。
通过如上所述将虚拟参考电势总线分割成任意数目的组件，即使增加虚拟参考电势的种类，仍然可以处理它们。即使当增加进行低功率消耗控制的区域的数目时，仍然可以执行高精度的低功率消耗控制。
上文已经基于实施例具体地描述本发明人在这里实现的本发明。显然，本发明不限于前述实施例而是可以进行各种各样的修改而不脱离主旨。
本发明适用于如下半导体集成电路器件，在该半导体集成电路器件中对其中布置有一个或者多个功能模块的每个电源区域执行低功率消耗控制。

Claims (7)

1.一种半导体集成电路器件，包括：
第一功率线，电源电压供应到所述第一功率线；
第二功率线，参考电压供应到所述第二功率线；
第三功率线，参考电势供应到所述第三功率线；
功率区域，耦合于所述第一功率线与所述第二功率线之间并且控制在不同的低功率消耗模式中，所述低功率消耗模式包括低速模式和待命模式；
参考电压调节器，用于基于控制信号将所述参考电压供应到所述第二功率线；
功率开关控制单元，耦合于所述第二功率线与所述第三功率线之间并且根据控制信号使所述第二功率线和所述第三功率线导通或者非导通；以及
功率消耗控制单元，用于确定所述功率区域中每一个的操作状态并且控制所述参考电压调节器和所述功率开关控制单元，
其中在作为所述低功率消耗模式之一的低速模式中，所述功率消耗控制单元控制使得所述参考电压调节器将所述参考电压供应到所述第二功率线，并且控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，以使在所述低速模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第二功率线的所述参考电压之间操作，
其中在作为所述低功率消耗模式之一的待命模式中，所述功率消耗控制单元控制使得停止所述参考电压调节器的操作，并且控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，以中断向在所述待命模式中的任意功率区域供应所述电源电压，以及
其中在正常操作模式中，所述功率消耗控制单元停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且使在所述正常操作模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第三功率线的所述参考电势之间操作。
2.一种半导体集成电路器件，包括：
第一功率线，电源电压供应到所述第一功率线；
第二功率线，参考电压供应到所述第二功率线；
第三功率线，参考电势供应到所述第三功率线；
功率区域，耦合于所述第一功率线与所述第二功率线之间并且控制在不同的低功率消耗模式中，所述低功率消耗模式包括低速模式和待命模式；
参考电压调节器，用于基于控制信号将所述参考电压供应到所述第二功率线；
功率开关控制单元，辐合于所述第二功率线与所述第三功率线之间，并且根据控制信号使所述第二功率线和所述第三功率线导通或者非导通或者设置所述参考电压；以及
功率消耗控制单元，用于确定所述功率区域中每一个的操作状态并且控制所述参考电压调节器和所述功率开关控制单元，
其中在作为所述低功率消耗模式之一的低速模式中，所述功率消耗控制单元控制使得所述参考电压调节器控制功率开关的栅极以将所述参考电压供应到所述第二功率线，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且使在所述低速模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第二功率线的所述参考电压之间操作，
其中在作为所述低功率消耗模式之一的待命模式中，所述功率消耗控制单元控制使得停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且中断向在所述待命模式中的任意功率区域供应所述电源电压，以及
其中在正常操作模式中，所述功率消耗控制单元停止所述参考电压调节器的操作、控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线导通，并且使在所述正常操作模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第三功率线的所述参考电势之间操作。
3.一种半导体集成电路器件，包括：
第一功率线，电源电压供应到所述第一功率线；
第二功率线，参考电压供应到所述第二功率线；
第三功率线，参考电势供应到所述第三功率线；
功率区域，耦合于所述第一功率线与所述第二功率线之间并且控制在不同的低功率消耗模式中，所述低功率消耗模式包括低速模式和待命模式；
功率开关控制单元，耦合于所述第二功率线与所述第三功率线之间并且根据控制信号使所述第二功率线和所述第三功率线导通或者非导通；以及
功率消耗控制单元，用于确定所述功率区域中每一个的操作状态，并且控制所述功率开关控制单元以及从外部耦合的并且基于控制信号将所述参考电庄供应到所述第二功率线的参考电压调节器，
其中在作为所述低功率消耗模式之一的低速模式中，所述功率消耗控制单元控制使得所述参考电压调节器将所述参考电压供应到所述第二功率线，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且使在所述低速模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第二功率线的所述参考电压之间操作，
其中在作为所述低功率消耗模式之一的待命模式中，所述功率消耗控制单元控制使得停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且中断向在所述待命模式中的任意功率区域供应所述电源电压，以及
其中在正常操作模式中，所述功率消耗控制单元停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且使在所述正常操作模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第三功率线的所述参考电势之间操作。
4.一种半导体集成电路器件，包括：
第一功率线，电源电压供应到所述第一功率线；
第二功率线，参考电压供应到所述第二功率线；
第三功率线，参考电势供应到所述第三功率线；
功率区域，耦合于所述第一功率线与所述第二功率线之间并且控制在不同的低功率消耗模式中，所述低功率消耗模式包括低速模式和待命模式；
功率开关控制单元，耦合于所述第二功率线与所述第三功率线之间并且根据控制信号使所述第二功率线和所述第三功率线导通或者非导通；以及
功率消耗控制单元，用于确定所述功率区域中每一个的操作状态并且控制所述功率开关控制单元以及从外部耦合的并且基于控制信号将所述参考电压供应到所述第二功率线的参考电压调节器，
其中在作为所述低功率消耗模式之一的低速模式中，所述功率消耗控制单元控制使得所述参考电压调节器控制功率开关的栅极，控制将所述参考电压供应到所述第二功率线，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且使在所述低速模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第二功率线的所述参考电压之间操作，
其中在作为所述低功率消耗模式之一的待命模式中，所述功率消耗控制单元控制使得停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线非导通，并且中断向在所述待命模式中的任意功率区域供应所述电源电压，以及
其中在正常操作模式中，所述功率消耗控制单元停止所述参考电压调节器的操作，控制使得所述功率开关控制单元使所述第二功率线和所述第三功率线导通，并且使在所述正常操作模式中的任意功率区域在供应到所述第一功率线的所述电源电压与供应到所述第三功率线的所述参考电势之间操作。
5.根据权利要求1至4中的任一权利要求所述的半导体集成电路器件，
其中所述功率开关控制单元包括由耦合于所述第二功率线与所述第三功率线之间的多个晶体管制成的开关单元以及用于控制所述开关单元的操作的开关控制单元，
其中所述开关控制单元包括：逻辑单元，用于基于从所述功率消耗控制单元输出的拉制信号来生成开关控制信号；以及反相器单元，用于基于从所述逻辑单元偷出的所述开关控制信号来生成用于控制所述开关单元的操作的驱动控制信号，
其中所述反相器单元包括由P沟道MOS制成的用于驱动高功率的第一晶体管、由P沟道MOS制成的用于驱动低功率的第二晶体管以及由N沟道MOS制成的第三晶体管，并联耦合的所述第一晶体管和所述第二晶体管串联耦合到所述第三晶体管，以及
其中当所述功率消耗控制单元输出用于将模式从所述待命模式重置成所述正常操作模式的控制信号时，所述逻辑单元执行控制以驱动所述第二晶体管持续任意时段并且此后驱动所述第一晶体管。
6.根据权利要求1、2或者4所述的半导体集成电路器件，其中所述半导体集成电路器件具有其中安装有至少两个半导体芯片的系统级封装配置，并且所述参考电压调节器由单个半导体芯片配置。
7.根据权利要求1至4中的任一权利要求所述的半导体集成电路器件，其中所述参考电压调节器生成的所述参考电压经由在半导体芯片之外形成的功率总线供应到所述第二功率线。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8319548B2 (en) * 2009-02-18 2012-11-27 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US20100283445A1 (en) * 2009-02-18 2010-11-11 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
US8489906B2 (en) * 2010-05-25 2013-07-16 Freescale Semiconductor, Inc. Data processor having multiple low power modes
JP5498896B2 (ja) * 2010-08-26 2014-05-21 ルネサスエレクトロニクス株式会社 半導体チップ
US8476966B2 (en) * 2010-10-05 2013-07-02 International Business Machines Corporation On-die voltage regulation using p-FET header devices with a feedback control loop
US9035629B2 (en) 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
US20130173077A1 (en) * 2011-12-29 2013-07-04 Lsi Corporation Power switch having series-connected switching stages
JP6065480B2 (ja) * 2012-09-14 2017-01-25 株式会社リコー 半導体集積回路および電子回路
FR2999832A1 (fr) 2012-12-14 2014-06-20 St Microelectronics Sa Procede et dispositif de gestion d'une mise sous tension d'un domaine d'un circuit electronique
US9766678B2 (en) 2013-02-04 2017-09-19 Intel Corporation Multiple voltage identification (VID) power architecture, a digital synthesizable low dropout regulator, and apparatus for improving reliability of power gates
US8766707B1 (en) * 2013-03-15 2014-07-01 Seagate Technology Llc Integrated always on power island for low power mode operation
JP6225541B2 (ja) * 2013-07-29 2017-11-08 富士通株式会社 半導体装置
US20150028941A1 (en) * 2013-07-29 2015-01-29 Texas Instruments Incorporated Controlled power switch chain sequencing for both power up and power down of a power domain
KR102021572B1 (ko) * 2013-10-01 2019-09-16 에스케이하이닉스 주식회사 반도체 장치
JP2015122027A (ja) * 2013-12-25 2015-07-02 株式会社東芝 半導体システム、半導体部品、及び電源チップ
KR20150140047A (ko) * 2014-06-05 2015-12-15 삼성전기주식회사 적분 회로, 접촉 감지 장치 및 터치스크린 장치
CN104977961B (zh) * 2015-07-08 2016-06-22 江阴市飞凌科技有限公司 低功耗低电流分享方法
US9653131B1 (en) 2016-02-12 2017-05-16 Micron Technology, Inc. Apparatuses and methods for voltage level control
US10659045B2 (en) * 2017-06-27 2020-05-19 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
WO2020065916A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101238641A (zh) * 2005-08-02 2008-08-06 松下电器产业株式会社 半导体集成电路

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JP4049758B2 (ja) * 1994-06-02 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
TW336353B (en) * 1996-09-12 1998-07-11 Matsushita Electric Ind Co Ltd Semiconductor circuit
JPH10125878A (ja) 1996-10-21 1998-05-15 Nippon Telegr & Teleph Corp <Ntt> ゲートアレイ
JP4390304B2 (ja) * 1998-05-26 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
JP4071378B2 (ja) * 1998-11-17 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
JP3786608B2 (ja) * 2002-01-28 2006-06-14 株式会社ルネサステクノロジ 半導体集積回路装置
JP4001229B2 (ja) * 2002-06-10 2007-10-31 シャープ株式会社 半導体集積回路および半導体モジュール
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
KR100594142B1 (ko) * 2003-12-08 2006-06-28 삼성전자주식회사 분리된 전원 링을 가지는 저전력 반도체 칩과 그 제조 및제어방법
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
US7126370B2 (en) * 2004-10-28 2006-10-24 International Business Machines Corporation Power gating techniques able to have data retention and variability immunity properties
JP4764086B2 (ja) * 2005-07-27 2011-08-31 パナソニック株式会社 半導体集積回路装置
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US20070069807A1 (en) * 2005-09-23 2007-03-29 Intel Corporation Voltage regulation having varying reference during operation
US7265605B1 (en) * 2005-10-18 2007-09-04 Xilinx, Inc. Supply regulator for memory cells with suspend mode capability for low power applications
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
KR100735677B1 (ko) * 2005-12-28 2007-07-04 삼성전자주식회사 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치
US7911855B2 (en) * 2006-02-24 2011-03-22 Renesas Technology Corp. Semiconductor device with voltage interconnections
EP3694092B1 (en) * 2006-05-10 2024-11-27 QUALCOMM Incorporated System and method of power distribution control of an integrated circuit
JP5077986B2 (ja) * 2006-08-31 2012-11-21 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4237221B2 (ja) * 2006-11-20 2009-03-11 エルピーダメモリ株式会社 半導体装置
JP2008218722A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体集積回路装置
US7705575B2 (en) * 2008-04-10 2010-04-27 Spectralinear, Inc. Standby regulator
US7705627B1 (en) * 2008-10-17 2010-04-27 Samsung Electronics Co., Ltd. Semiconductor device using power gating
DE102008053535B4 (de) * 2008-10-28 2013-11-28 Atmel Corp. Schaltung eines Regelkreises
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7760009B2 (en) * 2008-12-04 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Power-down circuit with self-biased compensation circuit
US7825720B2 (en) * 2009-02-18 2010-11-02 Freescale Semiconductor, Inc. Circuit for a low power mode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101238641A (zh) * 2005-08-02 2008-08-06 松下电器产业株式会社 半导体集成电路

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Publication number Publication date
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