CN101706551B - 预报集成电路负偏压不稳定性失效的测试电路 - Google Patents

Abstract

本发明公开了一种预报集成电路负偏压不稳定性失效的测试电路。主要包括测量管(3)，恒流偏置电路，电压参考电路，滞回比较器电路，双向开关电路，开关管(12)。该测量管(3)用于测量阈值电压漂移，该恒流偏置电路给测量管(3)提供恒流偏置，该电压参考电路给滞回比较器提供参考电压，双向开关电路使测量管(3)在退化与测试之间进行切换。退化期间，该开关管(12)关闭滞回比较器、恒流偏置电路和电压参考电路，以减小功耗；测试时，开关管(12)开启滞回比较器、恒流偏置电路和电压参考电路，当测量管源漏电压大于参考电压，滞回比较器输出高电平，预示着集成电路即将失效。本发明可用于对负偏压不稳定性效应失效的预报。

Description

预报集成电路负偏压不稳定性失效的测试电路

技术领域

本发明属于电子电路技术领域，涉及负偏压不稳定性失效实时预报电路，可用于大/超大规模以上集成电路的测试与寿命预报。

背景技术

目前，集成电路的可靠性测试技术得到越来越广泛的应用和发展，如航天电子、航空电子、汽车电子等领域。随着集成电路的发展，包括中央处理器、存储器、以及外围电路等完整系统的片上系统SOC对于提升系统性能、减少系统能耗、降低系统的电磁干扰和提高系统的集成度都有很大的帮助，它不仅顺应了产品轻薄短小的趋势，而且有着高效集成性能，所以正替代集成电路的主要解决方案并成为当前微电子芯片发展的必然趋势。然而，这也给集成电路的失效测试带来了困难。因为SOC是结构复杂的集成电路，内嵌的性质和复杂的关系使SOC不能像传统的集成电路那样进行故障检测，故障预测和寿命预测。

现代集成电路的集成度与功率密度不断增大，电路工作时集成电路的温度非常高。处于高温下的PMOSFET在栅极出现负偏压应力时，会发生阈值电压漂移、漏电流减小和跨导退化的问题，从而影响电路的功能甚至导致集成电路失效。针对这种负偏压不稳定性引起的失效问题，目前还没有针对这种失效模式的实时预报技术。

发明内容

本发明的目的在于针对集成电路在负偏压不稳定性效应下发生的失效问题，提供实时预报集成电路负偏压不稳定性失效的测试电路，以实现对集成电路在负偏压不稳定性应力下引起的失效进行实时测试并进行失效告警。

本发明的目的是这样实现的：

一.技术原理

集成电路工作时，处于负偏压不稳定性应力下的PMOSFET的阈值电压会发生漂移，因而本发明采用监测PMOSFET阈值电压的变化来对在负偏压不稳定性效应影响下的集成电路进行失效报警。本发明测试电路中，将用于测试的测量管PMOSFET的栅极与漏极短接，并采用恒定电流加载在PMOSFET的源端对其进行偏置，使其处于饱和状态。当该PMOSFET处于负偏压不稳定性应力下时，其阈值电压的绝对值不断增大。这时，该PMOSFET源漏间的电压也不断增大，并且PMOSFET漏源电压的变化等于阈值电压的变化。随着负偏压不稳定性应力的持续，当PMOSFET阈值电压的漂移量继续增大时，滞回比较器将PMOSFET源漏间的电压与设定电压进行比较，如果PMOSFET源漏间的电压大于设定值，滞回比较器将输出高电平，预示着集成电路即将失效。

二、电路结构

本发明的预报集成电路负偏压不稳定性失效的测试电路，包括测量管PMOSFET，两个NMOSFET与电源组成恒流偏置电路，PMOSFET与两个NMOSFET组成电压参考电路，五个NMOSFET与六个PMOSFET组成滞回比较器电路，三个双向开关电路，反相器，开关管PMOSFET；该测量管PMOSFET用于测量阈值电压漂移；该恒流偏置电路给PMOSFET提供恒流偏置；该PMOSFET与两个NMOSFET组成的电压参考电路给滞回比较器电路提供参考电压，并给NMOSFET的栅极提供偏置；三个双向开关电路使测量管PMOSFET在应力退化与测试之间进行切换；反相器将测量管PMOSFET的栅极应力反相，并传输给其漏极；该开关管PMOSFET在测量管PMOSFET处于应力期间关闭滞回比较器电路、恒流偏置电路和电压参考电路，以减小功耗；测试时，开关管开启滞回比较器电路、恒流偏置电路和电压参考电路，当测量管PMOSFET源漏之间的电压大于参考电压V_REF时，滞回比较器电路输出高电平，预示着集成电路即将失效。

本发明具有如下优点：

(1)本发明的测试电路采用滞回比较器电路对测量管阈值电压的漂移量进行判断，避免了负偏压不稳定性失效中的恢复效应引起的误报警。

(2)本发明的测试电路采用电路中的恒流偏置电路对测量管进行偏置，无须额外提供电流源。

(3)本发明的测试电路采用电路中的电压参考电路给滞回比较器电路提供参考电压，无须额外提供电压参考。

(4)在测量管处于应力退化期间，本发明的测试电路中的滞回比较器电路、恒流偏置电路和电压参考电路处于待机状态，减小了集成电路的功耗需求。

(5)本发明的测试电路将测量管的退化过程置于集成电路中，直接采用集成电路中器件所经历的电应力施加给测量管，并且测量管经历的温度应力也与集成电路相同，实时地反应了集成电路温度应力的变化过程。

附图说明

图1是本发明的测试原理图；

图2是本发明的测试电路图；

图3是本发明的负偏压不稳定性失效测试管所加的应力配置图；

图4本发明的负偏压不稳定性失效预报测试电路仿真图。

具体的实施方式

以下结合附图详细说明本发明的原理及测试电路。

参照图1，在负偏压不稳定性应力下，PMOSFET的阈值电压会发生漂移，本发明是基于这一现象来对负偏压不稳定性失效进行预报的。图1中PMOSFET3是测量管，其栅极与漏极短接，此时测量管处于饱和状态，恒流源2与其源极相连，给其施加恒流偏置。PMOSFET3源极4点上的电压为：

$V_o=V_{\mathrm{th}}-\sqrt{\frac{{2I}_{\mathrm{DS}}(1+\mathrm{\δ})}{\mathrm{\μ}{C}_{\mathrm{ox}}\frac{W}{L}}}$

其中V_th是初始阈值电压，C_ox是单位面积的氧化层电容，μ是载流子迁移率，I_DS是饱和漏电流，W是PMOSFET3的沟道宽度，L是PMOSFET3的沟道长度， $\mathrm{\δ}=\frac{\mathrm{\γ}}{2{(2{\mathrm{\ψ}}_F-V_{\mathrm{BS}})}^{1/2}},$ γ是衬偏系数，ψ_F是衬底硅费米势，V_BS是衬源电压。

当阈值电压在负偏压不稳定性应力下发生漂移时，其漂移量ΔV_th的绝对值就等于4点上电压的变化量ΔV_o，如果V_o持续增大，测量管PMOSFET3将失效。

参照图2，本发明的测试电路包括：测量管、恒流偏置电路、电压参考电路、滞回比较器电路、三个双向开关电路K1～K3、反相器24和开关管PMOSFET 12。该恒流偏置电路由NMOSFET 7，NMOSFET 8与电源组成，该电压参考电路由PMOSFET 9，NMOSFET 10与NMOSFET 11组成，该滞回比较器电路由五个NMOSFET 17～19，21，23与六个PMOSFET 13～16，20，22组成。电路中NMOSFET 7，NMOSFET 8，PMOSFET 9，NMOSFET10，NMOSFET 11均为栅漏短接结构。这些测试电路元件均采用标准CMOS工艺设计版图，与其它集成电路版图工艺完全兼容，并集成于集成电路版图中。整个电路的连接关系如下：

NMOSFET 7与NMOSFET 8串联连接，该NMOSFET 8的漏极接电源，组成恒流偏置电路。

PMOSFET 9的漏极与NMOSFET 10漏极相连，NMOSFET 10的源极与NMOSFET 11的漏极相连，NMOSFET 11的源极接地，组成的电压参考电路，为滞回比较器提供参考电压V_REF。

PMOSFET 13的源极与PMOSFET 14的源极相接并与开关管PMOSFET 12的漏极相连，PMOSFET 13的栅极分别与PMOSFET 14的栅极和PMOSFET 13的漏极相连，PMOSFET 14的漏极与PMOSFET 16的漏极相连，PMOSFET 13与PMOSFET 14是NMOSFET 17的负载电流源。

PMOSFET 15的源极与PMOSFET 16的源极相接并与开关管PMOSFET 12的漏极相连，PMOSFET 15的栅极分别与PMOSFET 16的栅极和PMOSFET 16的漏极相连，PMOSFET 15的漏极与PMOSFET 13的漏极相连，PMOSFET 15与PMOSFET 16是NMOSFET 18的负载电流源。

NMOSFET 19的栅极偏置由NMOSFET 10的漏极电压提供，漏极与NMOSFET 17的源极相连，源极接地，它是滞回比较器的尾电流源。

PMOSFET 20的漏极与NMOSFET 21的漏极相连，源极接开关管PMOSFET12的漏极，栅极与PMOSFET 13的漏极相连。NMOSFET 21的栅极与漏极相接，并与NMOSFET 23的栅极相连，NMOSFET 21的源极接地。

PMOSFET 22的漏极与NMOSFET 23的漏极相连，源极接开关管PMOSFET12的漏极，栅极与PMOSFET 16的漏极相连。NMOSFET(23)的源极接地。

测试电路中，测量管PMOSFET 3用于测量阈值电压漂移。由于测量管集成于集成电路版图中，它们所处的温度应力相同，因此只需给测量管施加负偏压应力。集成电路工作期间，双向开关电路K1，K2，K3分别切换到K1a，K2a，K3a，测量管的源极接电源，栅极接电应力V_stress，漏极接V_stress的反相信号。研究表明，如果给测量管施加静态应力，测量管的寿命将大幅度减小，不能反应集成电路的实际寿命，因此本发明的测试电路给测量管施加如图3所示的负偏压应力，其中图3a所示的应力波形5加载于测量管的栅极，反相器24将波形5反相，得到图3b所示的波形6，并将该波形加载于测量管的漏极，再将测量管的源极接电源，使测量管处于动态负偏压应力下。此种应力考虑了恢复效应，能真实反应集成电路在负偏压不稳定性应力下的退化。测量管退化期间，开关管12栅极的test信号为高电平，开关管12截止，滞回比较器电路、恒流偏置电路和电压参考电路处于待机状态，减小了集成电路的功耗需求。

测量时，开关管12栅极的test信号切换为低电平，使该开关管开启。同时，双向开关电路K1，K2，K3分别切换到K1b，K2b，K3b。测量管PMOSFET3的源极接恒流偏置电路，其栅极与漏极同时接地，此时PMOSFET3源漏间的电压V_{out`</sub>传输给滞回比较器电路中的NMOSFET 17的栅极。如果测量管PMOSFET3源漏间的电压V<sub>out`}小于V_REF，PMOSFET 22截止，NMOSFET 23开启，Out点的输出为低电平。当测量管在负偏压不稳定性应力下发生退化，使测量管PMOSFET 3源漏间的电压V_out`大于V_REF时，PMOSFET 22开启，NMOSFET 23截止，Out点的输出为如图4所示高电平，预示着集成电路即将失效。

Claims (10)

1.一种预报集成电路负偏压不稳定性失效的测试电路，其特征在于：它包括测量管PMOSFET3，NMOSFET7和NMOSFET8与电源组成的恒流偏置电路，PMOSFET9与NMOSFET10、NMOSFET11组成的电压参考电路，五个NMOSFET17、NMOSFET18、NMOSFET19、NMOSFET21、NMOSFET23这五个管子与PMOSFET13、PMOSFET14、PMOSFET15、PMOSFET16、PMOSFET20、PMOSFET22这六个管子组成的滞回比较器电路，三个双向开关电路(K1，K2，K3)，反相器(24)，开关管PMOSFET12；该NMOSFET7，NMOSFET8，PMOSFET9，NMOSFET10，NMOSFET11均为栅漏短接结构；该测量管PMOSFET3用于测量阈值电压漂移；该恒流偏置电路给PMOSFET3提供恒流偏置；该PMOSFET9与NMOSFET10和NMOSFET11组成的电压参考电路给滞回比较器电路提供参考电压，并给NMOSFET19的栅极提供偏置；三个双向开关电路(K1，K2，K3)使PMOSFET3在应力退化与测试之间进行切换；反相器(24)将PMOSFET3的栅极应力反相，并传输给其漏极；该开关管PMOSFET12在PMOSFET3处于应力期间关闭滞回比较器电路、恒流偏置电路和电压参考电路，以减小功耗；测试时，开关管PMOSFET12开启滞回比较器电路、恒流偏置电路和电压参考电路，当PMOSFET3源漏之间的电压大于参考电压V_REF时，滞回比较器电路输出高电平，预示着集成电路即将失效。

2.根据权利要求1所述的测试电路，其特征在于：在应力退化期间，测量管PMOSFET3的源极接电源，栅极和漏极分别接相位相反的应力电压，测试时，三个双向开关电路(K1，K2，K3)同时切换，使测量管PMOSFET3的源极接到由NMOSFET7和NMOSFET8与电源组成的恒流偏置电路，其栅极与漏极同时接地，此时其源漏间的电压传输给滞回比较器电路。

3.根据权利要求1所述的测试电路，其特征在于：NMOSFET7与NMOSFET8串联连接，该NMOSFET8的漏极接电源，组成恒流偏置电路，该NMOSFET7的源极与PMOSFET3的漏极相连，给测量管提供恒定电流。

4.根据权利要求1所述的测试电路，其特征在于：PMOSFET9的漏极与NMOSFET10漏极相连，NMOSFET10的源极与NMOSFET11的漏极相连，NMOSFET11的源极接地，组成的电压参考电路，为滞回比较器提供参考电压V_REF。

5.根据权利要求1所述的测试电路，其特征在于：PMOSFET13的源极与PMOSFET14的源极相接并与开关管PMOSFET12的漏极相连，PMOSFET13栅极分别与PMOSFET14的栅极和PMOSFET13的漏极相连，PMOSFET14的漏极与PMOSFET16的漏极相连。

6.根据权利要求1所述的测试电路，其特征在于：PMOSFET15的源极与PMOSFET16的源极相接并与开关管PMOSFET12的漏极相连，PMOSFET15栅极分别与PMOSFET16的栅极和PMOSFET16的漏极相连，PMOSFET15的漏极与PMOSFET13的漏极相连。

7.根据权利要求1所述的测试电路，其特征在于：NMOSFET17的源极与NMOSFET18的源极相连，该NMOSFET17的漏极与PMOSFET13的漏极相连，NMOSFET17的栅极与NMOSFET7的漏极相连；该NMOSFET18的漏极与PMOSFET16的漏极相连，NMOSFET18的栅极与NMOSFET11的漏极相连。

8.根据权利要求1所述的测试电路，其特征在于：NMOSFET19的栅极与NMOSFET10的漏极相连，NMOSFET19的漏极与NMOSFET17的源极相连，NMOSFET19的源极接地。

9.根据权利要求1所述的测试电路，其特征在于：PMOSFET20的漏极与NMOSFET21的漏极相连，PMOSFET20的源极接开关管PMOSFET12的漏极，PMOSFET20的栅极与PMOSFET13的漏极相连；该NMOSFET21的栅极与漏极相接连并与NMOSFET23的栅极相连，NMOSFET21的源极接地。

10.根据权利要求1所述的测试电路，其特征在于：PMOSFET22的漏极与NMOSFET23的漏极相连，PMOSFET22的源极接开关管PMOSFET12的漏极，PMOSFET22的栅极与PMOSFET16的漏极相连；该NMOSFET23的源极接地。

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