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CN101681930B - 具有搭桥晶粒结构的多晶硅薄膜晶体管 - Google Patents

具有搭桥晶粒结构的多晶硅薄膜晶体管 Download PDF

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CN101681930B CN2008800181955A CN200880018195A CN101681930B CN 101681930 B CN101681930 B CN 101681930B CN 2008800181955 A CN2008800181955 A CN 2008800181955A CN 200880018195 A CN200880018195 A CN 200880018195A CN 101681930 B CN101681930 B CN 101681930B
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Abstract

一种低温多晶硅器件和使其具有优异性能的制造技术。采用我们称为搭桥晶粒结构(BG)的掺杂多晶硅线，本征或轻掺杂的沟道被分成多个区域。覆盖包括所述掺杂的线的整个有源沟道的单个栅仍旧被用来控制电流。将该BG多晶硅用作有源层并且确保所述TFT的设计使得电流垂直于所述晶粒的平行线流动，晶界影响可以减小。与常规低温多晶硅TFT相比，所述BG多晶硅TFT的可靠性、均匀性和电性能大大改善。

Description

具有搭桥晶粒结构的多晶硅薄膜晶体管
对其它申请的交叉引用
要求美国临时申请60/929,338的优先权，在此并入其全部内容作为参考。
技术领域
本申请涉及用来在玻璃衬底上形成高性能、高均匀性、和高可靠性低温多晶薄膜器件的方法和系统。
背景技术
下列段落包括一些讨论，其通过本申请中公开的创新来阐明，并且在这些段落中的实际的或被提议的或可能的方法的任何讨论并不意味着那些方法是现有技术。
例如在电视和计算机屏幕中使用的显示装置迅速发展成采用有源矩阵驱动技术的高质量平板显示器。最新的显示器技术，例如液晶显示器(LCD)、有机发光二极管(OLED)、和电子墨水，全都受益于有源矩阵驱动。有源矩阵驱动允许实现串扰大大减小的全色和高分辨率。有源矩阵驱动显示器的基本关键技术是在平坦衬底上制造薄膜晶体管(TFT)，所述平坦衬底通常是玻璃。
在常规有源矩阵显示器中，利用非晶硅(a-Si)形成TFT。这是由于它在大面积玻璃衬底上的低加工温度和低制造成本。最近在高分辨率液晶显示器的制造中正在采用多晶硅(poly-Si)。多晶硅也具有这样的优点：电路也可以被集成到玻璃衬底上。多晶硅也对像素提供更大开口率的可能性，因此增加了显示器的光利用效率并且减小了功耗。对于需要大电流的应用而言，非晶硅不合适，仍然必须使用多晶硅。
为实现多晶硅TFT有源矩阵显示器面板的工业化制造，需要很高质量的多晶硅膜。它需要满足以下要求：低温加工、可以在大面积玻璃衬底上实现、低制造成本、稳定的制造工艺、高性能、一致的特性、以及多晶硅TFT的高可靠性。
高温多晶硅技术可以用来实现高性能TFT，但是它不能用于商业显示器面板中使用的普通玻璃衬底。在这样的情形下必须使用低温多晶硅(LTPS)。有三种主要的LTPS技术：(1)通过在600℃长时间退火的固相结晶(SPC)；(2)准分子激光晶化(ELC)或闪光灯退火；以及(3)金属诱导结晶(MIC)及其有关变体。ELC产生最好的结果但是昂贵。SPC成本最低但是花的时间长。这些技术都不能满足上述低成本和高性能的所有要求。
所有多晶薄膜材料所共有的是，膜的晶粒在尺寸、晶体取向和形状上基本上随机分布。晶界通常也对优良TFT的形成有害。当该多晶薄膜被用作TFT中的有源层时，电特性取决于在有源沟道中存在多少晶粒和晶界。
所有现有技术的共同问题是，它们以不可预料的模式(pattern)在TFT有源沟道内形成许多晶粒。晶粒的分布是随机的，使得TFT的电特性在衬底上有些不均匀。该电特性的宽分布对显示器的性能有害并且导致问题，例如mura缺陷和亮度不均匀。
多晶薄膜晶体管的晶粒形成随机的网络。对于任何半导体材料例如硅、锗、硅锗合金、三五族化合物半导体、以及有机半导体来说，事实都是如此。晶粒内部的传导几乎与晶体材料相同，而跨过晶界的传导更差并且造成迁移率的总体损失并且增加的阈值电压。在由这种多晶薄膜制成的薄膜晶体管(TFT)的有源沟道内部，晶粒结构几乎是二维随机网络。随机性以及相应而生的可变电导不利地影响显示器性能和图像质量。
如图1a所示的典型多晶硅结构，低温多晶硅膜101包括晶粒102。在相邻的晶粒102之间有明显的晶界103。每个晶粒102的长度大小从数十纳米到几微米并且被认为是单晶。许多位错、堆垛层错以及悬挂键的缺陷分布在所述晶界103中。由于不同的制备方法，低温多晶硅膜101内部的晶粒102可以随机分布或沿确定的取向。
至于常规的低温多晶硅膜101，在晶界103中有严重的缺陷，如图1b中所示。在晶界103中的严重缺陷将引入高势垒104。垂直于载流子105的输运方向的所述势垒104(或倾斜势垒的垂直分量)将影响载流子的初始状态和能力。
对于在该低温多晶硅膜101上制造的薄膜晶体管，阈值电压和场效应迁移率受晶界势垒104限制。当高的反向栅电压施加在TFT中时分布在结区域中的晶界103也引起大的漏电流。
改善晶界103(即减小晶界势垒104)的有效方法是在900℃到1100℃下对所述低温多晶硅执行另外的后期退火(参考美国专利6225197和日本专利2001244198)或用准分子激光器或闪光灯照射多晶硅101(参考美国专利2005040402和日本专利2004179195)。在后期退火或照射之后，所述低温多晶硅膜101被变成后期退火多晶硅膜201，如图2a中所示。
图2a是如图1b中所示的ELC退火的低温多晶硅膜201和相应的势垒分布的示意图。通常，晶粒202的内部基本上与原始晶粒102的相同。后期退火或照射可以大大改善晶界203。同时图2b中所示的晶界势垒204显著减小。载流子205的迁移率也被大大提高。
与常规多晶硅TFT相比，将后期退火或照射的多晶硅201膜用作TFT的有源层大大改善了场效应迁移率并且减小了TFT的阈值电压和漏电流。然而，该技术仍旧有一些限制。后期退火的温度是大约900℃到1100℃，所述温度不能应用到商业显示器面板中使用的普通玻璃衬底。仅石英或其它耐高温的材料可以用作所述衬底，这限制了显示器的尺寸以及面板的成本。
如果利用准分子激光器或闪光灯对所述低温多晶硅膜101进行后期退火，则可以获得优良的迁移率。但是该方法成本高。此外，众所周知的是，由于激光束的不均匀性，准分子激光器退火导致不均匀的薄膜。而且，LTPS的后期退火比非晶硅的直接退火更复杂。
降低晶界103(即晶界势垒104)的影响的另一个有效方法是利用低剂量的杂质注入本征LIPS，并且将其调整到如图3a中所示的轻p型或n型多晶硅。该方法在″High-Performance Poly-Si TFTs With MultipleSelectively Doped Regions In The Active Layer″(Min-Cheol Lee、Juhn-Suk Yoo、Kee-Chan Park、Sang-Noon Jung、Min-Koo Han、以及Hyun-JaeKim在2000Materials Research Society的″High-Performance Poly-SiTFTs With Multiple Selectively Doped Regions In The Active Layer″)和″A Novel Poly-Si TFTs with Selectively Doped Regions Fabricated by NewExcimer Laser Annealing″(M.C.Lee、J.H.Jeon、I.H.Song、K.C.Park以及M.K.Han在SID 01 Digest第1246到1249页的″A Novel Poly-SiTFTs with Selectively Doped Regions Fabricated by New Excimer LaserAnnealing″)中被公开。
低温多晶硅膜301包括分布式晶粒302。晶界303仍旧拥有如图3中所示的较高的晶界势垒304，尽管它由于轻微掺杂了低温多晶硅膜301而被大大减小。载流子305的迁移率由于减小的势垒304也被大大提高。
通过将杂质注入晶粒302中由降低晶界电势304的轻剂量离子注入实现了观察到的减小。例如，如果离子B+以5×1012原子/cm2的剂量被注入到所述低温多晶硅101中去，则阈值电压可以降低几伏。然而，随着掺杂剂量的增加，漏电流将会增加。注入可以在一定范围内调整阈值电压，但是对场效应迁移率以及漏电流的减小几乎没有帮助。因此，它仅是部分解决方案。
炉内退火是低于600℃获得低温多晶硅的常用方法。它应用于固相结晶(SPC)或金属诱导结晶(MIC)的情形。然而，SPC和MIC不能实现具有与利用ELA后期退火或高温后期退火多晶硅获得的那样的高性能的TFT。在本技术中，我们利用低温多晶硅的炉内退火来实现具有高性能、高均匀性、以及高稳定性的TFT。该类型的LTPS TFT的质量可以和通过高温退火或ELA退火获得的LTPS TFT的一样优良。所述新技术也可以被应用到ELA或闪光灯退火TFT，以同样改善它的均匀性。
多晶薄膜晶体管的晶粒在由任何半导体材料例如硅、锗、硅锗合金、三五族化合物半导体、以及有机半导体制成的常规TFT中形成随机网络。跨过晶界的传导比晶体材料的内部更差并且造成迁移率的总损失以及阈值电压的增加。在由这种多晶薄膜制成的薄膜晶体管(TFT)的有源沟道内部，晶粒结构几乎是二维随机网络。
在本发明中，我们公开改善利用所有以上技术制造的TFT的特性的方法。重要特性例如阈值电压、通断电流比、器件迁移率、整个衬底的器件均匀性以及亚阈值斜率都可以利用本发明来改善。可以以低成本实现所述改善，因而可以使便宜、高性能LTPS TFT成为现实。
发明内容
本发明公开制造和形成多晶硅TFT膜的方法和系统，所述多晶硅TFT膜结合了横向的导电带(“桥”)以增强TFT有源沟道内流过多晶硅薄膜中晶粒结构的电流。这些桥不仅使整个沟道宽度内的电流密度更均匀，而且提供从晶粒到晶粒的连接，这允许电流绕过晶界。
在多个实施例中公开的创新提供至少以下优点中的一个或多个：
-改善的电性能。
-改善的场效应迁移率。
-改善的接通电流的均匀性。
-降低的成本。
-减小的阈值电压和漏电流。
-晶粒迁移率和晶界电阻的随机性减小。
-在“接通”状态中降低的势垒和改善的载流子迁移率。
-在“关断”状态中减小的漏电流。
附图说明
将参考附图描述所公开的创新，所述附图示出本发明的重要实例实施例并且在此将其并入说明书中作为参考。
图1a是低温多晶硅膜的示意图；
图1b是图1a的相应势垒的图；
图2a是ELC退火低温多晶硅膜的示意图；
图2b是图2a的相应势垒的图；
图3a是轻微掺杂的低温多晶硅膜的示意图；
图3b是图3a的相应势垒的图；
图4a是搭桥晶粒结构多晶硅膜的示意图；
图4b和4c是图4a的相应势垒分布的图；
图5是示出在玻璃衬底上沉积的多晶硅膜的形成的截面图；
图6a是示出通过掩模或光致抗蚀剂利用离子注入生产搭桥晶粒结构的一种方法的截面图；
图6b是示出利用多晶薄膜的直接聚焦离子束扫描生产搭桥晶粒结构的一种方法的截面图；
图7是示出低温多晶硅薄膜晶体管的有源岛的形成的截面示意图；
图8是示出低温多晶硅薄膜晶体管的栅绝缘层和栅电极的形成的截面图；
图9是低温多晶硅薄膜晶体管的源和漏注入的示意图；
图10是低温多晶硅薄膜晶体管的金属电极的形成的截面图；
图11是有以及没有搭桥晶粒结构的MIC低温多晶硅TFT的转移Id-Vg曲线和场效应迁移率(pre)。
具体实施方式
将特别参考目前优选的实施例(通过举例的方式，并且不是限制)描述本申请的许多创新教导。
公开的发明中的一个是利用导电带或线桥将TFT的有源沟道内部的晶粒相接。所述晶粒随机分布在沟道内部，如图1-3中所示。通过在晶粒之间形成垂直于电流移动方向的导电带或线，可以大大提高所述TFT的性能。基本上所述二维网络被变成伪一维网络。简要地参考图4a，导电线使得电流沿垂直于电流的方向流动更加容易。晶界的影响被这些导电线减小，所述导电线可以被认为是跨越所述晶粒的桥。该结构被定义为搭桥晶粒(BG)结构。然而，也可以使用其它名字，例如斑马纹掺杂(zebradoping)结构、线掺杂结构、和delta掺杂结构。
所述搭桥晶粒结构通过利用跨越晶界的导电线减小了晶粒的影响。这些线或桥通过以如图4a所示的横穿方式掺杂沟道而形成。这些桥是独立式的并且没有连接到源或漏。并且应当注意的是，掺杂可以是两种极性的，因此n和p型掺杂剂都可以使用。线之间的间隔需要足够小。所述间隔应当比晶粒尺寸小以便有效搭桥晶粒。也可以使用更大的间隔，但效果较小。通过掺杂形成导电沟道可以产生其它的优点，例如减小漏电流、增强有源沟道中的导通电流、或由许多串联p-n结形成栅极。例如，如果所述TFT是n沟道TFT，则源漏是n+掺杂。如果所述桥或导电线也是n掺杂，则对于零或负栅电压的情形，沟道内将形成一系列p-n结。漏电流一定会小于如常规TFT的情形那样的单p-n结的情形。
本发明的教导包括利用如图4a中所示的横穿图案掺杂多晶硅有源沟道。掺杂剂应当具有与感应的沟道反型层相同的极性。沟道内的晶粒在垂直于电流的方向桥接。所述横穿掺杂区域可以具有几纳米到数百纳米的宽度。导通电流大于常规TFT的情形，因为有效沟道变短了。当没有施加栅极电压时，源漏偏置基本上看到许多p-n结，而不是如常规TFT中仅一个p-n结。因此，漏电流被大大减小了。
由于横穿掺杂区域之间的沟道短并且比常规TFT包含的晶粒数少，导通电流的均匀性也被大大改善。因此，晶粒迁移率和晶界电阻的随机性被减小，使得TFT的电特性的均匀性更好。
多晶硅有源沟道的掺杂可以通过离子注入实现。它与源和漏的离子注入相同。横穿(crosswise)掺杂区由纳米宽度的线构成。这些线没有彼此接触并且没有与任何其它电极接触。它们是浮置的，并且它们的唯一功能是沿电流方向搭桥晶粒。该桥接大大降低了晶界的电阻，减小了它们的影响。沿被桥覆盖方向的晶粒可以认为电短路。
在一些实施例中(但是不必是全部)，公开的思想被用来利用垂直于电流方向设置的导电线或带搭桥晶粒结构。
在第一优选实施例中，首先形成搭桥晶粒多晶薄膜。通过在多晶薄膜上生成许多导电线来形成该搭桥晶粒薄膜。所述起始多晶薄膜也可以通过许多方法形成。例如，它们可以通过固相结晶(SPC)、通过准分子激光晶化(ELC)、或通过非晶薄膜的金属诱导结晶(MIC)形成。
形成在多晶薄膜上的导电线应当狭窄并且彼此非常靠近。线宽与间隔应当与晶体晶粒的尺寸可比。导电线应当不彼此接触并且应当覆盖整个多晶薄膜以利于稍后的工艺过程。这些线破裂或不连续是可以接受的，并且在这里使用的术语线包括破裂和不连续。导电线的主要功能是沿垂直于电流方向的方向桥接晶粒。因此沿这些线的电流不是重要的问题。
图4a示出搭桥晶粒结构多晶硅膜的示意图。导电线404垂直于电流行进。这些导电线可以通过利用p或n型掺杂剂掺杂半导体形成。可以将剂量调整为恰当的量以产生导电沟道但是一般会处于1012/cm2到1016/cm2的范围之间。掺杂可以通过多种方法执行，例如使用掩模的简单光刻、或通过利用彼此光学干涉的两个激光束的光刻、或通过利用聚焦离子束的直接写入。
在直接光刻的情形下，必须有具有亚微米分辨率的掩模。更好的方式是在光刻中利用两个激光束的光学干涉效应来曝光光致抗蚀剂。在不使用掩模的情况下大面积曝光是可能的。该技术类似于全息图制作。
还有另一个方法是利用聚焦离子束扫描所述薄膜的表面。所述离子束是制造导电线的掺杂剂。所述离子束直接注入多晶薄膜。所述薄膜的光栅扫描可以容易完成。该逐行扫描是阴极射线管中的普通技术。据估计，对于500×600mm的一块薄膜，具有0.5微米的间隔的0.5微米线的扫描可以在15秒内完成。在玻璃衬底上生产TFT过程中该尺寸是普通的。因此，除了激光干涉光刻外，离子束扫描是实用的方法。基本上，生产这种搭桥晶粒多晶薄膜是很切实可行的。这种搭桥晶粒膜将被称作BG薄膜。然而，需要注意的是，搭桥晶粒的名字仅是为了简易地谈及这种膜。它也可以被叫做其它名字，例如斑马线薄膜、或分段薄膜、以及其它名字。
利用这种搭桥晶粒多晶薄膜作为有源层而制造的TFT将被叫做搭桥晶粒TFT或BG-TFT。所述TFT制造工艺可以是标准顶栅或倒置栅或任何其它TFT形成工艺。全部所需要的是，所述搭桥晶粒多晶薄膜在这种TFT中被用作有源层。并且导电线应当基本上垂直于电流的方向。这种搭桥晶粒TFT或BG-TFT将具有比没有搭桥晶粒结构的TFT更好的电性能。此外BG-TFT仅是这里用来称呼这种TFT的方便的名字。它可以被叫做其它名字例如斑马线TFT、分段栅TFT、多pn结TFT、以及其它名字。
对于倒置栅TFT，必须在沉积有源层之前首先形成栅。只要有源层是搭桥晶粒多晶薄膜，就可以实现电特性的改善。可以以上述相同方式形成BG多晶薄膜。
在第二和优选实施例中，搭桥晶粒结构的形成被并入作为TFT制造工艺的一部分。因而不需要将整个多晶薄膜转换成搭桥晶粒薄膜。仅需要将有源沟道转换成BG结构，所述有源沟道可能很小。因此，可以通过作为TFT制造工艺的一部分的简单光刻工艺来形成导电线。该实施例在一些情形下提供了简单制造的优点。
图4a示出了搭桥晶粒结构多晶硅膜的示意图并且公开了本实施例的关键技术。基本材料是低温多晶硅401(例如锗硅或其它半导体材料)。该低温多晶硅可以是MIC低温多晶硅、SPC低温多晶硅、RTA低温多晶硅、直接沉积的低温多晶硅、ELC多晶硅、以及闪光灯结晶或退火多晶硅。由于不同的制备方法，低温多晶硅膜401内部的晶粒402可能随机分布或沿确定的取向。假定平均晶粒402尺寸是L 409。对于棒状晶粒，电流沿X轴410。并且定义棒状晶粒的平均长度为L 409，其从数十纳米到几微米变动。
导电线基本上垂直于电流的方向并且沿Y方向411。导电线404也可以被描述为横穿掺杂区。这是因为产生导电沟道的最好方式是通过掺杂。它也与电流的方向交叉。
宽度为Δ412的横穿掺杂区404沿Y轴411。在相邻横穿掺杂区404之间是具有宽度D 413的本征多晶硅区401。基本单元由横穿掺杂区404和本征多晶硅区401构成。重复分布的基本单元414以搭桥晶粒结构组成连续的低温多晶硅膜，所述搭桥晶粒结构有效地减少晶粒402和相关晶界403的不利影响。
本征多晶硅区的宽度D 413比平均晶粒402尺寸L 409的一半小，其通常在100nm到1000nm之间变动。掺杂多晶硅的宽度Δ412应当尽可能小，例如从30nm到500nm。所述基本单元的宽度B 414为30nm到1500nm。
在两个掺杂多晶硅区之间是包含宽度为D 413的晶粒402的本征多晶硅线。大部分晶粒402被切成小的部分晶粒。没有被晶界403完全包围的任何完整晶粒402。几乎所有的晶粒片段通过横穿掺杂区连接。因此所述本征多晶硅区晶粒402变成了大量并联连接的单晶或晶粒402。
图4a示出新材料的势垒分布。在第一情形下，横穿掺杂区404和具有晶粒402的本征多晶硅区在施加电场后都是n型或都是p型。例如，硼(B+)掺杂的多晶硅区404是p型，同时，具有晶粒402的本征多晶硅区在栅电极上施加电压后也是p型。或者，在栅电极上施加电压后，p+掺杂的多晶硅区404是n型，并且具有晶粒402的本征多晶硅区也是n型。
在以上两种情况下，势垒如图4b和4c所示。在第一情形下，对于载流子405，沟道406b几乎是平坦的。低势垒406a降低了阈值电压。所述TFT的阈值电压和场效应迁移率基本上由晶粒的内部结构确定。因此，可以实现高得多的场效应迁移率和更低的阈值电压404b。
在另一种情形下，横穿掺杂区404和本征多晶硅区402在施加电场后是不同的类型。例如，在栅电极上施加电压后，B+掺杂的多晶硅线404是p型，同时，本征多晶硅区402是n型。或者，在栅电极上施加电压后，p+掺杂的多晶硅线404是n型，但是本征多晶硅区402是p型。在以上两种情况下，势垒如图4c所示。由串联的反向PN结引起的高势垒408a将阻挡载流子407流动，使得由于高势垒408a而导致沟道到沟道408c的阻挡。因此TFT的反向漏电流可以大大减小。
由于上述双重优点，最后所得的LTPS TFT比具有相同物理尺寸的常规LTPS TFT具有更高的场效应迁移率、更低的阈值电压和更低的漏电流。此外，TFT的均匀性和可靠性也可以被改善。
图5到10是示出利用所述搭桥晶粒结构低温多晶硅作为有源层制造TFT的制造工艺的截面图。
图5是示出沉积在玻璃衬底上的多晶硅膜的形成的截面图。首先，300nm厚的低温氧化物(LTO)502被沉积在0.7nm厚的Eagle 2000玻璃衬底501上来充当缓冲层以阻止来自衬底的离子。然后50nm厚的低温MILC多晶硅膜503形成在所述LTO 502层上。
图6a是示出生产搭桥晶粒结构的一个方法的截面图，该方法利用通过在涂敷玻璃衬底上的掩模或光致抗蚀剂而进行的离子注入。在所述低温多晶硅膜503的表面上，利用光刻法限定宽度为700nm并且具有300nm的间隔的光致抗蚀剂线603。然后剂量为4×1014/cm2的B+离子被注入未被光致抗蚀剂覆盖的裸露区域601中并且该未覆盖的区域将变成掺杂硅602。同时，整个多晶硅膜503变成连续的注入和本征多晶硅区域，由于重复的平行线，在工业中通常使用的大面积的光栅制造技术可以行得通。
图6b是示出利用多晶薄膜的直接聚焦离子束扫描生产搭桥晶粒结构以在大衬底上形成搭桥晶粒结构多晶硅601的一种方法的截面图。采用高速聚焦离子束直接写入机器，硼离子束605被直接注入到低温多晶硅503中以变成掺杂硅602并且形成横穿掺杂区602。
图7是示出低温多晶硅薄膜晶体管的有源岛的形成的截面示意图。利用光刻工艺，搭桥晶粒结构低温多晶硅膜501被光刻成晶体管的有源岛701的形状。横穿掺杂区701垂直于在有源沟道内的载流子输运并且与未掺杂的区域702相邻。
图8是示出低温多晶硅薄膜晶体管的栅绝缘层和栅电极的形成的截面图。利用LPCVD(低压化学汽相沉积)直接在有源岛的顶部沉积100nm厚的LTO栅绝缘层801，覆盖掺杂层701和未掺杂的层702。LTO 502层和玻璃衬底501完全被绝缘LTO层801覆盖。其后，300nm厚的Al/Si-1％合金被沉积并且然后被光刻以形成栅电极802。
图9是低温多晶硅薄膜晶体管的源和漏注入的示意图。如图9中所示，剂量为4×1014/cm2的硼离子903利用栅电极802作为离子阻挡层被注入沟道。源和漏902被形成。栅电极802下面的沟道901未掺杂。
图10是低温多晶硅薄膜晶体管的金属电极的形成的截面图。如图10中所示，利用PECVD(等离子体增强化学气相沉积)沉积500nm的氧化物层间绝缘体1001。在700nm的铝-1％硅后来被溅射并且被光刻为源和漏电极1002之前，开接触孔。通过在420℃形成气体来执行接触烧结，同时掺杂剂被激活。利用搭桥晶粒结构低温多晶硅作为有源层的TFT制造工艺结束。
图11示出将本发明应用到MIC低温多晶硅TFT的情形的实验数据。它说明与常规MIC低温多晶硅TFT相比电性能被大大改善了。场效应迁移率是常规的2.6倍。阈值电压也减低了4V。漏电流减小了两个数量级。同时，新TFT显示了优良的均匀性和可靠性。
这样可以制造低成本、高质量低温多晶硅膜和薄膜晶体管。该结合了所公开的BG的TFT对有源矩阵显示器具有重要的应用。它可以被用在各种显示器例如LCD或OLED的有源矩阵平板中。
表格1示出四种类型的TFT的电特性。MILC指的是MIC的变体，其中金属在较小的区域中被引入并且多晶膜横向生长。可以看见的是，所述BG-TFT比没有BG结构的TFT显示出好得多的性能。BG-TFT甚至比ELC和高温退火MILC膜更好。
表格1分别利用MILC低温多晶硅(LT-MILC TFT)、搭桥晶粒结构MILC低温多晶硅(BG-MILC TFT)、由准分子激光器后期退火的MILC多晶硅(ELA-MILC TFT)以及由高温后期退火的MILC多晶硅(HT-MILC)作为有源层制造的低温多晶硅TFT的器件参数的比较。
  LT-MILCTFT   HT-MILCTFT   ELA-MILCTFT   BG-MILCTFT
  μFE(CM2/Vs)   65   100   127   168
  Vth(V)   -10.0   -6.0   -4.1   -5.9
  Ion/Ioff(106)Vds＝-5V   5.1   23.0   35.0   105.3
  Ioff(pA/μm)(Vds＝-5V)Vg＝5V) 35.3 1.7 1.7 0.42
W/L＝30pm/10μm，Tox 100nm(LTO)
利用该新的横穿掺杂多晶硅作为有源层并且确保沟道垂直于所述纳米线，结合了该BG结构的薄膜晶体管显示出突出的性能。当所述TFT工作在“接通”状态时，已注入的多晶硅显著降低了势垒并且提高了载流子迁移率。在“断开”状态下，沿沟道串联的反向pn结大大减小了漏电流。此外，由于横穿掺杂区域均匀并且重复地分布，随机分布的晶界电位由于大部分晶粒在垂直方向上的短路可以变得更均匀。因此与常规TFT相比器件建造的均匀性被改善了。
修改和变体
本领域技术人员将认识到，本申请中描述的创新概念可以在极大的应用范围内被修改和改变，并且因此受专利权保护的主题的范围不受给出的任何特定示范性教导所限制。
以上实施例主要描述利用BG薄膜的顶栅结构的TFT。在另一个优选实施例中，TFT是利用BG膜作为有源层的倒置栅结构。
其它可能的实施例的特征在于以非连续方式断裂的BG线。这些实施例可以表现为棋盘、断续线、砖形、人字形、或类似的图案。BG区可以跨过电流安置，但是偏离90度的垂直角对准，例如80度、45度、30度等，只要电流必须通过所述BG区。另外，任何以晶粒为特色的半导体结构可以受益于本发明。
本申请中的描述不应当被理解为隐含任何特定元件、步骤、或功能是必须包含在权利要求范围中的要素：受专利权保护的主题的范围仅由允许的权利要求限定。此外，任何这些权利要求中都不意图行使35USC部分112的段落6，除非正确的词“means for”(用于......的装置)后面是分词。此外，利用该申请提出的权利要求旨在尽可能全面：旨在覆盖所有新颖和非显而易见的被公开的发明，并且没有主题被故意抛弃、放弃、或专用。
虽然针对优选实施例特别示出和描述了本发明，但是很清楚的是，在不脱离本发明的精神的情况下可以对本发明的细节进行微小改变。

Claims (53)

1.一种晶体管，包括：
多晶半导体材料的沟道层；
通过所述沟道层电连接的第一和第二源/漏区；
与所述沟道层电相互作用由此控制所述第一和第二源/漏区之间的传导的控制端；以及
在所述沟道层之上和之中的多个横穿导电桥，所述横穿导电桥的间隔比所述沟道层的多晶半导体材料的晶粒尺寸小。
2.如权利要求1所述的晶体管，其中所述横穿导电桥被安置得垂直于预期电流。
3.如权利要求1所述的晶体管，其中所述横穿导电桥宽度小于10微米并且彼此间隔小于10微米。
4.如权利要求1所述的晶体管，其中所述横穿导电桥通过掺杂所述沟道层形成。
5.如权利要求1所述的晶体管，其中所述半导体材料是低温多晶硅。
6.如权利要求1所述的晶体管，其中所述半导体材料是通过准分子激光器退火或固相结晶或通过金属诱导结晶形成的低温多晶硅材料。
7.如权利要求1所述的晶体管，进一步包括支撑所述半导体材料的玻璃衬底。
8.一种薄膜晶体管，包括：
源区；
漏区；
连接所述源区和漏区的有源沟道，并且所述有源沟道具有多个高电阻和低电阻的横穿区域，其中所述横穿区域被安置得垂直电流的方向，和
栅极，所述栅极覆盖所述有源沟道的包括所述多个高电阻和低电阻的横穿区域在内的相当大部分，并且所述栅极与所述有源沟道电绝缘，
其中所述横穿区域的间隔小于所述有源沟道中的晶粒尺寸。
9.如权利要求8所述的薄膜晶体管，其中所述薄膜晶体管利用选自以下组的至少一种半导体材料制造：硅、锗、硅和锗的合金、III-V化合物半导体、以及有机半导体。
10.如权利要求8所述的薄膜晶体管，其中所述薄膜晶体管利用以下材料中的至少一种制造：多晶材料、微晶材料、或纳晶材料。
11.如权利要求8所述的薄膜晶体管，其中所述薄膜晶体管由低温多晶硅材料制造。
12.如权利要求11所述的薄膜晶体管，其中所述低温多晶硅膜通过准分子激光器结晶来生产。
13.如权利要求8所述的薄膜晶体管，其中所述横穿区域中的掺杂剂形成平行线、平行曲线、或同心圆。
14.如权利要求8所述的薄膜晶体管，其中所述高电阻和低电阻的横穿区域的宽度在10nm到2500nm的范围内。
15.一种薄膜晶体管，包括：
源区；
漏区；以及
连接所述源区和漏区的有源沟道，并且所述有源沟道具有多个n和p型掺杂剂区域，其中所述区域垂直电流的方向，且所述区域的间隔小于所述有源沟道中的晶粒尺寸。
16.如权利要求15所述的薄膜晶体管，其中所述薄膜晶体管由低温多晶硅材料制造。
17.如权利要求15所述的薄膜晶体管，其中所述有源沟道由玻璃衬底支撑。
18.如权利要求15所述的薄膜晶体管，其中在所述多个区域中的掺杂剂的面积剂量在1012/cm2到1016/cm2的范围内。
19.如权利要求15所述的薄膜晶体管，其中在所述多个区域中的掺杂剂形成平行线、平行曲线、或同心圆。
20.如权利要求15所述的薄膜晶体管，其中所述有源沟道近似于未掺杂，并且所述多个区域利用n型掺杂剂掺杂。
21.如权利要求15所述的薄膜晶体管，其中所述源区是n型掺杂，所述漏区是n型掺杂，所述有源沟道是p型掺杂，并且所述多个区域利用n型掺杂剂掺杂。
22.如权利要求15所述的薄膜晶体管，其中所述源区是p型掺杂，所述漏区是p型掺杂，并且所述有源沟道是n型掺杂。
23.一种半导体电元件，包括：
沉积在不导电衬底上的包含由晶界分开的晶粒的薄膜半导体结构；以及
至少一个形式为线的掺杂区，所述线桥接晶粒并且连接相邻的部分晶粒，所述掺杂区设置成横过电流方向。
24.如权利要求23所述的半导体元件，其中所述形式为线的掺杂区连续跨过所述半导体薄膜。
25.一种半导体结构，包括：
包含由晶界分开的晶粒的多晶半导体层；以及
多个导电区，在所述半导体结构内，所述导电区跨越所述晶界连接晶粒，并且所述导电区具有比所述晶粒的尺寸中的最大尺寸小的最小尺寸。
26.如权利要求25所述的结构，其中所述掺杂区通过离子注入形成。
27.如权利要求25所述的结构，进一步包括至少两个载流接触，所述载流接触连接到所述半导电层，并且被所述导电区域分开，所述区域通过掺杂所述层的一部分形成；并且所述接触之间的电流由栅电极控制。
28.一种操作薄膜晶体管的方法，包括如下动作：
利用控制端控制第一和第二源/漏区之间的载流子通过多晶半导电区域的流动；以及
利用不连接到所述源/漏区的导电带在沿所述半导电区域的长度的多个点平衡跨过所述半导电区域的宽度的电压，
其中所述导电带的间隔小于所述半导电区域中的晶粒尺寸。
29.如权利要求28所述的方法，其中所述平衡动作由所述半导电区域的一部分实现，所述半导电区域的一部分与所述半导电区域的其它部分的掺杂不同。
30.如权利要求29所述的方法，其中所述控制端是绝缘栅。
31.如权利要求29所述的方法，其中所述源/漏、以及所述半导电区都由低温多晶的公共层形成。
32.一种操作薄膜晶体管的方法，包括如下动作：
利用控制端控制源和漏区之间的载流子通过多晶半导电区域的流动，所述多晶半导电区域包括被包含缺陷态的晶界分开的晶粒；以及
利用不连接到所述源和漏的导电带在沿所述半导电区域长度的多个点平衡跨越所述半导电区域的宽度的电流平均密度。
33.如权利要求32所述的方法，其中所述平衡动作由所述半导电区域的一部分实现，所述半导电区域的一部分与所述半导电区域的其它部分的掺杂不同。
34.一种形成多晶薄膜半导体的方法，包括以下步骤：
形成多晶薄膜；以及
跨越所述膜制造多个导电线，所述导电线放置成垂直预期电流，所述导电线彼此平行并且宽度小于10微米、间隔小于10微米；以及
其后形成控制端，所述控制端覆盖所述导电线中的多个并且与之绝缘。
35.如权利要求34所述的方法，进一步包括掺杂所述多晶薄膜以形成所述导电线的步骤。
36.如权利要求34所述的方法，其中所述掺杂工艺利用使用掩模的光刻法。
37.如权利要求34所述的方法，其中所述掺杂工艺利用使用两个相干激光束的光学干涉的光刻法。
38.如权利要求34所述的方法，其中所述掺杂工艺利用聚焦离子束的光栅逐行扫描。
39.一种形成薄膜晶体管的方法，包括以下步骤：
在不导电衬底上形成半导电薄膜；以及
在所述半导电薄膜中掺杂一个或多个横穿区域以形成高电阻半导电薄膜和低电阻半导电膜的交替线，
其中所述线的间隔小于所述半导电薄膜中的晶粒尺寸。
40.如权利要求39所述的方法，进一步包括以下步骤：
采用大面积光栅制造技术或电子束直接写入来图案化具有所述掺杂的横穿区域的半导电薄膜以形成有源区，并且电流的方向垂直所述横穿区域；
在所述有源区上沉积绝缘层以在所述有源区的顶部形成栅，并且所述栅被图案化以覆盖除了所述沟道的两端以外的整个有源沟道，所述沟道的两端被用作薄膜晶体管的源和漏；以及
图案化所述绝缘层以提供到所述源和漏的电接触。
41.如权利要求39所述的方法，进一步包括如下步骤：通过离子掺杂所述源和漏区，之后激活源和漏。
42.一种形成薄膜晶体管的方法，包括以下步骤：
在不导电衬底上形成半导体薄膜；并且
利用大面积光栅制造技术或电子束直接写入机器在所述半导电薄膜中掺杂一个或多个横穿区域以图案化具有掺杂横穿区域的半导体薄膜以形成有源区；电流垂直每个所述横穿区域而流动。
43.如权利要求42所述的方法，进一步以下步骤：
掺杂所述有源区的两端以形成源和漏；
在有源区上沉积绝缘层以在有源区的顶部上形成栅，来调制源和漏之间的电流；以及
图案化所述绝缘层来暴露源和漏以便制造到所述源和漏的电接触。
44.一种形成薄膜晶体管的方法，包括以下步骤：
通过光刻制造半导电材料的有源区以在不导电衬底上形成薄膜沟道；
掺杂所述有源区的一个或多个横穿区域，以形成以高电阻区域为边界的低电阻区域，其中电流的方向垂直所述横穿区域；
在所述有源区上沉积绝缘层以形成有源沟道。
45.如权利要求44所述的方法，进一步包括在所述有源区的顶部形成栅的步骤，并且所述栅被图案化以覆盖除了所述有源沟道的两端以外的整个有源沟道，所述有源沟道的所述两端被用作薄膜晶体管的源和漏。
46.一种形成薄膜晶体管的方法，包括以下步骤：
通过光刻以不导电衬底上的薄膜沟道的形式制造半导电材料的有源区；
掺杂所述有源区的两端以形成源和漏；并且
利用相同的掺杂剂掺杂所述有源区的一个或多个横穿区域，其中所述横穿区域放置成垂直主电流的方向，并且在相同的光刻步骤中执行所述源和漏以及横穿区域的掺杂；以及
制造栅电极，所述栅电极与所述薄膜沟道绝缘并且覆盖源和漏区之间的整个区域(包括掺杂区域和原始区域)。
47.一种形成薄膜晶体管的方法，包括以下步骤：
形成图案以在不导电的衬底上制造栅；
在所述栅上沉积绝缘层；
在所述绝缘层上形成半导电薄膜；以及
在所述半导电薄膜中掺杂一个或多个横穿区域，所述横穿区域的间隔小于所述半导电薄膜中的晶粒尺寸。
48.如权利要求47所述的方法，进一步包括以下步骤：
图案化具有掺杂的横穿区域的半导电薄膜以形成有源区，所述横穿区域放置成垂直电流的方向；以及
掺杂所述有源区的两端以形成源和漏。
49.一种形成薄膜晶体管的方法，包括的步骤为：
形成并且图案化不导电衬底上的栅；
在所述栅上沉积绝缘层；以及
通过在半导电薄膜中掺杂一个或多个横穿区域在绝缘层上形成所述半导电薄膜，并且
图案化具有所述掺杂的横穿区域的所述半导电薄膜以形成有源区，所述横穿区域垂直电流的方向，
其中所述横穿区域的间隔小于所述半导电薄膜中的晶粒尺寸。
50.如权利要求49所述的方法，进一步包括在有源层上沉积掺杂半导电层的步骤，所述掺杂的半导电层被用作所述薄膜晶体管的源和漏。
51.如权利要求49所述的方法，进一步包括图案化掺杂半导电层作为所述薄膜晶体管的源和漏的步骤。
52.一种形成薄膜晶体管的方法，包括以下步骤：
首先在不导电衬底上形成并且图案化薄膜晶体管的栅；
在所述栅上沉积绝缘层；
在所述绝缘层上形成半导电薄膜；
通过光刻图案化半导电材料的有源区以在所述绝缘层上形成薄膜沟道；以及
掺杂有源区的一个或多个横穿区域，其中电流垂直源和漏之间的横穿区域流动，
其中所述横穿区域的间隔小于所述半导电薄膜中的晶粒尺寸。
53.如权利要求52所述的方法，进一步包括以下步骤：掺杂所述有源区的两端以形成源和漏；以及在相同的光刻步骤中掺杂所述源和漏以及所述横穿区域。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299863B2 (en) 2008-05-07 2016-03-29 The Hong Kong University Of Science And Technology Ultrathin film multi-crystalline photovoltaic device
DE102008054219A1 (de) * 2008-10-31 2010-05-06 Osram Opto Semiconductors Gmbh Organisches strahlungsemittierendes Bauelement und Verfahren zur Herstellung eines organischen strahlungsemittierenden Bauelements
US10811160B2 (en) 2011-05-27 2020-10-20 Toyota Motor Engineering & Manufacturing North America, Inc. Method of producing thermoelectric material
US9847470B2 (en) 2011-04-26 2017-12-19 Toyota Motor Engineering & Manufacturing North America, Inc. Method of producing thermoelectric material
US10672966B2 (en) 2011-05-27 2020-06-02 Toyota Motor Engineering & Manufacturing North America, Inc. Method of producing thermoelectric material
CN202405261U (zh) * 2011-08-23 2012-08-29 广东中显科技有限公司 一种掩膜金属诱导晶化的多晶硅薄膜
CN103137484A (zh) * 2011-11-30 2013-06-05 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管的制造方法
CN103137664A (zh) * 2011-11-30 2013-06-05 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管
WO2013078641A1 (zh) * 2011-11-30 2013-06-06 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管及其制造方法
CN103762165A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管的简化制造方法
CN103762171A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种多晶硅薄膜的制造方法
CN103762312A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 顶栅薄膜晶体管及其制造方法
CN103762313A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种顶栅薄膜晶体管的制造方法
CN103762170A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种搭桥晶粒多晶硅薄膜的制造方法
CN103762168A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 底栅薄膜晶体管的制造方法
CN103762169A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种底栅薄膜晶体管及其制造方法
CN103762167A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种搭桥晶粒多晶硅薄膜晶体管及其制造方法
CN103762166A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 精确对准的搭桥晶粒多晶硅薄膜晶体管的制造方法
CN103779206A (zh) * 2011-12-31 2014-05-07 广东中显科技有限公司 一种搭桥晶粒多晶硅薄膜晶体管及其制造方法
CN103258855A (zh) * 2012-02-20 2013-08-21 广东中显科技有限公司 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法
US9214568B2 (en) * 2012-12-12 2015-12-15 The Hong Kong University Of Science And Technology Thin film transistor with two-dimensional doping array
CN103123902A (zh) * 2013-01-16 2013-05-29 京东方科技集团股份有限公司 半导体层结构、多晶硅薄膜晶体管、制作方法、显示装置
CN103325688A (zh) * 2013-06-17 2013-09-25 深圳市华星光电技术有限公司 薄膜晶体管的沟道形成方法及补偿电路
KR102204755B1 (ko) 2014-11-28 2021-01-19 삼성디스플레이 주식회사 표시 장치의 박막 트랜지스터 제조 방법
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
CN104900532B (zh) 2015-06-15 2018-10-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN105304500B (zh) * 2015-10-26 2018-01-30 深圳市华星光电技术有限公司 N型tft的制作方法
CN106876479B (zh) * 2017-04-19 2020-03-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板
CN108365095A (zh) * 2017-09-30 2018-08-03 广东聚华印刷显示技术有限公司 薄膜晶体管及其制备方法
CN109713043A (zh) 2017-10-25 2019-05-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、电子装置
CN115241278A (zh) * 2022-07-08 2022-10-25 武汉华星光电技术有限公司 半导体器件和电子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5783047A (en) * 1980-11-10 1982-05-24 Matsushita Electric Ind Co Ltd Polycrystalline semiconductor resistor
JPH0240A (ja) * 1987-10-15 1990-01-05 Konica Corp 高コントラストハロゲン化銀写真感光材料
JPH0536918A (ja) * 1991-07-29 1993-02-12 Hitachi Ltd 半導体集積回路装置
JPH06104438A (ja) * 1992-09-22 1994-04-15 Casio Comput Co Ltd 薄膜トランジスタ
US6884698B1 (en) * 1994-02-23 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with crystallization of amorphous silicon
JP3326015B2 (ja) * 1994-07-14 2002-09-17 株式会社半導体エネルギー研究所 薄膜半導体装置
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US6066547A (en) * 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
JP4436469B2 (ja) * 1998-09-30 2010-03-24 三洋電機株式会社 半導体装置
JP2000286419A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 薄膜トランジスタおよびその製造方法
JP3626102B2 (ja) 2001-01-18 2005-03-02 株式会社半導体エネルギー研究所 集積回路の作製方法
KR100454751B1 (ko) * 2002-10-21 2004-11-03 삼성에스디아이 주식회사 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법
JP4744059B2 (ja) 2002-11-22 2011-08-10 シャープ株式会社 半導体薄膜、半導体薄膜の形成方法、半導体装置およびディスプレイ装置。

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