CN101529578B - 用于转移在具有空位团的基片中形成的薄层的改进方法 - Google Patents
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Abstract
本发明提供了用于形成半导体结构体的方法和由该方法获得的结构体，所述结构体包括转移自供体基片的层，其中所获得的结构体在缺陷方面具有改善的品质。例如，通过以下方法能够形成绝缘体上的半导体(SeOI)结构体，所述方法包括：提供具有空位团的第一密度的供体基片(1)；-提供绝缘层(3)；将薄层(10)从所述供体基片(1)转移到其上具有所述绝缘层(3)的支持基片(2)；整治经转移的所述薄层(10)从而将所述空位团的第一密度降低到第二密度；并且所述方法的特征在于所述提供绝缘层(30)的步骤包括提供与经转移的所述薄层(10)接触的阻氧层(4)，所述阻氧层限制氧在所述整治期间向所述薄层的扩散。
Description
技术领域
本发明的一般领域属于半导体加工和半导体材料领域。本发明的具体应用领域涉及绝缘体上的半导体材料以及半导体结构体的加工速度、效率和质量的改善。
背景技术
本发明涉及通过将半导体材料的薄层从供体基片转移到支持基片以形成结构体的方法。一个应用领域属于诸如绝缘体上的硅(SOI)结构体等绝缘体上的半导体(SeOI)结构体的领域，其提供了可作为用于电子器件、光学器件和光电子器件的基片的结构体。所形成的SeOI结构体包括插入在由半导体材料制成的薄层和支持基片之间的绝缘层。这一类型的方法的例子有SMART CUTTM型方法。这些方法至少对应于本发明的一些实施方式。
利用SMART CUTTM法生产SeOI结构体、尤其是其中的薄层特别薄(通常小于400nm)的SeOI结构体需要使用不具有任何空位团(例如已知为晶体原生颗粒或COP)形式的生长缺陷的初始供体基片。空位团在供体基片体中的存在会产生尺寸大于最终SeOI结构体的薄层厚度的缺陷。由于形成于SeOI结构体的包含一个所述缺陷的部分中的元件将不可使用，所以得到的这些“贯通”缺陷是致命的缺陷。因此这些贯通缺陷的存在是控制将产生在最终结构体上的元件的质量的参数。因此，关键要尽量减少这些贯通缺陷的存在。显而易见，可以理解的是如果薄层的厚度“薄”到使空位团的尺寸相比于该层的厚度相当大，则所述缺陷的问题就非常重要。
已经在过去被经常使用的、用来限制SeOI基片中的贯通缺陷的数量的一种方案是使用具有极高结晶质量并具有低密度COP的初始基片。
初始基片通常通过切割由CZ法(柴氏拉晶法(Czochralski pulling))获得的晶锭(ingot)而形成。对于拉制速度和晶锭冷却速率的控制提供了用来减少空位团类缺陷的数量的方法。因此，通常通过切割由下述CZ(柴氏拉晶)法所获得的晶锭来形成几乎没有COP的初始基片，所述CZ(柴氏拉晶)法使用非常特殊的拉制条件，尤其是进行非常慢的拉制(该拉制也被称为“极慢拉制”，所获得的晶体由于缺陷数量极低而被本领域技术人员称为近完美晶体)。
通过切割由更简单的和/或更快速的拉制工序所获得的晶锭而形成的基片相比之下具有更多的空位团并因而被认为不符合目标应用领域(例如光学、电子或光电子)的限制条件。
例如，通过切割近完美晶体而形成的基片通常具有0.045COP/cm2～0.075COP/cm2的COP(大于0.1μm)密度(等同于在下述晶片中有30～50个大于0.1μm的COP，所述晶片直径为300mm，除去晶片周围5mm的区域，面积为660cm2)，所述近完美晶体是通过以小于0.5mm/分钟的速度的“极慢拉制”型拉制而获得的。相比之下，以比“极慢拉制”型拉制快1.2倍～1.5倍的速度、利用标准拉制获得的基片将具有1.5COP/cm2～4.5COP/cm2的COP(大于0.1μm)密度(等同于在直径为300mm的晶片中有1000～3000个大于0.1μm的COP)。
应该注意的是拉制过程中的晶锭冷却速率是影响结晶质量的另一个因素。实际上，较高的冷却速率(称为“快冷”的拉制)会增加缺陷的密度。因此通过切割由“快冷”型拉制所获得的晶锭而得到的基片也不符合本发明的应用领域中的限制条件。
优质基片(通过CZ“极慢拉制”型拉制获得的几乎没有COP的近完美晶体)的生产效率明显低于应用更简单和/或更快速的拉制工序生产基片的效率。因而通过“极慢拉制”型拉制生产近完美晶体花费巨大；因此其成本通常比通过标准CZ拉制所获得的基片的成本高30％。
应该注意的是已经提出的还有将经预先热处理的标准基片在制造SOI结构体的工序中用作初始基片以减少COP的数量。然而，应用这种预先热处理不能令人满意。这种处理改变了初始基片的表面性质(尤其是增加了其表面粗糙度)，因此在将初始基片与支持基片结合的过程中可能出现问题(尤其是结合质量的劣化)。此外，这种预先的热处理能够产生“滑移线”型缺陷或氧沉积物，这可能损害通常用于SMART CUTTM型方法中的初始基片的再循环。
为了改善半导体结构体的空位团特性，受让人在US 2006/0172508中提出了形成绝缘体上的半导体结构体的方法，其中提供了具有空位团的第一密度的供体基片；并且其中将薄层从供体基片转移到支持基片，并对该经转移的薄层进行整治(cure)从而将空位团的第一密度降低为空位团的第二密度。
具体而言，经转移的所述薄层的整治可包括对结构体施用热退火。
US 2006/0172508的方法显著降低了通过将半导体材料的薄层从供体基片转移到支持基片而制造的基片的价格成本、尤其是SeOI基片的价格成本。更具体而言，US 2006/0172508的方法使得能够在SMART CUTTM型转移工序中使用通过切割由CZ拉制(比“极慢拉制”型拉制更有成本效率)所获得的晶锭而形成的初始基片来获得近完美晶体，并同时保持了符合所设想的应用的薄层的晶体质量，而不会遇到因使用上述的预先热处理技术而引起的任何结合或再循环类型的问题。
然而本申请的发明人已经证明US 2006/0172508的方法中的整治步骤、通常是热退火可能具有某些局限性。
通常空位团是这样的孔穴：大小为数百埃～数千埃，内壁涂覆有氧化硅薄膜。并且在整治步骤的热退火起效之前需要将这一涂层溶解。
但看来整治步骤的热退火具有副效应，所述副效应与薄层深处中的氧浓度的热平衡有关。实际上热退火可能引起氧、尤其是存在于绝缘包埋层(例如氧化硅层)内的氧向薄层扩散并迁移到空位团的内壁。
除了可能使薄层变薄外，通过US 2006/0172508的方法，氧、尤其是包埋层的氧向薄层自由面的这种扩散可以降低空位团的消解效能。
因此有利的是提供具有更有效的空位团消解的改善方法，至少提供例如用于形成具有改善的缺陷特性和加工效率的SeOI结构体的改善方法。
发明内容
根据本发明的原则，提供了用于形成绝缘体上的半导体结构体的方法、以及由该方法得到的结构体，所述结构体具有改善的空位团消解特性。
例如可以提供形成绝缘体上的半导体结构体的如下方法：其中，提供具有空位团的第一密度的供体基片，提供绝缘层，将薄层从所述供体基片转移到其上具有所述绝缘层的支持基片，整治该经转移的薄层从而将空位团的第一密度降低到第二密度，并且提供与该经转移的薄层相接触的阻氧层作为该绝缘层的一部分，在所述整治过程中所述阻氧层限制氧向所述薄层的扩散。
以下列出的是本发明的一些优选的但非限制性的方案：
-所述绝缘层由阻氧层构成，在转移之前将所述阻氧层提供在所述供体基片表面上或所述支持基片表面上；
-提供绝缘层的步骤进一步包括在所述支持基片和所述阻氧层之间插入包埋层，从而使所述绝缘层同时包含所述包埋层和所述阻氧层；
-在所述支持基片表面上提供所述绝缘层；
-通过所述支持基片表面的热氧化来提供绝缘层；
-通过在所述支持基片表面上的沉积来提供所述绝缘层；
-在设置于所述支持基片上的所述绝缘层上提供所述阻氧层，并且
将所述薄层从所述供体基片转移到所述阻氧层上；
-将所述阻氧层提供在所述供体基片的表面上；
-将所述阻氧层连同所述薄层一起转移到所述支持基片上；
-向所述支持基片表面上提供所述绝缘层；
-在所述阻氧层上提供所述绝缘层；
-将所述阻氧层和所述绝缘层连同所述薄层一起转移到所述支持基片上；
-通过沉积氮化硅层来提供所述阻氧层；
-通过等离子体增强化学气相沉积来进行所述沉积；
-通过将热退火应用于转移后所获得的结构体来进行所述整治；
-在非氧化氛围下进行所述热退火；
-在含有纯氢、纯氩或氢和氩的混合物的氛围下进行所述热退火；
-所述热退火是快速热处理(RTP)，或者在炉中进行；
-所述热退火是在含有氢和氯化氢的氛围中进行的平滑退火；
-该方法进一步包括在所述供体基片中提供弱化区来界定待转移的薄层，将所述供体基片、阻氧层、绝缘层和支持基片结合在一起，并在所述弱化区分离所述供体基片；
-通过切割以至少0.75mm/分钟的速度拉制而成的晶锭来形成所述供体基片；
-所述供体基片具有小于0.01/cm2的空位(大于0.14μm)的第一密度，并且在整治所述经转移的层之后具有小于或等于0.075/cm2的第二密度；
-所述供体基片具有大于1.5/cm2的空位(大于0.2μm)的第一密度，并且在整治所述经转移的层之后具有小于或等于0.075/cm2的第二密度；
-该方法进一步包括从所述供体基片分离附加薄层用以在其中形成电路。
附图说明
通过后续的详细描述并结合附图，可以使本发明的特征、其性质和各种优势变得清晰，所述附图中：
图1a-1f代表本发明的方法的第一实施方式的步骤，其中，在转移薄层之前，在支持基片表面上提供包埋层，并且在供体基片表面上提供阻氧层；
图2a-2f代表本发明的方法的第二实施方式的步骤，其中，在转移薄层之前，在支持基片表面上提供包埋层，并且在包埋层上提供阻氧层；
图3a-3f代表本发明的方法的第三实施方式的步骤，其中，在转移薄层之前，在供体基片表面上提供阻氧层，并且在阻氧层上提供包埋层。
具体实施方式
本发明涉及绝缘体上的半导体结构体的形成方法。在一些实施方式中，本发明具体涉及SMART CUTTM型转移方法，其主要步骤如下。
参考不同附图，在SMART CUTTM型转移方法中，供体基片1由形成薄层10的半导体材料制成，对供体基片1进行物质注入(由箭头6表示)从而在供体基片1的厚度内产生弱化区60。随后使供体基片1的经受注入的面与支持基片2紧密接触。接着使供体基片在弱化区的平面分离，致使部分供体基片由此被转移到支持基片上，从而在支持基片上形成薄层10。
当制造SeOI结构体时，在薄层和支持基片之间插入绝缘层30。
本发明的情况与US 2006/0172508相似。具体来说，不必通过切割具有近完美晶体质量的晶锭(“近完美晶体”)来形成供体基片，所述具有近完美晶体质量的晶锭是由“极慢拉制”型CZ拉制获得的。相反，在一个有利的实施方式的情况中，可以通过切割这样的半导体材料的晶锭来形成供体基片：所述半导体材料的晶锭通过拉制获得，该拉制产生的空位团的平均大小小于通过切割由慢速拉制所获得的晶锭而形成的近完美基片中存在的团的平均大小。
根据一个可能的实施方式，本发明的方法包括制备供体基片的预先步骤，该预先步骤包括：通过拉制来制造半导体材料的晶锭的操作，该拉制产生的空位团的平均大小小于通过慢速拉制所获得的近完美晶体中存在的团的平均大小；和在这一晶锭中切割出供体基片的操作。上述拉制模式与“极慢拉制”型拉制相比所具有的优势是费用较低。例如，这一类型的拉制模式包括快速CZ拉制或快速冷却从而获得通常被称为“低缺陷晶体”的晶体或被称为“标准晶体”的晶体。
根据一个有利的实施方式，可以在拉制用于得到供体基片的晶锭时进行氮掺杂。这一类型的氮掺杂能够有助于整治步骤(后文中将详细描述)从而将COP从经转移的薄层去除。实际上晶锭的氮掺杂提供了产生更小COP(虽然具有更大密度)的方法，更易于通过热处理而被整治。优选的是，在拉制晶锭的过程中进行的氮掺杂适合引入1014氮原子/cm3～5×1015氮原子/cm3。
根据一个有利的实施方式，支持基片也以用于供体基片的上述方式来制备，具体而言是通过切割由标准CZ拉制所形成的晶锭来制备。支持基片也可以进行氮掺杂。
关于COP的大小和COP的密度随着根据CZ方法的半导体材料的晶锭的拉制速率和/或冷却速率的变化，可以参考附图1和US 2006/0172508的相应描述。概括来说，由标准拉制或快速拉制所获得的晶锭切割出的基片具有高密度的小COP，而由慢速拉制或极慢拉制所获得的晶锭切割出的基片具有低密度的大COP。因此，对拉制速度的控制提供了控制COP的大小和密度的方法。同样的是，对晶锭冷却速率的控制提供了控制COP的大小和密度的方法。因此，晶锭的快速冷却降低了缺陷的大小但增加了缺陷的密度。
在本说明书的其余部分，我们将使用这样的拉制实例：该拉制产生的空位团的平均大小小于近完美晶体(例如由“快速拉制”型拉制所获得的)中存在的团的大小。应该理解的是本发明不限于这一拉制模式，而是可以经扩展从而包含任何拉制模式，并且有利的是任何拉制模式均可以获得具有重要数量COP的基片，但比用于获得近完美晶体基片的拉制更经济。
因此，通过CZ“快速拉制”型拉制制备支持基片提供了具有高密度的小COP的初始基片，所述CZ“快速拉制”型拉制比“极慢拉制”型拉制要廉价得多。
当通过快速拉制型CZ法(与极慢拉制相对)制造供体基片，并且假设在薄层转移之前所述供体基片未经历可增加COP的大小的步骤时，薄层在刚转移到支持基片上之后不会具有可能产生贯通缺陷的COP。由于快速拉制形式，供体基片将只具有小COP(虽然密度大)，这些小COP不可能穿透经转移的薄层的整个厚度。然而，在SMART CUTTM型转移工序的过程中常规进行的一些操作会增加COP的大小，从而引起贯穿缺陷的形成。例如氧化、碱性清洁和抛光尤其是通过在各个方向上蚀刻COP的壁而作用于COP并增大它们的大小。
因此，在制造根据本发明的SeOI基片的情况中，为了避免形成贯穿缺陷，在转移之前供体基片不经历任何可能增加COP的大小从而产生贯穿缺陷的步骤(例如氧化、碱性清洁和抛光)。
当将SMART CUTTM法常规地用于制造SeOI型基片时，供体基片在经受物质注入之前通常要经历热氧化从而形成在转移后插入在薄层和支持基片之间的绝缘层。供体基片氧化步骤消耗供体基片表面上以及COP壁上的材料。随后COP的大小以与所产生的氧化物的厚度相同的数量级增加。另外，在材料消耗的情况中，热氧化的效果是整合COP体，其随后会被转移到表面。因此，对于SeOI基片的常规实施方式，在供体基片转移之前COP的大小会由于热氧化而增加，从而引起转移后的贯穿缺陷。另一方面，就像已经提及的，由于快速拉制只产生小COP(或者更准确来说所产生的大于约0.14μm的COP的密度小于0.01/cm2，这等同于对于300mm的晶片只有少数COP大于0.14μm)，因此在转移之前不进行供体基片的氧化(或者更广泛而言，在转移前不使用任何会增加COP大小的操作)的情况下，COP通常将不会大到足以在转移后立即形成贯穿缺陷。
在制造本发明的SeOI的情况中，为了避免形成贯穿缺陷，在转移前不对供体基片进行任何会增加COP大小的操作。
具体来说，不通过上述的对供体基片进行热氧化来常规地形成绝缘层。因此，根据本发明的方法在转移之前包括形成绝缘层的步骤，所述绝缘层是以不增加存在于所述薄层中的空位团的大小的方式形成的。
根据本发明并参考附图，提出了用于形成SeOI结构体的方法，该方法采取了提供绝缘层30的步骤，所述步骤包括提供与经转移的薄层10相接触的阻氧层4。
根据以下所提出的第一、第二和第三实施方式，提供绝缘层30的步骤进一步包括提供插入在支持基片2和阻氧层4之间的包埋层3，从而使绝缘层30同时包含包埋层3和阻氧层4。
根据另一实施方式，绝缘层30由阻氧层4组成，所述阻氧层在转移之前被提供在供体基片的表面上或支持基片的表面上。
如图1a-1f和图2a-2f所示，根据第一种和第二种可能的实施方式，在支持基片2上提供包埋层3。
可以例如通过热氧化支持基片(而不是供体基片)来形成包埋层3。
还可以通过在供体基片上沉积来形成包埋层3。例如，可以利用低压化学气相沉积(LPCVD)技术来进行这一类型的沉积，例如在低温并且在含有TEOS(四乙基正硅酸盐Si(OC2H5)4)前体的氛围中，或者在高温(高温氧化物HTO)并且在含有硅烷和氧的氛围中进行所述沉积。还可以利用等离子体增强化学气相沉积(PEVCD)技术来进行这一类型的沉积，该技术与LPCVD技术相比可以在更低的温度使用。
沉积在支持基片上的包埋层3不限于氧化物层(例如SiO2层)，而可扩展到所有类型的防护层(insulting layer)，尤其是在SeOI的制造领域中通常使用的防护层，例如金刚石层或氮化硅层(例如Si3N4层)。
如图3a-3f所示，根据第三种可能的实施方式，可以在供体基片1的侧面上提供包埋层3。然而在这种情况中，包埋层3不直接形成在支持基片的表面上。实际上将阻氧层4提供在供体基片的表面上，从而使其插入在包埋层3和供体基片1之间(见图3d)。
因而在该第三种实施方式中，在阻氧层4上例如通过沉积形成包埋层3。可以利用LPVCD技术在含有TEOS前体的氛围下进行沉积，例如如WO 2006/029651中所示。
与第一种和第二种实施方式相同，在这第三种实施方式的情况中沉积在阻氧层4之上的包埋层3不限于氧化物层(例如SiO2层)，而可扩展到所有类型的防护层，尤其是在SeOI的制造领域中通常使用的防护层，例如金刚石层或氮化硅层(例如Si3N4层)。
根据本发明的第一、第二和第三实施方式的方法还包括提供阻氧层4的步骤，在转移之后所获得的SeOI结构体20中，阻氧层4插入在经转移的薄层10和包埋层3之间。更确切而言，这一阻氧层4是由经选择具有低氧扩散率的材料制成的，从而使该层4形成对氧扩散的“屏障”。
在第一和第三实施方式中，在供体基片1的表面上提供阻氧层4(分别见图1d和图3d)。
在第二实施方式中，在设置于支持基片2上的包埋层3上提供阻氧层4(见图2c)。
例如可通过沉积(沉积在供体基片1上，或者沉积在设置于支持基片2之上的包埋层3上)来提供阻氧层4，可以通过LPVCD进行这一沉积。
阻氧层4优选是氮化硅层(SixNy层)，例如由于其低氧扩散率而周知的材料Si3N4层。
此前已经讨论过另一实施方式，根据该实施方式，绝缘层30由阻氧层4组成。需要提到的是该实施方式能够被视为第二和第三实施方式的变体，根据所述实施方式，阻氧层4和包埋层3由相同材料(例如氮化硅)制成。
具体而言，在这一变体的情况中，可以同时进行提供阻氧层4的步骤和提供包埋层3的步骤，例如通过将氮化硅以LPVCD沉积在支持基片上(第二实施方式)或供体基片上(第三实施方式)，从而使阻氧层4和包埋层3形成单一层(绝缘层30)。
现在回到对本发明优选实施方式的SMART CUTTM型转移法的概括性描述，使支持基片经受适合在其厚度内产生弱化区60的物质注入(在图1d、2d和3d上以箭头6表示)。
需注意的是在其中将包埋层3提供在已设置于供体基片2之上的阻氧层4上的第三实施方式中，可以通过叠层{包埋层+阻氧层}来进行所述物质注入(见图3d)。在这一情况中，包埋层3能够发挥保护层的作用来保护在其上进行注入的供体基片的表面。
根据一种可能的实施方式，在注入前将这样一种包埋层如此沉积在供体基片上从而发挥保护层的作用，然后在注入之后、在将供体基片和支持基片接触放置之前将其移除。
在该第三实施方式中，还可以通过阻氧层4进行注入，注入后将包埋层3提供在阻氧层42上。
作为上述的本发明的可能实施方式的变体，可以使用其它注入技术(数种物质的共注入，通过等离子体注入)和/或其它薄层转移技术。
另外，大COP(通常大于约0.14μm)的准缺失(quasi-absence)提供了转移无缺陷层的方法，所述无缺陷层比通常能够转移的层(当供体基片具有大的缺陷时)更薄。薄层中存在的“贯通”缺陷与供体基片中的COP的大小直接有关。
因此，在本发明的情况中，可以调节注入参数从而转移厚度约等于或大于0.15μm的层。
回到对本发明的可能实施方式的描述，接下来使供体基片和支持基片紧密接触(见图1e、2e和3e)，随后在弱化区60的平面将供体基片分离。于是部分供体基片被转移到支持基片上从而在支持基片2上形成薄层10(见图1f、2f和3f)，绝缘层30插入在支持基片和经转移的薄层10之间，阻氧层4与经转移的薄层10相接触。
可以通过对接触在一起的基片的一面或两面进行等离子体活化处理来促进结合。如果通过共注入来获得弱化区60，则所述处理尤其有利，在一些情况中共注入能够使结合步骤更敏感。
应该注意的是，在使表面紧密接触之前可以使用用于清洁供体基片和支持基片的将相互接触的面的处理，来强化结合能。然而，这样的清洁处理在本发明的情况中仅适于提供经处理面的降低的蚀刻，因而对COP只有有限的影响(尤其是当清洁图2d的裸露供体基片时)。可以通过RCA湿法清洁型的化学表面处理来进行清洁。可以控制这种RCA处理的侵蚀性从而只产生少量蚀刻，所述控制例如通过监控化学浴温度、暴露时间或产物浓度来进行。尤其是，值得一提的是经受清洁处理的面的蚀刻速率是有限的(每分钟数埃)，因此，能够调节清洁处理从而只引起少量的蚀刻。
关于支持基片和供体基片的清洁和结合，例如可以参考Electrochemical Society Proceedings，Vol.2001-3中的O.Rayssac等的题为“From SOI to SOIM technology；Application for specific semiconductorprocesses”的文章，该文展示了通过使(SiO2/Si3N4)、(Si3N4/Si3N4)、(Si3N4/Si)和(Si/SiO2)表面接触而结合的结构体。
还应该注意的是可以对氮化硅层进行作为表面预备步骤的化学机械步骤从而使得能够适当地结合。
与US 2006/0172508的方法相似，根据本发明的方法也包括在转移之后整治存在于经转移的薄层10中的空位团(或COP)的步骤。这一整治步骤优选在转移后立即进行，并且在任何情况中均优选在会增加COP的大小的任何操作(例如薄层的牺牲氧化)之前进行。
根据一个可能的实施方式，通过对转移后所获得的结构体进行热退火来执行这一整治步骤。这一步骤能够整治从供体基片转移到支持基片的具有小COP的薄层。
通过例如在非氧化性氛围下的退火能够整治厚度至多为5μm的层中存在的COP。于是存在于该层体积中的间隙原子的高迁移率使得晶体在COP处重建，由此消除了这些COP。例如，在非氧化氛围下(例如在中性和/或还原性氛围下，尤其是在含有氩和/或氢的氛围下)对分离后获得的结构体的这种退火可以是高温RTP(快速热处理)退火，其中对转移后获得的结构体单独热处理，也可以是在炉中进行的、成批处理不同结构体的热退火。
RTP退火可以是在含有纯氢、纯氩或氢/氩混合物的氛围下进行的RTA(快速处理退火)型退火。退火温度通常为1050℃～1250℃，并且退火的持续时间通常少于60秒。炉中的退火可以在含有纯氢、纯氩或氢/氩混合物的氛围下于900℃～1200℃的温度进行数小时。
热退火的另一个实例是在含有氢和氯化氢的氛围下进行的平滑退火，例如公开的美国专利申请US2002/090818中所提出的。
这一类型的平滑退火可以是RTA型快速退火，也可以是外延设备型退火(持续时间为数秒～数分钟)，于是单独处理分离之后所获得的结构体。可以在炉中进行平滑退火(以数小时的量级)，于是可以成批处理不同的结构体。
通过热退火的这种整治的热预算(具体而言，即退火时间和温度)取决于根据所选的退火类型、COP的大小(就像我们已经在上面看到的，其特别是取决于拉制速率和冷却速率)、薄层的厚度和是否进行氮掺杂。应该注意的是当COP较小时整治退火更有效。
同样需注意的是这些退火操作还对薄层的表面具有平滑效应(通过在平滑的非氧化性表面上重建晶体)。
因此随着这一热退火步骤，薄层中的COP的密度得以降低。
此外，在转移之后所获得的结构体20中，阻氧层4限制了氧、尤其是来自包埋层3(例如当包埋层3由氧化硅制成时)的氧在整治退火步骤完成时向薄层10的扩散。
因此来自包埋氧化物层的氧不会到达经转移的薄层10中的COP(尤其是COP的内壁)，从而增强整治步骤的COP消解效率。
还应该提到的是在绝缘层30由阻氧层4组成的实施方式的情况中，COP消解效率也得到增强，这是因为没有包埋层，氧不会从中向薄层10迁移。
另外，还证明了阻氧层4的有利之处在于其具有的蚀刻性质可不同于薄层10和/或包埋层3(如果有)和/或支持基片2的蚀刻性质。因此可进行优先的蚀刻操作，例如可以蚀刻阻氧层4的材料而不是薄层3的材料，等等。这样的优先蚀刻操作可用于设备形成的情况中，例如FinFet设备的形成。
还证明了阻氧层的有用之处是，一旦被加工，薄层就通过SOI晶片20与最终基片的结合而被转移到最终基片上。实际上，随后可以将初始支持晶片2机械研磨掉和/或化学蚀刻掉。在该情况中阻氧层还可以被用来与绝缘层相组合发挥有效的蚀刻终止层的作用。
SMART CUTTM型转移法的一个公认的优势是可以再循环供体基片，从而形成新的供体基片以用于新的活化层的形成和转移，或者用来制造新的支持基片。在本发明的情况中，该方法可以包括在薄层转移到支持基片上之后进行的供体基片的处理步骤，该步骤适合于使基片能够再循环(即在转移工序中对其再利用)。
这一处理步骤与US 2006/0172508中所述的相似。下面将概括地回顾该步骤是如何进行的。
根据第一实施方式，这一处理步骤适合于使供体基片能够再循环，从而使其能够被再次用作供体基片，并且该步骤的完成无需进行那些会增加该基片中存在的空位团的大小的操作。例如，这一处理步骤可以包括适合的抛光操作(CMP)和/或清洁操作，并以对COP的影响有限、不增加空位团大小的方式进行。
根据第二实施方式，该处理步骤适合于使供体基片能够再循环，从而使其在制造新的绝缘体上的半导体基片的过程中能够被用作支持基片。在这一情况中，处理步骤经设计以使表面条件恢复到与分子结合相容(通常需要小于5埃RMS的表面粗糙度)。在这一再循环处理步骤期间，必须将从经再循环的基片的厚度中去除的材料的量限制为小于10微米，从而使最终SeOI晶片(再循环后)的厚度保持在设定的厚度范围内(对于775微米晶片，通常为+/10微米)。在该第二实施方式的情况中，可以较自由地选择在再循环处理期间进行的操作。支持基片中COP的大小和密度对最终SeOI基片的质量只有有限的影响。因此，所用的基片的COP密度可以等于甚或大于初始基片中COP的密度(例如大于1.5COP/cm2甚或大于3COP/cm2；对于300mm晶片而言，其分别等同于大于1000COP甚或大于2000COP)。
显而易见，本发明不以任何方式受限于所描述的和所提出的实施方式，但本领域的技术人员能够添加多种变体或改变。
尤其是对于SOI基片的制造而言，供体基片显然是通过切割硅晶锭而形成的。
另外，本发明不限于CZ拉制法，而可以使用任何类型的晶锭拉制法。
最后，应该理解的是本发明不以任何方式受限于给定的晶片直径，并且适用于所有的晶片直径。
Claims (17)
1.一种形成绝缘体上的半导体结构体(20)的方法，所述方法包括：
-提供具有第一密度的空位团的供体基片(1)；
-提供绝缘层(30)；
-将薄层(10)从所述供体基片(1)转移到其上具有所述绝缘层(30)的支持基片(2)；
-整治经转移的所述薄层(10)从而将所述空位团的第一密度降低到第二密度；
所述方法的特征在于所述提供绝缘层(30)的步骤包括提供与经转移的所述薄层(10)接触的阻氧层(4)，所述阻氧层限制氧在所述整治期间向所述薄层的扩散，
其中，所述提供绝缘层(30)的步骤进一步包括提供包埋层(3)以使其插入所述支持基片(2)和所述阻氧层(4)之间，从而使所述绝缘层(30)同时包含所述包埋层(3)和所述阻氧层(4)。
2.如权利要求1所述的方法，其中，将所述包埋层(3)提供在所述支持基片(2)的表面上。
3.如权利要求1所述的方法，其中，通过所述支持基片(2)表面的热氧化来提供所述包埋层(3)。
4.如权利要求1所述的方法，其中，通过在所述支持基片(2)表面上的沉积来提供所述包埋层(3)。
5.如权利要求2～4中任一项所述的方法，其中，所述阻氧层(4)提供在所述包埋层(3)上，而所述包埋层(3)已提供在所述支持基片(2)上，并且将所述薄层(10)从所述供体基片(1)转移到所述阻氧层(4)上。
6.如权利要求1～4中任一项所述的方法，其中，通过沉积氮化硅层来提供所述阻氧层(4)。
7.如权利要求6所述的方法，其中，通过等离子体增强化学气相沉积(PECVD)来进行所述沉积。
8.如权利要求1～4中任一项所述的方法，其中，通过对所述转移后获得的结构体(20)进行热退火来进行所述整治。
9.如权利要求8所述的方法，其中，在非氧化性氛围下进行所述热退火。
10.如权利要求9所述的方法，其中，在含有纯氢、纯氩或氢和氩的混合物的氛围下进行所述热退火。
11.如权利要求10所述的方法，其中，所述热退火是快速热处理(RTP)，或者在炉中进行。
12.如权利要求9所述的方法，其中，所述热退火是在含有氢和氯化氢的氛围下进行的平滑退火。
13.如权利要求1～4中任一项所述的方法，所述方法进一步包括在所述供体基片(1)中提供弱化区(60)来界定待转移的所述薄层(10)，将所述供体基片(1)、绝缘层(30)和支持基片(2)结合在一起，和在所述弱化区(60)分离所述供体基片。
14.如权利要求1～4中任一项所述的方法，其中，通过切割以至少0.75mm/分钟的速度拉制的晶锭来形成所述供体基片。
15.如权利要求14所述的方法，其中，所述供体基片的大于0.14μm的空位团的第一密度小于0.01/cm2，并且在整治经转移的所述层之后，第二密度小于或等于0.075/cm2。
16.如权利要求14所述的方法，其中，所述供体基片的大于0.2μm的空位团的第一密度大于1.5/cm2，并且在整治经转移的所述层之后，第二密度小于或等于0.075/cm2。
17.如权利要求1所述的方法，所述方法进一步包括从所述供体基片分离附加薄层，从而在其中形成电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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Owner name: SAWTEK INC. Free format text: FORMER NAME: SOITEC SILICON ON INSULATOR |
|
| CP03 | Change of name, title or address |
Address after: French Boerning Patentee after: Soitec Silicon On Insulator Address before: French Berneni Patentee before: Silicon on Insulator Technologies S. A. |